KR20020018944A - 동기식 반도체 기억 장치 및 그 입력 정보의 래치 제어 방법 - Google Patents

동기식 반도체 기억 장치 및 그 입력 정보의 래치 제어 방법 Download PDF

Info

Publication number
KR20020018944A
KR20020018944A KR1020010044412A KR20010044412A KR20020018944A KR 20020018944 A KR20020018944 A KR 20020018944A KR 1020010044412 A KR1020010044412 A KR 1020010044412A KR 20010044412 A KR20010044412 A KR 20010044412A KR 20020018944 A KR20020018944 A KR 20020018944A
Authority
KR
South Korea
Prior art keywords
input
circuit
latch
signal
output signal
Prior art date
Application number
KR1020010044412A
Other languages
English (en)
Other versions
KR100721726B1 (ko
Inventor
히가시호미츠히로
이토시게마사
Original Assignee
아끼구사 나오유끼
후지쯔 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 아끼구사 나오유끼, 후지쯔 가부시끼가이샤 filed Critical 아끼구사 나오유끼
Publication of KR20020018944A publication Critical patent/KR20020018944A/ko
Application granted granted Critical
Publication of KR100721726B1 publication Critical patent/KR100721726B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109—Control signal input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Read Only Memory (AREA)

Abstract

본 발명은 입력 버퍼의 고속 응답성을 손상시키지 않고 필요한 동작 사이클에서만 입력 버퍼 회로를 활성화시켜 저전류 소비도 실현할 수 있는 동기형 반도체 기억 장치를 제공하는 것을 목적으로 한다.
/CS, /RAS, /CAS, /WE 등 제어 신호(Contro1)의 조합이 액티브 커맨드(ACTV), 리드 커맨드(READ, READA), 기록 커맨드(WRITE, WRITEA), 모드 레지스터 커맨드(MRS), 프리차지 커맨드(PRE) 등의 어드레스 핀으로부터의 입력이 필요한 커맨드 사이클에서만 동적으로 래치 동작을 시키기 때문에 iCLK 신호의 상승 에지에서 iRAS 신호가 로우 레벨인 경우(도 7), 또는 iCLK 신호의 상승 에지에서 iRAS 또는 iCAS 신호가 로우 레벨인 경우에(도 9), 래치 신호(aCLK)를 출력하고 어드레스(Add) 등을 래치한다.

Description

동기식 반도체 기억 장치 및 그 입력 정보의 래치 제어 방법{SYNCHRONOUS SEMICONDUCTOR MEMORY APPARATUS AND INPUT INFORMATION LATCH CONTROL METHOD THEEREOF}
본 발명은 동기식 반도체 기억 장치에 있어서 입력 정보를 수신하는 입력 회로의 출력 신호를 래치하는 래치 회로에 관한 것으로, 특히, 소비 전류를 줄일 수 있는 래치 회로를 갖는 동기식 반도체 기억 장치 및 그 입력 정보의 래치 제어 방법에 관한 것이다.
최근 반도체 기억 장치는 퍼스널 컴퓨터 등의 처리 능력의 향상에 따라 데이터 액세스의 고속화 요구가 강해져 외부 클록에 동기하여 데이터의 입출력을 행하는 동기형 반도체 기억 장치의 진보 및 발전이 현저하다. 또한, 동시에 기기의 휴대성에 대한 기술 향상도 그칠 줄 모르고, 반도체 기억 장치에서도 한층 더 저전류 소비가 요구되고 있다. 대표적인 제품 분야로서는 모빌 PC, 노트 PC 등의 고도한 컴퓨팅 능력을 구비한 휴대 기기의 진전이 현저하고, 이러한 기기에 탑재되는 반도체 기억 장치로서 동기형 다이나믹 랜덤 액세스 메모리에 대표되는 저소비 전류 동작을 실현할 수 있는 동기형 반도체 기억 장치가 필요하다. 저전류 소비로의 접근방법으로서는, 파워 다운 모드 등 시스템의 중지 상태에서의 제어가 이미 실현되고 있는 것 외에도 이후에 설명 하는 여러 가지 방법이 검토되고 있다.
도 1에 외부 핀으로부터의 신호를 수신하는 입력 버퍼 회로의 회로 블럭도를 도시한다. 외부 핀에는 /CS, /RAS, /CAS, /WE 등 각종 제어 신호(Contro1), 뱅크 어드레스(BankAdd)나 어드레스(Add), 데이터(DQ)나 기록 마스크 신호(DQM) 등이 입력되어 레벨 변환기(Level Converter)(도 15, 참조)에 의해 소정 기준 전압 (Vrf)에 대한 입력 신호의 전압 레벨의 고저를 검출한 뒤에 이 전압 레벨을 내부 회로의 진폭 레벨로 변환한다. 이 회로는 도 15에 도시한 바와 같은 차동 증폭 회로 방식으로 실현되는 것 외에 CMOS 논리 회로 등으로 구성하는 것도 가능하다. 레벨이 변환된 입력 신호는 레벨 변환기(Level Converter)에 의해 레벨이 변환되어 드라이버 회로(Driver)에 의해 구동 능력을 향상시킨 내부 동기 클록(int. CLK)의 상승 에지에 동기하여 래치 회로(Latch)(도 16, 참조)에 래치됨으로써 내부 회로(int. Circuit)에 이용되는 동시에 외부 핀에 인가하여야 할 신호의 셋업, 홀드 규정을 결정하고 있다.
여기서, 64 메가비트의 동기형 반도체 기억 장치를 예로 들면,어드레스(Add)는 뱅크 어드레스(BankAdd)를 포함하여 14 비트로 구성되고, 데이터(DQ)는 32 DQ의 구성으로 되어 있으며, 앞으로의 대용량화, 다양한 DQ화에 따른 어드레스(BankAdd, Add) 및 데이터(DQ)로 대표되는 입력 버퍼 회로 수는 증가하는 경향에 있다.
도 2에 동작 파형도를 도시한다. 동기 신호(CLK)와 동상 신호인 내부 동기 신호(int. CLK)의 상승 에지에 동기하여 모든 래치 회로(Latch)가 래치 동작함으로써 도 2에서의 액티브 커맨드(ACTV) 사이클에서 뱅크 어드레스(BankAdd) 및 로우 어드레스를 래치한다. 도 2에서는 매 사이클마다 래치하고, 다수의 핀들이 제공되는 현 상태에서는 입력 버퍼 회로의 저전류 소비는 중요한 요소이므로, 각종 방법이 검토 및 실시되고 있다.
예컨대, 제1 종래 기술인 일본국특개평11-273341에서는 클록 동기형 반도체장치에 있어서 도 3에 도시한 바와 같이 입력 버퍼(100)는 차동 입력 버퍼(101), 차동 입력 버퍼 출력을 래치하는 래치 회로(102) 및 차동 입력 버퍼(101)와 래치 회로(102)를 소정 타이밍에서만 활성화하는 제어 회로(103)로 구성되어 있다.
즉, 제어 회로(103)에 파워 다운 신호(PD) 또는 래치 신호(QCLKB) 중의 어느 쪽의 신호도 비활성(로우 레벨)일 때는 차동 입력 버퍼(101)와 래치 회로(102)가 활성화되어 참조 전압(Vref)에 대한 외부 입력 신호(IN)의 전압 레벨을 차동 입력 버퍼(101)로 차동 증폭하여 출력 신호로서 레벨 변환한 뒤에 래치 회로(102)로 데이터 유지 동작하고, 파워 다운 신호(PD) 또는 래치 신호(QCLKB)의 적어도 어느 한 쪽의 신호가 활성(하이 레벨)일 때는, 제어 회로(103)의 NOR(101) 출력이 NMOS 트랜지스터(Q106)를 턴오프시키고, 인버터(IV)에서 반전된 신호가 PMOS 트랜지스터 (Q105)를 모두 던오프하는 동시에, 래치 회로(102)를 구성하는 클록 인버터(CIV)를 오프시키기 때문에 차동 입력 버퍼(101)의 바이어스 전류와 래치 회로(102)에서의 데이터 전환시의 관통 전류는 모두 흐르지 않는다.
따라서, 파워 다운 신호(PD)가 비활성(로우 레벨)인 통상의 동작 상태에서 데이터 입력이 행해지는 동기 신호(클록)에 더하여 소정 시간, 래치 신호(QCLKB)를 비활성(로우 레벨)으로 하고, 그 후의 래치 기간에서 활성(하이 레벨)으로 함으로써, 입력된 데이터의 래치 상태에서의 전류 소비를 줄이는 것이다.
또한, 제2 종래 기술인 일본국특개평7-177015에서는 A, B의 2 뱅크 구성의 동기형 반도체 장치에서 도 4에 도시한 바와 같이, 뱅크 선택 상태에서 버스트를 판독할 때에 입력 초단 회로로의 바이어스 전류의 공급을 멈추는 구성으로 되어 있다.
즉, 뱅크 선택 신호(A 뱅크에 대해서는 신호 ARAE, B 뱅크에 대해서는 신호 BRAE) 중의 어느 한 쪽이 하이 레벨이 되어 선택되고(NOR 논리 게이트 201), 버스트 판독 신호(READB)가 하이 레벨이 되어 버스트 판독 상태로 되고(NOR 논리 게이트 202), 또한 파워 다운 신호(PWDNB)가 로우 레벨로 통상의 동작 상태로 있는 경우, 이들 신호의 논리곱[NAND 논리 게이트(203)]을 반전(인버터 204)한 출력 신호(PWDNB2)가 하이 레벨이 된다. 이 출력 신호(PWDNB2)는 인버터(205)에서 반전되어 입력 초단 회로의 바이어스용 PMOS 트랜지스터(206, 207)를 턴오프함으로써 입력 초단 회로로의 바이어스 전류의 공급을 멈추는 것이다.
또한, 도면 중의 타이밍 차트는 A 뱅크에서의 4 비트 버스트 판독을 나타낸다. T1 사이클에 앞서서, /RAS를 로우 레벨로 설정하고, T1 사이클에서의 동기 클록(CLK)의 상승 에지에서 A 뱅크 액티브 커맨드를 인식하면, T1 사이클에서 A 뱅크 선택 신호(ARAE)가 하이 레벨로 천이한다. 다음에 T1 사이클에서 /RAS를 하이 레벨, /CAS를 로우 레벨로 천이하고 T2 사이클에서 A 뱅크 판독 커맨드를 인식한다. T2 사이클에서 버스트 판독 신호(READB)가 로우 레벨로 천이하지만, 이때, 출력 인에이블 마스크 신호(OEMSK)를 로우 레벨로 유지하고자 하면, 신호(PWDNB2)는 로우 레벨로 천이하여 계속되는 사이클에서도 로우 레벨을 유지하면서 버스트를 판독한다(T3 내지 T6).
따라서, T1 사이클에서 버스트 A 뱅크 선택 신호(ARAE)가 하이 레벨로 천이한 뒤에 계속되는 T2 사이클에서 버스트 판독 신호(READB)가 로우 레벨로 천이하기까지의 버스트 판독 동작의 기동 기간을 제외하고 신호(PWDNB2)는 로우 레벨을 유지하고 입력 초단 회로의 파워 공급을 차단하여 소비 전류의 절감을 꾀한다.
또한, 상기 설명에서는 A 뱅크에서의 버스트 판독 동작에 관해서 설명했지만, B 뱅크에 대해서도 동일한 동작을 하는 것은 물론이다.
그러나, 제1 종래 기술인 일본국특개평11-273341에서는 입력 버퍼(100)의 활성화 기간이 동기 클록의 하강 에지에서 소정 시간으로 한정되어 있지만, 모든 클록 사이클에서 동작하기 때문에 도 2에 도시한 바와 같이 어드레스나 데이터 등을 입력하는 사이클이 아니고, 외부 핀의 전위 상태가 부정 상태로 되어 있는 경우(도2 중 DSEL, NOP)에도 커맨드 등의 수신 동작을 하게 되어 불필요한 차동 입력 버퍼(101)의 바이어스 전류, 래치 회로(102)에서의 반전 데이터 래치시의 관통 전류, 데이터 반전시의 내부 신호선의 충방전 전류 등의 전류가 흘러서 소비 전류를 줄일 수 없다는 문제가 있다.
여기서 커맨드 등의 입력을 하지 않는 사이클이란, 예컨대, 액티브 커맨드를 받아들인 경우, 내부 동작으로서 메모리 셀로부터 데이터를 판독 감지 증폭기로 증폭하기까지의 시간에는 판독 동작을 할 수 없기 때문에, 특히 동기 클록의 주파수가 고속인 경우에 액티브 커맨드에서 판독 커맨드까지는 데이터 판독이 가능해지기까지의 대기 사이클(NOP 사이클)을 의미한다. 이 비작동(NOP) 사이클에서는 메모리 셀에 기억되어 있는 데이터를 감지 증폭기에 의해 증폭하는 기간이고, 외부 핀으로부터의 커맨드 등은 일체 받아들여지지 않음에도 불구하고, 입력 버퍼(100)에는 동기 클록이 입력되어 있기 때문에, 입력 신호의 레벨 변환 및 래치 동작을 하기 위해 쓸데없는 전류 소비가 생겨서 소비 전류를 줄일 수 없는 문제가 있다.
그리고, 버스트 판독 동작 종료시에 A 뱅크 프리차지 커맨드를 받아들이지만, 이 경우, 필요한 어드레스는 뱅크를 지정하는 뱅크 어드레스뿐이며 통상 어드레스는 불필요함에도 불구하고, 어드레스를 입력하는 모든 입력 버퍼(100)가 활성화되기 때문에 불필요한 어드레스에 대해서도 레벨 변환 및 래치 동작을 하기 위해서 쓸데없는 전류 소비가 생겨서 소비 전류를 줄일 수 없는 문제가 있다.
또한, 클록 사이클의 종료 시점에서 바이어스 전류의 공급이 멈추어지고 동작을 정지한 입력 버퍼(100)가 다음 사이클에서의 동기 클록의 상승 에지 또는 하강 에지에서 바이어스 전류의 공급을 개시하는 동시에, 커맨드 등을 수신하여야 하므로 고속화에 따라 커맨드 등의 셋업 및 홀드 시간의 규정이 점점 엄격해지는 현 상황에서는 고속화에 방해가 되는 문제가 있다.
또한, 제2 종래 기술인 일본국특개평7-177015에서는 입력 초단 회로로의 바이어스 전류를 동기 클록의 상승 에지에서 받아들이는 커맨드에 기초하여 활성화되는 뱅크 선택 신호(ARAE, BRAE)에 의해 공급한다. 동기 클록의 상승 에지로부터 뱅크 선택 신호(ARAE, BRAE)의 활성화까지의 논리 게이트 단수가 수십단 필요하기 때문에 그 전파 지연은 입력 신호의 셋업 및 홀드 시간의 규정을 만족시킬 수 없고, 입력 초단 회로를 활성화하는 동기 클록의 사이클에 맞추어 데이터나 어드레스 등을 입력하는 입력 초단 회로의 활성화가 충분하지 않다는 문제가 있다. 따라서, 본 종래 기술은 뱅크 활성화 커맨드와 동일 사이클에서 신호를 수신할 필요가 없는 입력 초단 회로에의 적용에 한정되어 소비 전류를 줄이는 데에 한계가 있는 문제가 있다.
또한, 도 4의 타이밍 차트에서는 A 뱅크 액티브 커맨드의 사이클과 판독 커맨드의 사이클이 인접해 있지만, A 뱅크 액티브 커맨드를 받아들인 반도체 기억 장치는 메모리 셀로부터의 데이터 판독하며, 감지 증폭기에서의 증폭하고, 다음 단계인 판독 커맨드에 대비할 필요가 있으므로, 메모리 셀에서의 데이터의 판독에서 감지 증폭기에서의 증폭 동작이 1 동기 클록 사이클로 실행할 수 있는 경우에는, 도 4의 타이밍 차트에 도시한 바와 같이 연속하는 클록 사이클로 A 뱅크 액티브 커맨드로부터 판독 커맨드를 실행할 수 있지만, 최근의 고속화에 따라 동기 클록의 고속화가 진전된 현 상황에서는 내부에서의 증폭 동작에 필요한 시간이 동기 클록 사이클 이상 필요해지기 때문에, 판독 커맨드에 이를 때까지 비작동(NOP) 사이클을 삽입해야 한다. 그리고 필요한 비작동(NOP) 사이클 수는 동기 클록 사이클의 고속화에 따라 증가하는 경향에 있다. 도 4의 종래 기술에서는 비작동(NOP) 사이클 기간 동안은 입력 초단 회로가 활성화되기 때문에, 고속화의 진전에 따라 불필요한 입력 초단 회로 동작이 증가하게 되어, 소비 전류를 꾀할 수 없는 문제가 있다.
본 발명은 상기 종래 기술의 문제점을 해소하기 위해서 이루어진 것으로, 동기형 반도체 기억 장치에 있어서, 입력 버퍼의 고속 응답성을 손상시키지 않고 필요한 동작 사이클에서만 입력 버퍼 회로를 활성화시킴으로써, 불필요한 전류 소비를 줄일 수 있고, 입력 신호에 대한 고속 응답성을 유지하면서 저전류 소비를 실현시킬 수 있는 동기형 반도체 기억 장치를 제공하는 것을 목적으로 한다.
도 1은 종래 기술에서의 입력 버퍼 회로의 블럭도.
도 2는 종래 기술에서의 입력 버퍼 회로의 동작 파형도.
도 3은 제1 종래 실시예에서의 입력 버퍼 회로.
도 4는 제2 종래 실시예에서의 입력 초단 회로.
도 5는 제1 실시예에서의 입력 버퍼 회로의 블럭도.
도 6은 제1 실시예에서의 입력 버퍼 회로의 동작 파형도.
도 7은 제1 실시예에서의 제어 논리 회로의 제1 구체예를 도시한 회로도.
도 8은 제1 실시예에서의 제어 논리 회로의 제1 구체예의 동작 파형도.
도 9는 제1 실시예에서의 제어 논리 회로의 제2 구체예를 도시한 회로도.
도 10은 제1 실시예에서의 제어 논리 회로의 제2 구체예의 동작 파형도.
도 11은 제2 실시예에서의 입력 버퍼 회로의 블럭도.
도 12는 제2 실시예에서의 제어 논리 회로의 구체예를 도시한 회로도.
도 13은 제2 실시예에서의 입력 버퍼 회로의 동작 파형도.
도 14는 제3 실시예에서의 입력 버퍼 회로의 블럭도.
도 15는 레벨 변환기의 구체예를 도시한 회로도.
도 16은 래치 회로의 구체예를 도시한 회로도.
〈도면의 주요 부분에 대한 부호의 설명〉
aCLK, bCLK, rCLK, cCLK : 래치 신호
ACTV : 액티브 커맨드
READ, READA : 판독 커맨드
WRITE, WRITEA : 기록 커맨드
MRS : 모드 레지스터 커맨드
PRE : 프리차지 커맨드
/CS, /RAS, /CAS, /WE : 제어 신호
상기 목적을 달성하기 위해서, 청구항 1에 따른 동기식 반도체 기억 장치는 동기 신호 입력용 제1 입력 회로와, 제어 신호 입력용 제2 입력 회로와, 메모리 셀 액세스용 제3 입력 회로를 구비하는 동기식 반도체 기억 장치에 있어서, 제1 입력 회로 및 1 이상의 제2 입력 회로로부터의 출력 신호를 입력하는 논리 회로의 출력 신호에 따라 제3 입력 회로의 출력 신호를 래치하는 제1 래치 회로를 구비하는 것을 특징으로 한다.
또한, 청구항 6에 따른 동기식 반도체 기억 장치의 입력 정보의 래치 제어 방법은 동기 신호 및 1 이상의 제어 신호를 입력하고, 또한 메모리 셀로의 액세스에 필요한 정보를 입력하는 입력 공정으로 이루어지는 동기식 반도체 기억 장치의 입력 정보의 래치 제어 방법에 있어서, 동기 신호 입력 공정과, 제어 신호 입력 공정에 의해 얻어지는 출력 신호를 입력하는 논리 공정에서 얻은 출력 신호에 따라 정보 입력 공정에서 얻은 출력 신호를 래치하는 제1 래치 공정으로 이루어지는 것을 특징으로 한다.
청구항 1 및 6에서는 동기 신호와 1 이상의 제어 신호와의 논리 관계에 의해 논리 연산되는 출력 결과에 따라 메모리 액세스에 필요한 정보가 래치된다.
이에 따라, 제1 입력 회로의 출력 신호인 동기 신호와, 제2 입력 회로에 입력되는 1 이상의 제어 신호를 입력하는 논리 회로의 출력 신호로서 얻어지는 논리 관계에 따른 경우에만, 메모리 셀에 액세스할 때에 필요한 어드레스, 데이터 등의 입력 정보를 입력하는 제3 입력 회로의 출력 신호를 제1 래치 회로에서 래치하고, 제어 신호가 소정의 논리 관계에 합치하지 않아 논리 회로가 출력 신호를 출력하지 않는 경우에는 래치 동작을 하지 않기 때문에, 제3 입력 회로의 입력 단자에 입력하여야 할 신호가 있는 경우에만 래치 동작을 할 수 있고, 신호 레벨이 부정 상태일 때는 동기 신호에 의해 불필요한 래치 동작하여 래치 데이터가 반전하는 일없이 통상의 동작 상태에서 동작 사이클마다 래치 동작을 동적으로 할 수 있어 불필요한 래치 동작에 의한 데이터 반전에 따른 래치 회로의 관통 전류 등의 전류 소비나 래치 회로의 출력 신호선의 충방전 동작에 의한 전류 소비가 발생하는 일은 없다.
또한, 동기 신호 대신에 논리 회로의 출력 신호에 의해 래치 회로를 제어하기 때문에 제1 입력 회로의 출력 신호에 접속되는 신호선 부하를 경감할 수 있고,동기 신호가 구동할 때의 소비 전류를 경감할 수 있다.
그리고, 제1 내지 제3 입력 회로의 활성화 제어를 하는 일없이 활성 상태를 유지하면서 저전류 소비를 꾀할 수 있기 때문에 입력 신호에 대한 고속 응답성을 방해하는 일없이 저전류 소비를 실현할 수 있다.
청구항 2에 따른 동기식 반도체 기억 장치는 청구항 1에 기재된 동기식 반도체 기억 장치에 있어서, 논리 회로는 제1 입력 회로의 출력 신호를 검출하는 검출 회로와 신호 검출시에 1 이상의 제2 입력 회로의 출력 신호가 소정 조건인 것을 확인하는 논리 연산 회로를 구비하고, 제1 래치 회로는 논리 연산 회로의 출력 신호에 의해 래치 동작을 활성화하는 활성화 회로를 구비하는 것을 특징으로 한다.
또한, 청구항 7에 따른 동기식 반도체 기억 장치의 입력 정보의 래치 제어 방법은 청구항 6에 기재된 동기식 반도체 기억 장치의 입력 정보의 래치 제어 방법에 있어서, 논리 공정은 동기 신호 입력 공정에서 얻어지는 출력 신호의 검출 공정과, 출력 신호 검출시에 제어 신호 입력 공정에서 얻어지는 1 이상의 출력 신호의 소정 조건을 확인하는 논리 연산 공정으로 이루어지고, 제1 래치 공정은 소정 조건의 출력 신호에 기초하여 정보 입력 공정에 의해 얻어지는 출력 신호를 래치하는 래치 활성화 공정으로 이루어지는 것을 특징으로 한다.
청구항 2 및 7에서는, 동기 신호의 입력 검출시에 1 이상의 제어 신호의 논리 관계를 연산하여 소정 조건인 것을 확인한 경우에 입력된 정보 입력 신호의 래치 동작을 활성화한다.
이에 따라, 제1 입력 회로의 출력 신호인 동기 신호의 검출시에 제2 입력 신호에 입력되는 1 이상의 제어 신호가 소정 조건이면, 제1 래치 회로를 활성화하여 메모리 셀에 액세스할 때 필요한 어드레스, 데이터 등의 입력 정보를 입력하는 제3 입력 회로의 출력 신호를 래치하고 소정 조건에 합치하지 않는 경우에는 래치 동작을 하지 않기 때문에 제3 입력 회로의 입력 단자에 입력하여야 할 신호가 있는 경우에만 래치 동작을 할 수 있고, 신호 레벨이 부정 상태일 때는 동기 신호에 의해 불필요한 래치 동작하여 래치 데이터가 반전하는 일이 없고, 통상의 동작 상태에서 동작 사이클마다 래치 동작을 동적으로 행할 수 있어 불필요한 래치 동작에 의한 데이터 반전에 따른 관통 전류 등의 전류 소비나 래치 회로의 출력 신호선의 충방전에 의한 전류 소비가 발생하는 일은 없다.
청구항 3에 따른 동기식 반도체 기억 장치는 청구항 1 또는 2에 기재된 동기식 반도체 기억 장치에 있어서, 제1 래치 회로에서 래치되는 제3 입력 회로의 출력신호는 제1 입력 회로로의 동기 신호의 입력시에 제3 입력 회로에 입력되어 있는 어드레스, 데이터 등의 입력 정보이며, 래치 동작은 동기 신호가 완결되는 기간 내에 완료하는 것을 특징으로 한다.
또한, 청구항 8에 따른 동기식 반도체 기억 장치의 입력 정보의 래치 제어 방법은 청구항 6 또는 7에 기재된 동기식 반도체 기억 장치의 입력 정보의 래치 제어 방법에 있어서, 제1 래치 공정은 1의 동기 신호 입력 공정 기간 내에 1의 정보 입력 공정에 의해 얻어지는 출력 신호의 래치를 완료하는 것을 특징으로 한다.
청구항 3 및 8에서는, 동기 신호의 입력시에 어드레스 등의 입력 정보를 받아들여 동기 신호가 완결되기 전에 입력 정보의 래치를 완료한다.
이에 따라, 동일한 동기 신호에 대하여 제어 신호를 입력하고, 소정의 논리 관계에 있으면 메모리 셀 액세스에 필요한 어드레스, 데이터 등의 입력 정보를 래치할 수 있기 때문에, 입력 신호에 대한 고속 응답성을 실현할 수 있다.
청구항 4에 따른 동기식 반도체 기억 장치는 청구항 1 또는 2에 기재된 동기식 반도체 기억 장치에 있어서, 제2 입력 회로의 출력 신호를 래치하는 제2 래치 회로를 구비하고, 논리 회로에는 제2 래치 회로의 출력 신호가 입력되는 것을 특징으로 한다.
또한, 청구항 9에 따른 동기식 반도체 기억 장치의 입력 정보의 래치 제어 방법은 청구항 6 또는 7에 기재된 동기식 반도체 기억 장치의 입력 정보의 래치 제어 방법에 있어서, 제어 신호 입력 공정에 의해 얻어지는 1 이상의 출력 신호를 래치하는 제2 래치 공정으로 이루어지고, 논리 공정에는 제2 래치 공정에 의해 얻어지는 출력 신호를 입력하는 것을 특징으로 한다.
청구항 4 및 9에서는, 래치된 제어 신호에 기초하여 논리 연산하여 입력 정보를 래치한다.
이에 따라, 제2 입력 회로의 출력 신호 구동 능력을 필요한 최저로 억제하여 전류 소비를 줄이면서 논리 회로에서의 논리 연산에는 충분한 구동 능력을 갖는 제2 래치 회로의 출력 신호를 입력할 수 있어 논리 회로에서의 동작을 확실하게 행할 수 있다.
청구항 5에 따른 동기식 반도체 기억 장치는 청구항 1 또는 2에 기재된 동기식 반도체 기억 장치에 있어서, 어드레스가 입력되는 어드레스 입력 회로의 출력신호를 수신하는 래치 회로로서, 행 어드레스용 래치 회로 및 그 제어를 위한 행 어드레스용 논리 회로와, 열 어드레스용 래치 회로 및 그 제어를 위한 열 어드레스용 논리 회로를 별개로 독립하여 구비하는 것을 특징으로 한다.
청구항 5에서는, 행 어드레스는 행 어드레스용 논리 회로에서 제어된 행 어드레스용 래치 회로에 의해 래치되고, 열 어드레스는 열 어드레스용 논리 회로에서 제어된 열 어드레스용 래치 회로에 의해 래치된다.
이에 따라, 어드레스용 래치 회로가 구동하여야 할 부하를 행 어드레스용 래치 회로와 열 어드레스용 래치 회로로 나누어 접속하기 때문에, 각 어드레스용 래치 회로의 구동 부하를 줄일 수 있어 구동시의 전류 소비를 줄일 수 있는 동시에, 고속 응답성을 실현할 수 있다.
또한, 부기 (6) 및 (13)에서는 제어 신호로서 /CS, /RAS, /CAS 또는 /WE가 입력되어 적절한 조합에 의해 입력 정보가 래치된다.
이에 따라, 동기식 반도체 기억 장치에서의 제어 신호인 /CS, /RAS, /CAS 또는 /WE를 제어 신호로서 입력 정보의 래치 제어를 할 수 있기 때문에, 파워 다운 모드 등의 외부 핀에 의한 동기식 반도체 기억 장치의 중지 상태시의 저전류 소비와는 달리 통상의 활성화 상태에서 입력 신호에 대한 고속 응답성을 방해하는 일없이 동적으로 저소비 전류 동작을 제어할 수 있다
또한, 부기 (7) 및 (14)에서는 입력 정보의 래치 동작을 하는 제어 신호의 논리 연산 결과가 액티브 커맨드, 판독 커맨드, 기록 커맨드, 프리차지 커맨드 또는 모드 레지스터 셋 커맨드인 경우에 래치 동작을 한다.
이에 따라, 동기식 반도체 기억 장치에서의 액티브 커맨드, 판독 커맨드, 기록 커맨드, 프리차지 커맨드 또는 모드 레지스터 셋 커맨드에 대하여 입력 정보의 래치를 제어할 수 있기 때문에, 파워 다운 모드 등의 외부 핀에 의한 동기식 반도체 기억 장치의 중지 상태시의 저전류 소비와는 달리 통상의 활성화 상태에서 입력 신호에 대한 고속 응답성을 방해하는 일없이 동적으로 저소비 전류 제어를 할 수 있다.
또한, 부기 (8) 및 (15)에서는 입력 정보에는 입출력 제어인 기록 마스크 제어 및 뱅크 전환 기능을 포함하는 경우의 뱅크 어드레스를 포함한다.
이에 따라, 동기식 반도체 기억 장치에서의 기록 마스크 제어 신호나 뱅크 어드레스에 대해서도 래치 제어하기 때문에, 이들 신호 입력이 부정 상태일 때에도 불필요한 래치 동작을 하는 일없이 소비 전류를 줄일 수 있다.
이하, 본 발명에 대해서 64 메가비트 동기형 랜덤 액세스 메모리(SDRAM)에 있어서 구체화한 실시예를 도 5 내지 도 16에 기초하여 도면을 참조하면서 상세히 설명한다. 도 5는 제1 실시예에서의 입력 버퍼 회로의 블럭도이다. 도 6은 제1 실시예에서의 입력 버퍼 회로의 동작 파형도이다.
도 7은 제1 실시예에서의 제어 논리 회로의 제1 구체예를 도시한 회로도이다. 도 8은 제1 실시예에서의 제어 논리 회로의 제1 구체예의 동작 파형도이다. 도 9는 제1 실시예에서의 제어 논리 회로의 제2 구체예를 도시한 회로도이다. 도 10은 제1 실시예에서의 제어 논리 회로의 제2 구체예의 동작 파형도이다. 도 11은 제2 실시예에서의 입력 버퍼 회로의 블럭도이다. 도 12는 제2 실시예에서의 제어 논리회로의 구체예를 도시한 회로도이다. 도 13은 제2 실시예에서의 입력 버퍼 회로의 동작 파형도이다. 도 14는 제3 실시예에서의 입력 버퍼 회로의 블럭도이다. 도 15는 레벨 변환기의 구체예를 도시한 회로도이다. 도 16은 래치 회로의 구체예를 도시한 회로도이다.
도 5에서의 제1 실시예는 도 1에서의 종래 기술에 대하여 뱅크 어드레스(BankAdd) 입력 회로(Level Converter) 및 어드레스(Add) 입력 회로(Level Converter)의 각 출력 신호를 제어 논리 회로(Control Circuit)의 출력 신호에 의해 래치하는 구성이다. 또한, 종래 기술과 같은 구성을 갖는 회로 블록에 대해서는 동일한 부호를 붙이고 여기서의 설명은 생략한다.
제어 논리 회로(Contro1 Circuit)는 동기 신호(CLK) 및 /CS, /RAS, /CAS, /WE 등의 제어 신호(Contro1)를 레벨 변환기(Level Converter)에 의해 레벨 변환한 신호(iCLK, iCS, iRAS, iCAS, iWE) 등을 입력 신호로 하고, 이들 신호를 후술하는 논리 회로 구성으로 논리 연산한 출력 신호(aCLK)를 래치 신호로 하고, 뱅크 어드레스(BankAdd) 및 어드레스(Add)를 래치 회로(Latch)로 래치한다. 여기서, 래치 신호(aCLK)를 수신하여 래치 동작을 하는 구성의 래치 회로(Latch)로서는 예컨대, 2개의 인버터 논리 회로의 입력 단자와 출력 단자를 서로 접속하여 링 형상의 구성으로 한 래치 회로에서 적어도 하나의 인버터 논리 회로를 클록 인버터 논리 회로로 대체하고, 이 클록 게이트에 래치 신호(aCLK)를 입력한 것 등을 생각할 수 있다.
여기서, 제1 실시예에서 래치하는 입력 신호는 어드레스계 신호이기 때문에,제어 논리 회로(Control Circuit)가 래치 신호(aCLK)를 출력하기 위한 제어 신호(Contro1)의 조합을 SDRAM이 어드레스 핀으로부터의 입력을 필요로 하는 액티브 커맨드(ACTV) 사이클, 판독 커맨드(READ, READA) 사이클, 기록 커맨드(WRITE, WRITEA) 사이클, 모드 레지스터 커맨드(MRS) 사이클, 프리차지 커맨드(PRE) 사이클 등으로 한정할 수 있다. 도 6에는 액티브 커맨드(ACTV) 사이클 전후의 동작 파형도를 도시하고 있다. /CS, /RAS가 모두 로우 레벨로 천이하는 액티브 커맨드(ACTV) 사이클에서 /CS, /RAS의 천이에 기초하여 동기 신호(iCLK)의 상승 에지에 동기하여 제어 논리 회로(Control Circuit)가 래치 신호(aCLK)를 출력하고, 동일한 동기 사이클에서 어드레스계 신호(BankAdd, Add)를 뱅크 어드레스 및 행(로우) 어드레스로서 래치한다.
액티브 커맨드(ACTV) 사이클에 계속하여 도시하지 않는 판독 커맨드(READ, READA) 사이클 또는 기록 커맨드(WRITE, WRITEA) 사이클을 받아들이기에 앞서서, SDRAM 내부의 감지 증폭기 활성화까지의 시간을 대기하기 위해서 /CS만이 로우 레벨로 천이하는 비작동(NOP) 사이클이 적절하게 삽입되지만, 이 기간의 어드레스계 신호(BankAdd, Add)는 부정 상태이기 때문에, 제어 논리 회로(Control Circuit)로부터는 래치 신호(aCLK)를 출력하지 않고, 불필요한 어드레스의 래치 동작을 수반하는 일이 없어 불필요한 전류 소비는 발생하지 않는다.
또한, 액티브 커맨드(ACTV) 사이클에 앞서는 디셀렉트 커맨드(DSEL) 사이클에서도 어드레스계 신호(BankAdd, Add)는 부정 상태이며, 제어 논리 회로(Control Circuit)에서는 래치 신호(aCLK)가 출력되지 않아 이 사이클에서도 불필요한 전류소비는 발생하지 않는다.
따라서, /CS, /RAS, /CAS, /WE 등의 제어 신호(Contrcl)의 조합이 액티브 커맨드(ACTV) 사이클, 판독 커맨드(READ, READA) 사이클, 기록 커맨드(WRITE, WRITEA) 사이클, 모드 레지스터 커맨드(MRS) 사이클, 프리차지 커맨드 (PRE) 사이클 등의 SDRAM이 어드레스 핀으로부터의 입력을 필요로 하는 커맨드 사이클에서만 동적으로 래치 동작을 할 수 있기 때문에, CKE 핀 등을 이용하는 파워 다운 모드 등 디바이스의 중지 상태가 아닌 통상의 동작 상태에서도 래치 데이터의 반전에 따른 래치 회로(Latch)에서의 관통 전류나 래치 회로(Latch)의 출력 신호선의 충방전 전류 등을 필요한 최소로 줄일 수 있다.
또한, 도 1에 도시한 종래 기술에 비하여 도 5에 도시한 제1 실시예에서는 뱅크 어드레스(BankAdd) 및 어드레스(Add)의 래치 회로(Latch)에는 내부 동기 신호(int. CLK) 대신에 제어 논리 회로(ControI Circuit)의 출력 신호(aCLK)가 래치 신호로서 입력되어 있다. 따라서, 어드레스계 신호에 따른 래치 회로(Latch)에는 내부 동기 신호(int. CLK)를 접속할 필요가 없어 내부 동기 신호(int. CLK)의 구동 부하를 줄일 수 있다. 64 메가비트 SDRAM의 경우를 예로 들면, 어드레스계 신호는 뱅크 어드레스(BankAdd)를 포함하여 14 비트이며, 앞으로의 대용량화에 따른 다비트화나, 고속화에 의한 동작 주파수의 증대에 있어서도 내부 동기 신호(int. CLK)의 구동 부하의 저감에 의한 충방전 전류의 절감 효과는 커진다.
또한, 레벨 변환기(Level Converter)에 대해서는 동기 신호마다 중지 상태와 활성 상태 사이를 교대로 이행하는 제1 종래 기술(일분국특개평11-273341)이나, 버스트 판독 시간 등에 중지 상태가 되는 제2 종래 기술(일본국특개평7-177015)과는 달리 통상 동작 상태에서 항상 활성 상태를 유지하고 있기 때문에, 중지 상태에서 활성 상태로의 이행 등의 동작은 불필요하며, 제1 실시예에서도 입력 신호에 대하여 고속 응답성을 유지할 수 있다
제어 논리 회로(Control Clrcuit)의 구체예로서 도 7 및 도 8에 제1 구체예를 도 9 및 도 10에 제2 구체예를 도시한다.
제1 구체예는 도 7에 도시한 바와 같이 동기 신호(CLK)의 레벨 변환기 출력(iCLK)과 /RAS의 레벨 변환기 출력(iRAS)의 반전 신호를 NAND 논리 회로에서 논리 연산한 결과를 반전하여 래치 신호(aCLK)로 하는 구성이다. 도 8에 도시한 바와 같이 iCLK 신호의 상승 에지에서 iRAS 신호가 로우 레벨일 때, 하이 레벨의 펄스형 래치 신호(aCLK)를 출력하는 구성이다.
동기 신호(CLK)의 상승 에지에서 /RAS 신호에만 주목하여 로우 레벨인 경우에만 어드레스계 신호(BankAdd, Add)를 래치한다. 즉, 워드선 활성화를 위해 행(로우) 어드레스를 받아들이는 액티브 커맨드(ACTV) 사이클이나 프리차지 커맨드(PRE) 사이클 외에, 모드 레지스터를 설정하기 위한 모드 레지스터 셋 커맨드(MRS) 사이클 등에 어드레스계 신호(BankAdd, Add)를 래치하는 구성이다.
제2 구체예는 도 9에 도시한 바와 같이 동기 신호(CLK)의 레벨 변환기 출력(iCLK)과 /RAS 및 /CAS의 레벨 변환기 출력(iRAS, iCAS)의 NAND 논리 출력을 NAND 논리 회로에서 논리 연산한 결과를 반전하여 래치 신호(aCLK)로 하는 구성이다. 도 10에 도시한 바와 같이 iCLK 신호의 상승 에지에서 iRAS 또는 iCAS 신호가로우 레벨이면, 하이 레벨의 펄스형 래치 신호(aCLK)를 출력하는 구성이다.
동기 신호(CLK)의 상승 에지에서 /RAS 또는 /CAS 신호에 주목하여 적어도 어느 한 쪽 신호가 로우 레벨인 경우에 어드레스계 신호(BankAdd, Add)를 래치한다. 즉, /RAS 신호가 로우 레벨인 워드선 활성화를 위해 행(로우) 어드레스를 받아들이는 액티브 커맨드(ACTV) 사이클이나 프리차지 커맨드(PRE) 사이클 등, 또한 /CAS 신호가 로우 레벨인 열(컬럼) 선택선 활성화를 위해 열(컬럼) 어드레스를 받아들이는 판독 커맨드(READ,READA) 사이클이나 기록 커맨드(WRITE, WRITEA) 사이클 등, 그리고 /RAS 및 /CAS 신호가 모두 로우 레벨인 모드 레지스터를 설정하기 위한 모드 레지스터 셋 커맨드(MRS) 사이클시에 어드레스계 신호(BankAdd, Add)를 래치하는 구성이다.
다음에, 도 11의 제2 실시예에서는 어드레스계 신호(BankAdd, Add)를 래치하는 래치 신호(aCLK)를 출력하는 제어 논리 회로(Contro1 Circuit)에 더하여, 데이터(DQ)나 기록 마스크 신호(DQM)을 래치하는 래치 신호(bCLK)를 출력하는 제어 논리 회로(Contro1 Circuit)를 구비하는 구성이다.
래치 신호(aCLK)는 제1 실시예의 경우와 같이 어드레스계 신호(BankAdd, Add)를 래치하여야 할 사이클에서 출력되는 신호이다. 제2 실시예에서는 제어 논리 회로(Control Circuit)는 액티브 커맨드(ACTV) 사이클, 판독 커맨드(READ, READA) 사이클, 기록 커맨드(WRITE, WRITEA) 사이클, 모드 레지스터 커맨드(MRS) 사이클, 프리차지 커맨드(PRE) 사이클 등 커맨드 사이클마다 필요에 따라 제어 신호(iCLK, iRAS, iCAS, iWE)를 입력 신호로 하여 커맨드 사이클마다 구성되어 있고, 각각의커맨드 사이클에 따라 개별의 제어 논리 회로(Control Circuit)가 래치 신호를 출력하여 커맨드 사이클에서의 어드레스계 신호(BankAdd, Add)를 래치한다.
래치 신호(bCLK)는 데이터(DQ)나 기록 마스크 신호(DQM) 등의 데이터 입력(기록) 사이클에서 출력되는 래치 신호이며, iCLK, iRAS, iCAS, iWE의 각 신호를 입력 신호로 하고 기록 커맨드(WRITE, WRITEA) 사이클에서 래치 신호를 출력한다.
여기서, 래치 신호(aCLK, bCLK)를 수신하여 래치 동작하는 구성의 래치 회로(Latch)로서는 제1 실시예와 같이, 2개의 인버터 논리 회로를 링 형상으로 접속한 구성의 래치 회로에서 적어도 하나의 인버터 논리 회로를 클록 인버터 논리 회로로 대체하고, 이 클록 게이트에 래치 신호(aCLK, bCLK)를 입력한 것 등을 생각할 수 있다.
도 12에 도시한 제어 논리 회로(Control Circuit)의 구체예는 액티브 커맨드(ACTV) 사이클에 대하여 래치 신호(aCLK)를 출력하는 회로예와 기록 커맨드(WRITE, WRITEA) 사이클에 대하여 래치 신호(bCLK)를 출력하는 회로예를 도시하고 있고, 도 13은 구체적인 동작 파형이다.
래치 신호(aCLK)의 출력 회로예에서는 액티브 커맨드(ACTV) 사이클인 것을 인식하기 위해서 /CS 및 /RAS가 활성 상태(로우 레벨)이며, 또한 /CAS 및 /WE가 비활성 상태(하이 레벨)인 논리 편성을 얻기 위해서 /CS 및 /RAS의 레벨 변환기 출력(iCS, iRAS)과 /CAS 및 /WE의 레벨 변환기 출력의 반전 신호(iCASb, iWEb)를 NOR 논리 회로에서 받아 논리 연산을 하고, 그 출력과 동기 신호(CLK)의 레벨 변환기 출력(iCLK)을 NAND 논리 회로에서 논리 연산한 결과를 반전하여 래치신호(aCLK)로 하는 구성이다. NOR 논리 회로에 의해 액티브 커맨드(ACTV) 사이클인 것이 확인된 커맨드 사이클에서만 래치 동작할 수 있다.
래치 신호(bCLK)의 출력 회로예에서는 기록 커맨드(WRITE, WRITEA) 사이클인 것을 인식하기 위해서, NOR 논리 회로에 활성 상태를 나타내는 iCS, iCAS 및 iWE를 입력하는 동시에, 비활성 상태를 나타내는 iRASb를 입력하기 때문에, iCLK와의 NAND 논리 회로 결과를 반전한 래치 신호(bCLK)는 기록 커맨드(WRITE, WRITEA) 사이클에서만 출력된다.
도 13에서는 디셀렉트 커맨드(DSEL) 사이클에 계속하여, 액티브 커맨드(ACTV) 사이클로부터 비작동(NOP) 사이클을 경유하여 기록 커맨드(WRITE) 사이클에 이르는 동작 서열을 도시하고 있다. 도 12에 도시한 제어 논리 회로(Control Circuit)에 의해 액티브 커맨드(ACTV) 사이클에서는 래치 신호(aCLK)가 출력되어 어드레스계 신호(BankAdd, Add)가 래치되어 뱅크 어드레스 및 행(로우) 어드레스로서 받아들여지고, 기록 커맨드(WRITE) 사이클에서는 래치 신호(bCLK)가 출력되어 데이터(DQ)나 기록 마스크 신호(DQM) 등이 래치된다.
디셀렉트 커맨드(DSEL) 사이클이나 비작동(NOP) 사이클에서는 도 12에 도시한 제어 논리 회로(Control Circuit)는 활성화하지 않아 불필요한 래치 동작이 발생하는 일이 없다.
또한, 액티브 커맨드(ACTV) 사이클 이외의 판독 커맨드(READ, READA) 사이클, 기록 커맨드(WRITE, WRITEA) 사이클, 모드 레지스터 커맨드(MRS) 사이클, 프리차지 커맨드(PRE) 사이클 등에서는 도시하지 않는 개별의 제어 논리 회로(ControlCircuit)에 의해 어드레스계 신호(BankAdd, Add)의 래치 신호(aCLK)가 출력된다.
따라서, /CS, /RAS, /CAS, /WE 등의 제어 신호(Control)의 조합이 액티브 커맨드(ACTV) 사이클, 판독 커맨드(READ, READA) 사이클, 기록 커맨드(WRITE, WRITEA) 사이클, 모드 레지스터 커맨드(MRS) 사이클, 프리차지 커맨드 (PRE) 사이클 등의 각 커맨드 사이클에 대하여 개별의 제어 논리 회로(Control Circuit)가 래치 신호(aCLK)를 출력하기 때문에, 어드레스 핀으로부터의 입력을 필요로 하는 동작 사이클에서만 동적으로 어드레스계 신호(BankAdd, Add)를 래치할 수 있고, 또한 기록 커맨드(WRITE, WRITEA) 사이클에서만 동적으로 래치 신호 (bCLK)를 출력하는 제어 논리 회로(Control Circuit)에 의해 데이터(DQ) 등을 래치할 수 있기 때문에 CKE 핀 등을 이용하는 파워 다운 모드 등 디바이스의 중지 상태가 아닌 통상의 동작 상태에서도 래치 데이터의 반전에 따른 래치 회로(Latch)에서의 관통 전류나 래치 회로의 출력 신호선의 충방전 전류 등을 필요한 최소로 줄일 수 있다.
또한, 어드레스계 신호(BankAdd, Add) 및 데이터(DQ) 등의 래치 회로(Latch)에는 내부 동기 신호(int. CLK) 대신에 제어 논리 회로(Control Circuit)의 출력 신호(aCLK, bCLK)가 래치 신호로서 입력되어 있기 때문에 내부 동기 신호(int. CLK)의 구동 부하를 줄일 수 있고, 64 메가비트 SDRAM의 경우를 예로 들면, 뱅크 어드레스(BankAdd)를 포함한 14 비트의 어드레스계 신호에 더하여 32 비트의 데이터(DQ)를 입력하는 입력 버퍼를 구비하고 있어 앞으로의 대용량화에 따른 다비트화나 고속화에 의한 동작 주파수의 증대에 있어서도 내부 동기 신호(int. CLK)의 구동 부하의 저감에 의한 충방전 전류의 절감 효과는 커진다.
또한, 레벨 변환기(Level Converter)에 대해서는 제1 실시예와 같이, 통상 동작 상태에서 항상 활성 상태를 유지하고 있기 때문에, 중지 상태에서 활성 상태로의 이행 등의 동작은 불필요하며, 제2 실시예에서도 입력 신호에 대하여 고속 응답성을 유지할 수 있다.
다음에, 도 14의 제3 실시예에서는 어드레스계 신호(BankAdd, Add)를 래치하는 래치 회로(Latch)를, 뱅크 어드레스(BankAdd) 또는 행(로우) 어드레스용의 래치 회로(Latch)와 열(컬럼) 어드레스용의 래치 회로(Latch)로 따로 따로 설치하고, 각각의 어드레스(Add)가 필요한 동작 조건에서 개별로 래치 동작하도록 행(로우) 어드레스용의 래치 회로(Latch)에 대해서는 래치 신호(rCLK)를 출력하는 제어 논리 회로(Control Circuit)를 구비하고, 열(컬럼) 어드레스용의 래치 회로(Latch)에 대해서는 래치 신호(cCLK)를 출력하는 제어 논리 회로(Control Circuit)를 구비하는 구성이다.
래치 신호(rCLK)는 뱅크 어드레스(BankAdd) 또는 행(로우) 어드레스로서 어드레스계 신호(BankAdd, Add)를 래치하여야 할 사이클에서 출력되는 래치 신호이다. 제어 논리 회로(Control Circuit)는 액티브 커맨드(ACTV) 사이클이나 프리차지 커맨드(PRE) 사이클 등의 커맨드 사이클에 대하여 제어 신호(iCLK, iRAS)를 입력 신호로서 구성하고 있고, 동기 신호(CLK)의 상승 에지에 동기하여 /RAS가 로우 레벨인 경우에 제어 논리 회로(Control Circuit)가 래치 신호(rCLK)를 출력하고, 상기 커맨드 사이클에서의 어드레스계 신호(BankAdd, Add)를 래치하여 뱅크 어드레스(BankAdd) 또는 행(로우) 어드레스의 처리 시스템이 받아들이도록 한다.
마찬가지로, 래치 신호(cCLK)는 열(컬럼) 어드레스로서 어드레스계 신호(Add)를 래치하여야 할 사이클에서 출력되는 래치 신호이며, 판독 커맨드(READ, READA) 사이클이나 기록 커맨드(WRITE, WRITEA) 사이클 등의 커맨드 사이클에 대하여 제어 신호(iCLK, iCAS)를 입력 신호로서 제어 논리 회로(Control Circuit)가 구성되어 있고, 동기 신호(CLK)의 상승 에지에 동기하고, /CAS가 로우 레벨인 경우에 래치 신호(cCLK)를 출력한다. 그리고 래치된 어드레스계 신호(Add)는 열(컬럼) 어드레스의 처리 시스템이 받아들인다.
여기서, 래치 신호(rCLK, cCLK)를 수신하여 래치 동작을 행하는 구성의 래치 회로(Latch)로서는 제1 및 제2 실시예와 같이 2개의 인버터 논리 회로를 접속하여 링 형상의 구성으로 한 래치 회로에서 적어도 하나의 인버터 논리 회로를 클록 인버터 논리 회로로 대체하고, 이 클록 게이트에 래치 신호(rCLK, cCLK)를 입력한 것 등을 생각할 수 있다.
제3 실시예에서는 뱅크 어드레스(BankAdd) 또는 행(로우) 어드레스에 대해서는 래치 신호(rCLK)에 의해, 또한 열(컬럼) 어드레스에 대해서는 래치 신호(cCLK)에 의해 각각의 래치 회로(Latch)가 래치 동작을 하지만, 래치 신호(rCLK)는 /RAS가 로우 레벨인 경우 또는 액티브 커맨드(ACTV) 사이클이나 프리차지 커맨드(PRE) 사이클 등의 커맨드 사이클에 대해서만 출력되어 동적으로 래치 동작을 하게 할 수 있고, 래치 신호(cCLK)는 /CAS가 로우 레벨인 경우 또는 판독 커맨드(READ, READA) 사이클이나 기록 커맨드(WRITE, WRITEA) 사이클 등의 커맨드 사이클에 대해서만 출력되어 동적으로 래치 동작을 할 수 있다. 그리고, 이들 이외의 동작 사이클에서는제어 논리 회로(Control Circuit)는 활성화하지 않아 불필요한 래치 동작이 발생하는 일이 없다. 따라서, CKE 핀 등을 이용하는 파워 다운 모드 등 디바이스의 중지 상태가 아닌 통상의 동작 상태에서도 래치 데이터의 반전에 따른 래치 회로(Latch)에서의 관통 전류나 래치 회로(Latch)의 출력 신호선의 충방전 전류 등을 필요한 최소로 줄일 수 있기 때문에, 저소비 전류 동작을 실현할 수 있는 동시에, 고속 응답성도 확보할 수 있다.
또한, 래치 회로(Latch)에는 내부 동기 신호(int. CLK) 대신에 제어 논리 회로(Control Circuit)의 출력 신호(rCLK, cCLK)가 래치 신호로서 입력되어 있기 때문에, 내부 동기 신호(int. CLK)의 구동 부하를 줄일 수 있는 동시에, 래치 회로(Latch)를 뱅크 어드레스(BankAdd) 또는 행(로우) 어드레스의 처리계와 열(컬럼) 어드레스의 처리계로 분리한 구성으로 되어 있기 때문에, 각 래치 회로(Latch)의 구동 부하는 필요한 최소로까지 줄일 수 있다. 64 메가비트 SDRAM의 경우를 예로 들면, 뱅크 어드레스(BankAdd)를 포함한 14 비트의 어드레스계 신호(BankAdd, Add)에 대해서 상기 효과를 기대할 수 있어, 앞으로의 대용량화에 따른 다비트화나 고속화에 의한 동작 주파수의 증대에 있어서도 내부 동기 신호(int. CLK)의 구동 부하 및 어드레스의 래치 회로의 구동 부하는 모두 저감되어 충방전 전류의 절감 효과는 커진다.
그리고, 레벨 변환기(Level Converter)는 제1 및 제2 실시예와 같이, 통상 동작 상태에서 항상 활성 상태를 유지하고 있기 때문에, 입력 신호에 대하여 고속 응답성을 유지할 수 있다.
이상 상세히 설명한 대로, 제1 실시예에서는 도 5에 도시한 바와 같이 뱅크어드레스(BankAdd) 입력 회로(Level Converter) 및 어드레스(Add) 입력 회로(Level Converter)의 각 출력 신호를 제어 논리 회로(Control Circuit)의 출력 신호(aCLK)에 의해 래치하는 구성이며, 래치 신호(aCLK)는 iCLK 신호의 상승 에지에서 iRAS 신호가 로우 레벨일 때 하이 레벨의 펄스형 신호를 출력하고(도 7의 제1 구체예의 경우), 또는 iCLK 신호의 상승 에지에서 iRAS 또는 iCAS 신호가 로우 레벨이면, 하이 레벨의 신호를 출력하는(도 9의 제2 구체예의 경우) 구성으로 되어 있기 때문에, /CS, /RAS, /CAS, /WE 등의 제어 신호(Control)의 조합이 액티브 커맨드(ACTV) 사이클, 판독 커맨드(READ, READA) 사이클, 기록 커맨드(WRITE, WRITEA) 사이클, 모드 레지스터 커맨드(MRS) 사이클, 프리차지 커맨드(PRE) 사이클 등 어드레스 핀으로부터의 입력이 필요한 커맨드 사이클에서만 동적으로 래치 동작시킬 수 있어 파워 다운 모드 등 디바이스의 중지 상태가 아닌 통상의 동작 상태에서도 래치 데이터의 반전에 따른 래치 회로(Latch)에서의 관통 전류나 래치 회로(Latch)의 출력 신호선의 충방전 전류 등을 필요한 최소로 줄일 수 있다.
또한, 어드레스계 신호(BankAdd, Add)의 래치 회로(Latch)에는 내부 동기신호(int. CLK) 대신에 래치 신호(aCLK)가 입력되어 있기 때문에, 내부 동기 신호(int. CLK)의 구동 부하를 줄일 수 있어 앞으로의 대용량화에 따른 다비트화나 고속화에 의한 동작 주파수의 증대에 있어서도 내부 동기 신호(int. CLK)의 구동 부하의 저감에 의한 충방전 전류의 절감 효과는 커진다.
게다가, 레벨 변환기(Level Converter)는 통상 동작 상태에서 항상 활성 상태를 유지하고 있기 때문에, 신호 입력시에 중지 상태에서 활성 상태로의 이행 등의 동작은 불필요하며, 입력 신호에 대하여 고속 응답성을 유지할 수 있다.
또한, 제2 실시예에서는 도 11에 도시한 바와 같이 어드레스계 신호(BankAdd, Add)의 래치 신호(aCLK)에 더하여, 데이터(DQ)나 기록 마스크 신호(DQM)의 래치 신호(bCLK)를 출력하는 제어 논리 회로(Control Circuit)를 구비하고 있고, /CS, /RAS, /CAS, /WE 등의 제어 신호(Contro1)의 조합이 액티브 커맨드(ACTV) 사이클, 판독 커맨드(READ, READA) 사이클, 기록 커맨드(WRITE, WRITEA) 사이클, 모드 레지스터 커맨드(MRS) 사이클, 프리차지 커맨드(PRE) 사이클 등 각 커맨드 사이클에 대하여 개별의 제어 논리 회로(ControI Circuit)가 래치 신호(aCLK)를 출력하기 때문에, 어드레스 핀으로부터의 입력을 필요로 하는 동작 사이클에서만 동적으로 어드레스계 신호(BankAdd, Add)를 래치할 수 있고, 또한 기록 커맨드(WRITE, WRITEA) 사이클에서만 동적으로 래치 신호(bCLK)를 출력하기 때문에 데이터(DQ) 등을 래치할 수 있는 디바이스의 중지 상태가 아닌 통상의 동작 상태에서도 래치 데이터의 반전에 따른 래치 회로(Latch)에서의 관통 전류나 래치 회로의 출력 신호선의 충방전 전류 등을 필요한 최소로 줄일 수 있다.
또한, 어드레스계 신호(BankAdd, Add) 및 데이터(DQ) 등의 래치 회로(Latch)에는 내부 동기 신호(int. CLK) 대신에 래치 신호(aCLK, bCLK)가 입력되어 있기 때문에 내부 동기 신호(int.CLK)의 구동 부하를 줄일 수 있어 앞으로의 대용량화에 따른 다비트화나 고속화에 의한 동작 주파수의 증대에 있어서도 내부 동기 신호(int.CLK)의 구동 부하의 저감에 의한 충방전 전류의 절감 효과는 커진다.
게다가, 레벨 변환기(Level Converter)는 통상 동작 상태에서 항상 활성 상태를 유지하고 있기 때문에, 신호 입력시에 중지 상태에서 활성 상태로의 이행 등의 동작은 불필요하며 입력 신호에 대하여 고속 응답성을 유지할 수 있다.
다음에, 제3 실시예에서는 도 14에 도시한 바와 같이 어드레스계 신호 (BankAdd, Add)의 래치 회로(Latch)를 뱅크 어드레스(BankAdd) 또는 행(로우) 어드레스용의 래치 회로(Latch)와 열(컬럼) 어드레스용의 래치 회로(Latch)로 따로 따로 설치하고, 각각의 동작 조건에서 개별로 래치 동작하도록 행(로우) 어드레스용 래치 신호(rCLK)와 열(컬럼) 어드레스용 래치 신호(cCLK)를 출력하는 제어 논리 회로(Control Circuit)를 별개로 구비하고 있고, 래치 신호(rCLK)는 /RAS가 로우 레벨 혹은 액티브 커맨드(ACTV) 사이클이나 프리차지 커맨드(PRE) 사이클 등의 커맨드 사이클에 대해서만 출력되어 동적으로 래치 동작시키고, 래치 신호 (cCLK)는 /CAS가 로우 레벨 혹은 판독 커맨드(READ, READA) 사이클이나 기록 커맨드(WRITE, WRITEA) 사이클 등 커맨드 사이클에 대해서만 출력되어 동적으로 래치 동작을 시킬 수 있기 때문에 불필요한 래치 동작이 발생하는 일이 없고, 디바이스의 중지 상태가 아닌 통상의 동작 상태에서도 래치 데이터의 반전에 따른 래치 회로(Latch)에서의 관통 전류나 래치 회로 (Latch)의 출력 신호선의 충방전 전류 등을 필요한 최소로 줄일 수 있고, 저소비 전류 동작과 함께 고속 응답성도 확보할 수 있다.
또한, 래치 회로(Latch)는 내부 동기 신호(int.CLK) 대신에 래치 신호(rCLK, cCLK)가 입력되어 있기 때문에, 내부 동기 신호(int.CLK)의 구동 부하를 줄일 수있는 동시에, 래치 회로(Latch)를 뱅크 어드레스(BankAdd) 또는 행(로우) 어드레스의 처리계와 열(컬럼) 어드레스의 처리계로 분리한 구성으로 되어 있기 때문에, 각 래치 회로(Latch)의 구동 부하는 필요한 최소로까지 줄일 수 있어 앞으로의 대용량화에 따른 다비트화나 고속화에 의한 동작 주파수의 증대에 있어서도 충방전 전류의 절감 효과는 커진다.
게다가, 레벨 변환기(Leve1 Converter)는 통상 동작 상태에서 항상 활성 상태를 유지하고 있기 때문에, 입력 신호에 대하여 고속 응답성을 유지할 수 있다.
또한, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 취지를 벗어나지 않는 범위 내에서 여러 가지의 개량, 변형이 가능한 것은 물론이다.
본 실시예에서는 레벨 변환기(Level Converter)의 출력 신호를 제어 논리 회로(Contro1 Circuit)의 입력 신호로 하는 구성을 보였지만, 레벨 변환기(Level Converter)의 출력 신호를 래치 회로(Latch)로 래치한 신호를 입력 신호로서 제어 논리 회로(Control Circuit)에 입력하는 구성으로 할 수도 있다.
이에 따라, 레벨 변환기(Level Converter)의 출력 신호의 구동 능력을 필요한 최저로 억제하여 전류 소비를 줄이면서, 제어 논리 회로(Control Circuit)의 논리 연산에는 충분한 구동 능력을 갖는 래치 회로(Latch)로 래치한 신호를 입력 신호로서 입력할 수 있고, 제어 논리 회로(Control Circult)에서의 동작을 확실하게 행할 수 있다.
또한, 본 실시예에서는 레벨 변환기(Level Converter)로서 도 15에 도시한 바와 같이 차동 증폭 회로 방식을 예로 설명했지만, 레벨 변환기(Level Converter)는 이것에 한정되는 것이 아니며, CMOS 논리 회로 등으로 구성한 회로를 입력 회로로 할 수도 있다.
또한, 동기 신호(CLK)의 상승 에지에 동기하여 커맨드 사이클을 구성하는 제어 신호를 받아들인다고 설명했지만, 하강 에지에 동기하여 받아들이는 구성으로 하는 것도 가능하다.
게다가, 래치 회로(Latch)의 래치 신호의 출력을 /CS, /RAS, /CAS, /WE 등 제어 신호의 논리 조합에 의한 커맨드에 의해 행하는 경우에 관해서 설명했지만, 이것에 한정되는 것이 아니며, 적어도 하나의 제어 신호에 의해 래치 동작을 행하게 하는 구성으로 할 수도 있다.
본 실시예에서는 64 메가비트 동기형 랜덤 액세스 메모리(SDRAM)를 예로 들어 설명했지만, 동기형 반도체 기억 장치라면 랜덤 액세스 메모리에 한정되는 것은 아니며, 스태틱 램이나 플래시 메모리 등 각종 반도체 기억 장치에도 마찬가지로 적용할 수 있다. 또한 기억 용량의 다소에 상관없이 적용할 수 있다.
(부기 1) 동기 신호를 입력하는 제1 입력 회로와 제어 신호를 입력하는 1 이상의 제2 입력 회로와 개개의 메모리 셀에 액세스하기 위해 필요한 어드레스, 데이터 등의 입력 정보를 입력하는 복수의 제3 입력 회로를 구비하는 동기식 반도체 기억 장치에 있어서,
상기 제1 입력 회로의 출력 신호와 상기 1 이상의 제2 입력 회로 중 적어도어느 하나의 제2 입력 회로의 출력 신호를 입력 신호로 하는 논리 회로와,
상기 제3 입력 회로의 출력 신호를 상기 논리 회로의 출력 신호에 따라 래치하는 제1 래치 회로를 구비하는 것을 특징으로 하는 동기식 반도체 기억 장치.
(부기 2) 상기 논리 회로는 상기 제1 입력 회로의 출력 신호를 검출하는 검출 회로와,
상기 검출 회로에 의한 상기 제1 입력 회로의 출력 신호의 검출시에 상기 적어도 어느 하나의 제2 입력 회로의 출력 신호가 소정 조건인 것을 확인하는 논리 연산 회로를 구비하며,
상기 제1 래치 회로는 상기 논리 연산 회로의 출력 신호를 입력하여 래치 동작을 활성화하는 활성화 회로를 구비하고,
상기 논리 연산 회로가 상기 소정 조건인 것을 확인하여 상기 활성화 회로를 구동하는 것에 기초하여, 상기 제3 입력 회로의 출력 신호를 래치하는 것을 특징으로 하는 부기 1에 기재된 동기식 반도체 기억 장치.
(부기 3) 상기 제1 및 제2 입력 회로의 출력 신호에 기초하여, 상기 제1 래치 회로에서 래치되는 상기 제3 입력 회로의 출력 신호는 상기 제1 입력 회로로의 상기 동기 신호의 입력시에 상기 제3 입력 회로에 입력되어 있는 상기 어드레스, 데이터 등의 입력 정보이며,
상기 래치 동작은 상기 동기 신호의 1 사이클 내에 완료하는 것을 특징으로 하는 부기 1 또는 2에 기재된 동기식 반도체 기억 장치.
(부기 4) 상기 제2 입력 회로의 출력 신호를 래치하는 제2 래치 회로를 구비하고,
상기 논리 회로에 입력되는 상기 제2 입력 회로의 출력 신호는 상기 제2 래치 회로의 출력 신호인 것을 특징으로 하는 부기 1 또는 2에 기재된 동기식 반도체 기억 장치.
(부기 5) 상기 제3 입력 회로 중 상기 어드레스가 입력되는 어드레스 입력 회로는 행 어드레스용 래치 회로와 열 어드레스용 래치 회로를 별개로 독립하여 구비하고,
상기 행 어드레스용 래치 회로의 래치 동작을 제어하는 행 어드레스용 논리 회로와, 상기 열 어드레스용 래치 회로의 래치 동작을 제어하는 열 어드레스용 논리 회로를 별개로 독립하여 더 구비하는 것을 특징으로 하는 부기 1 또는 2에 기재된 동기식 반도체 기억 장치.
(부기 6) 상기 제2 입력 회로에 입력되는 상기 제어 신호는 /CS, /RAS, /CAS 또는 /WE인 것을 특징으로 하는 부기 1에 기재된 동기식 반도체 기억 장치.
(부기 7) 상기 논리 회로의 출력 신호는 액티브 커맨드, 판독 커맨드, 기록 커맨드, 프리차지 커맨드, 또는 모드 레지스터 셋 커맨드인 것을 특징으로 하는 부기 1 또는 2에 기재된 동기식 반도체 기억 장치.
(부기 8) 상기 입력 정보는 기록 마스크 제어 신호를 포함하고, 상기 어드레스에는 뱅크 어드레스를 포함하는 것을 특징으로 하는 부기 1에 기재된 동기식 반도체 기억 장치.
(부기 9) 동기 신호를 입력하는 동기 신호 입력 공정과, 1 이상의 제어 신호를 입력하는 제어 신호 입력 공정과, 개개의 메모리 셀에 액세스하기 위해 필요한 어드레스, 데이터 등의 입력 정보를 입력하는 정보 입력 공정을 포함하는 동기식반도체 기억 장치의 입력 정보의 래치 제어 방법에 있어서,
상기 동기 신호 입력 공정에 의해 얻어지는 출력 신호와, 상기 제어 신호 입력 공정에 의해 얻어지는 1 이상의 출력 신호를 입력하는 논리 공정과,
상기 논리 공정에 의해 얻어지는 출력 신호에 따라 상기 정보 입력 공정에 의해 얻어지는 출력 신호를 래치하는 제1 래치 공정으로 이루어지는 것을 특징으로 하는 동기식 반도체 기억 장치의 입력 정보의 래치 제어 방법.
(부기 10) 상기 논리 공정은 상기 동기 신호 입력 공정에 의해 얻어지는 출력 신호를 검출하는 검출 공정과,
상기 검출 공정에 의한 검출시에 상기 제어 신호 입력 공정에 의해 얻어지는 1 이상의 출력 신호가 소정 조건인 것을 확인하는 논리 연산 공정으로 이루어지고,
상기 제1 래치 공정은 상기 논리 연산 공정에 의해 얻어지는 출력 신호가 소정 조건인 것에 기초하여 상기 정보 입력 공정에 의해 얻어지는 출력 신호를 래치하는 래치 활성화 공정으로 이루어지는 것을 특징으로 하는 부기 9에 기재된 동기식 반도체 기억 장치의 입력 정보의 래치 제어 방법.
(부기 11) 상기 제1 래치 공정은 상기 동기 신호 입력 공정의 1 사이클 기간 내에 상기 동기 신호 입력 공정과 병행하여 행해지는 상기 정보 입력 공정에 의해 얻어진 상기 출력 신호의 래치를 완료하는 것을 특징으로 하는 부기 9 또는 10에 기재된 동기식 반도체 기억 장치의 입력 정보의 래치 제어 방법.
(부기 12) 상기 제어 신호 입력 공정에 의해 얻어지는 상기 출력 신호를 래치하는 제2 래치 공정으로 이루어지고,
상기 논리 공정에 입력되는 상기 제어 신호 입력 공정에 의해 얻어지는 상기 출력 신호는 상기 제2 래치 공정에 의해 얻어지는 출력 신호인 것을 특징으로 하는 부기 9 또는 10에 기재된 동기식 반도체 기억 장치의 입력 정보의 래치 제어 방법.
(부기 13) 상기 제1 래치 공정은 상기 제어 신호 입력 공정에서 입력되는 /CS, /RAS, /CAS 또는 /WE가 적절한 조합에 의해 실행되는 것을 특징으로 하는 부기 9에 기재된 동기식 반도체 기억 장치의 입력 정보의 래치 제어 방법.
(부기 14) 상기 제1 래치 공정은 상기 논리 공정에 의해 얻어지는 출력 신호가 액티브 커맨드, 판독 커맨드, 기록 커맨드, 프리차지 커맨드 또는 모드 레지스터 셋 커맨드인 경우에 실행되는 것을 특징으로 하는 부기 9 또는 10에 기재된 동기식 반도체 기억 장치의 입력 정보의 래치 제어 방법.
(부기 15) 상기 정보 입력 공정에서 입력되는 상기 입력 정보는 기록 마스크 제어 신호를 포함하고, 상기 어드레스에는 뱅크 어드레스를 포함하는 것을 특징으로 하는 부기 9에 기재된 동기식 반도체 기억 장치의 입력 정보의 래치 제어 방법.
본 발명에 따르면, 입력 버퍼의 고속 응답성을 손상하지 않고 통상의 동작 상태에서 필요한 동작 사이클에서만 입력 버퍼 회로를 활성화시켜 불필요한 전류 소비를 줄일 수 있고, 입력 신호에 대한 고속 응답성을 유지하면서 저전류 소비를 꾀할 수 있다.

Claims (9)

  1. 동기 신호를 입력하는 제1 입력 회로와, 제어 신호를 입력하는 1 이상의 제2 입력 회로와, 개개의 메모리 셀에 액세스하기 위해 필요한 어드레스, 데이터 등의 입력 정보를 입력하는 복수의 제3 입력 회로를 구비하는 동기식 반도체 기억 장치에 있어서,
    상기 제1 입력 회로의 출력 신호와 상기 1 이상의 제2 입력 회로 중 적어도 어느 하나의 제2 입력 회로의 출력 신호를 입력 신호로 하는 논리 회로와,
    상기 제3 입력 회로의 출력 신호를 상기 논리 회로의 출력 신호에 따라 래치하는 제1 래치 회로를 구비하는 것을 특징으로 하는 동기식 반도체 기억 장치.
  2. 제1항에 있어서, 상기 논리 회로는 상기 제1 입력 회로의 출력 신호를 검출하는 검출 회로와,
    상기 검출 회로에 의한 상기 제l 입력 회로의 출력 신호 검출시에 상기 적어도 어느 하나의 제2 입력 회로의 출력 신호가 소정 조건인 것을 확인하는 논리 연산 회로를 구비하고,
    상기 제1 래치 회로는 상기 논리 연산 회로의 출력 신호를 입력하여 래치 동작을 활성화하는 활성화 회로를 구비하고,
    상기 논리 연산 회로가 상기 소정 조건인 것을 확인하고 상기 활성화 회로를 구동하는 것에 기초하여, 상기 제3 입력 회로의 출력 신호를 래치하는 것을 특징으로 하는 동기식 반도체 기억 장치.
  3. 제1항 또는 제2항에 있어서, 상기 제1 및 제2 입력 회로의 출력 신호에 기초하여 상기 제1 래치 회로에서 래치되는 상기 제3 입력 회로의 출력 신호는 상기 제1 입력 회로로의 상기 동기 신호의 입력시에 상기 제3 입력 회로에 입력되어 있는 상기 어드레스, 데이터 등의 입력 정보이며,
    상기 래치 동작은 상기 동기 신호의 1 사이클 내에 완료하는 것을 특징으로 하는 동기식 반도체 기억 장치.
  4. 제1항 또는 제2항에 있어서, 상기 제2 입력 회로의 출력 신호를 래치하는 제2 래치 회로를 구비하고,
    상기 논리 회로에 입력되는 상기 제2 입력 회로의 출력 신호는 상기 제2 래치 회로의 출력 신호인 것을 특징으로 하는 동기식 반도체 기억 장치.
  5. 제1항 또는 제2항에 있어서, 상기 제3 입력 회로 중 상기 어드레스가 입력되는 어드레스 입력 회로는 행 어드레스용 래치 회로와 열 어드레스용 래치 회로를 별개로 독립하여 구비하고,
    상기 행 어드레스용 래치 회로의 래치 동작을 제어하는 행 어드레스용 논리 회로와 상기 열 어드레스용 래치 회로의 래치 동작을 제어하는 열 어드레스용 논리 회로를 별개로 독립하여 더 구비하는 것을 특징으로 하는 동기식 반도체 기억 장치.
  6. 동기 신호를 입력하는 동기 신호 입력 공정과 1 이상의 제어 신호를 입력하는 제어 신호 입력 공정과 개개의 메모리 셀에 액세스하기 위해 필요한 어드레스, 데이터 등의 입력 정보를 입력하는 정보 입력 공정을 포함하는 동기식 반도체 기억 장치의 입력 정보의 래치 제어 방법에 있어서,
    상기 동기 신호 입력 공정에 의해 얻어지는 출력 신호와 상기 제어 신호 입력 공정에 의해 얻어지는 1 이상의 출력 신호를 입력하는 논리 공정과,
    상기 논리 공정에 의해 얻어지는 출력 신호에 따라 상기 정보 입력 공정에 의해 얻어지는 출력 신호를 래치하는 제1 래치 공정으로 이루어지는 것을 특징으로 하는 동기식 반도체 기억 장치의 입력 정보의 래치 제어 방법.
  7. 제6항에 있어서, 상기 논리 공정은 상기 동기 신호 입력 공정에 의해 얻어지는 출력 신호를 검출하는 검출 공정과,
    상기 검출 공정에 의한 검출시에 상기 제어 신호 입력 공정에 의해 얻어지는 1 이상의 출력 신호가 소정 조건인 것을 확인하는 논리 연산 공정으로 이루어지고,
    상기 제1 래치 공정은 상기 논리 연산 공정에 의해 얻어지는 출력 신호가 소정 조건인 것에 기초하여 상기 정보 입력 공정에 의해 얻어지는 출력 신호를 래치하는 래치 활성화 공정으로 이루어지는 것을 특징으로 하는 동기식 반도체 기억 장치의 입력 정보의 래치 제어 방법.
  8. 제6항 또는 제7항에 있어서, 상기 제1 래치 공정은 상기 동기 신호 입력 공정의 1 사이클 기간 내에 상기 동기 신호 입력 공정과 병행하여 행해지는 상기 정보 입력 공정에 의해 얻어진 상기 출력 신호의 래치를 완료하는 것을 특징으로 하는 동기식 반도체 기억 장치의 입력 정보의 래치 제어 방법.
  9. 제6항 또는 제7항에 있어서, 상기 제어 신호 입력 공정에 의해 얻어지는 상기 출력 신호를 래치하는 제2 래치 공정으로 이루어지고,
    상기 논리 공정에 입력되는 상기 제어 신호 입력 공정에 의해 얻어지는 상기 출력 신호는 상기 제2 래치 공정에 의해 얻어지는 출력 신호인 것을 특징으로 하는 동기식 반도체 기억 장치의 입력 정보의 래치 제어 방법.
KR1020010044412A 2000-09-04 2001-07-24 동기식 반도체 기억 장치 및 그 입력 정보의 래치 제어 방법 KR100721726B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2000266889A JP4190140B2 (ja) 2000-09-04 2000-09-04 同期式半導体記憶装置、及びその入力情報のラッチ制御方法
JPJP-P-2000-00266889 2000-09-04

Publications (2)

Publication Number Publication Date
KR20020018944A true KR20020018944A (ko) 2002-03-09
KR100721726B1 KR100721726B1 (ko) 2007-05-28

Family

ID=18753902

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010044412A KR100721726B1 (ko) 2000-09-04 2001-07-24 동기식 반도체 기억 장치 및 그 입력 정보의 래치 제어 방법

Country Status (3)

Country Link
US (1) US6351432B1 (ko)
JP (1) JP4190140B2 (ko)
KR (1) KR100721726B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6576998B1 (en) 2002-02-28 2003-06-10 Amkor Technology, Inc. Thin semiconductor package with semiconductor chip and electronic discrete device
US7242636B2 (en) 2005-10-14 2007-07-10 Hynix Semiconductor Inc. Clock control circuit and semiconductor memory device including the same and input operation method of semiconductor memory device
US8199606B2 (en) 2009-02-25 2012-06-12 SK Hynix Inc. Semiconductor memory apparatus and method of controlling the same

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4113338B2 (ja) 2001-04-10 2008-07-09 富士通株式会社 半導体集積回路
JP4727073B2 (ja) * 2001-07-09 2011-07-20 富士通セミコンダクター株式会社 半導体メモリ
KR100535102B1 (ko) * 2003-05-23 2005-12-07 주식회사 하이닉스반도체 컬럼 어드레스 전송 구조 및 방법
US6839288B1 (en) * 2003-11-12 2005-01-04 Infineon Technologies Ag Latch scheme with invalid command detector
JP2006066020A (ja) * 2004-08-30 2006-03-09 Fujitsu Ltd 半導体記憶装置
KR100772540B1 (ko) * 2005-06-30 2007-11-01 주식회사 하이닉스반도체 반도체 메모리 장치
JP5018074B2 (ja) 2006-12-22 2012-09-05 富士通セミコンダクター株式会社 メモリ装置，メモリコントローラ及びメモリシステム
JP5457628B2 (ja) 2007-10-26 2014-04-02 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びそのタイミング制御方法
KR100915824B1 (ko) * 2008-01-07 2009-09-07 주식회사 하이닉스반도체 반도체 메모리 장치의 입력 회로 및 그 제어 방법
US8324723B2 (en) * 2008-03-25 2012-12-04 Bridge Semiconductor Corporation Semiconductor chip assembly with bump/base heat spreader and dual-angle cavity in bump
JP5266589B2 (ja) * 2009-05-14 2013-08-21 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2838967B2 (ja) 1993-12-17 1998-12-16 日本電気株式会社 同期型半導体装置用パワーカット回路
JPH08180678A (ja) * 1994-12-27 1996-07-12 Hitachi Ltd ダイナミック型ｒａｍ
JPH11273341A (ja) 1998-03-18 1999-10-08 Hitachi Ltd 半導体装置及びデータ処理システム
US6275086B1 (en) * 1998-11-19 2001-08-14 Fujitsu Limited Clock signal generator for an integrated circuit
JP3699839B2 (ja) * 1998-11-30 2005-09-28 松下電器産業株式会社 半導体記憶装置
KR100358121B1 (ko) * 1999-05-13 2002-10-25 주식회사 하이닉스반도체 반도체장치의 신호 입력회로
JP3420120B2 (ja) * 1999-06-29 2003-06-23 日本電気株式会社 同期型半導体メモリシステム

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6576998B1 (en) 2002-02-28 2003-06-10 Amkor Technology, Inc. Thin semiconductor package with semiconductor chip and electronic discrete device
US7242636B2 (en) 2005-10-14 2007-07-10 Hynix Semiconductor Inc. Clock control circuit and semiconductor memory device including the same and input operation method of semiconductor memory device
US8199606B2 (en) 2009-02-25 2012-06-12 SK Hynix Inc. Semiconductor memory apparatus and method of controlling the same

Also Published As

Publication number Publication date
JP2002074953A (ja) 2002-03-15
US6351432B1 (en) 2002-02-26
KR100721726B1 (ko) 2007-05-28
JP4190140B2 (ja) 2008-12-03
US20020027829A1 (en) 2002-03-07

Similar Documents

Publication Publication Date Title
US8644090B2 (en) Semiconductor device
US6789209B1 (en) Semiconductor integrated circuit device
US5581512A (en) Synchronized semiconductor memory
US7177208B2 (en) Circuit and method for operating a delay-lock loop in a power saving manner
US6260128B1 (en) Semiconductor memory device which operates in synchronism with a clock signal
KR100721726B1 (ko) 동기식 반도체 기억 장치 및 그 입력 정보의 래치 제어 방법
US6337833B1 (en) Memory device
US6272068B1 (en) Integrated circuit memory devices that utilize data masking techniques to facilitate test mode analysis
KR100676425B1 (ko) 동기형 반도체 기억 장치 및 그 입력 회로의 제어 방법
US6552959B2 (en) Semiconductor memory device operable for both of CAS latencies of one and more than one
US5748553A (en) Semiconductor memory device having extended margin in latching input signal
US7548465B2 (en) Low current consumption semiconductor memory device
US20070097752A1 (en) High speed digital signal input buffer and method using pulsed positive feedback
JP2000331498A (ja) 半導体記憶装置
JPH11297072A (ja) 半導体記憶装置とその制御方法
KR20040090842A (ko) 클럭활성화 시점을 선택하는 반도체메모리장치
JP2004355801A (ja) 半導体装置
JPH09161470A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Re-publication after modification of scope of protection [patent]
FPAY Annual fee payment

Payment date: 20130502

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140418

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150416

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160419

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170420

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee