JP2001155487A - 半導体集積回路および半導体集積回路システム - Google Patents
半導体集積回路および半導体集積回路システムInfo
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- Y10S438/91—Controlling charging state at semiconductor-insulator interface
Abstract
(57)【要約】
【課題】 消費電力の極めて低い半導体集積回路および
半導体集積回路システムを提供する。 【解決手段】 本発明の実施の形態による半導体集積回
路は、同期式ＳＲＡＭ１と、同期式のＲＡＭ１に供給す
るチップ選択信号、クロック信号等を生成する信号生成
回路２Ａと、システム電源線３の電圧設定を行う電圧設
定回路４と、信号生成回路２Ａと電圧設定回路４とを制
御するコントローラ５Ａとを備える。同期式ＳＲＡＭ１
をパワーダウンモードにする時には、チップ選択信号を
非選択とし、システム電源線３の電源電圧をスタンバイ
電位に落とす。これにより、同期式ＳＲＡＭ１は、極め
て消費電力の低いスタンバイ状態になる。
半導体集積回路システムを提供する。 【解決手段】 本発明の実施の形態による半導体集積回
路は、同期式ＳＲＡＭ１と、同期式のＲＡＭ１に供給す
るチップ選択信号、クロック信号等を生成する信号生成
回路２Ａと、システム電源線３の電圧設定を行う電圧設
定回路４と、信号生成回路２Ａと電圧設定回路４とを制
御するコントローラ５Ａとを備える。同期式ＳＲＡＭ１
をパワーダウンモードにする時には、チップ選択信号を
非選択とし、システム電源線３の電源電圧をスタンバイ
電位に落とす。これにより、同期式ＳＲＡＭ１は、極め
て消費電力の低いスタンバイ状態になる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
および半導体集積回路システムに関し、より特定的に
は、消費電力を低減化させる構成に関するものである。
および半導体集積回路システムに関し、より特定的に
は、消費電力を低減化させる構成に関するものである。
【０００２】
【従来の技術】従来の非同期式のＳＲＡＭ（ＳＲＡＭ：
スタティック型半導体記憶装置）におけるデータ保持モ
ードについて、図３５を用いて説明する。データ保持モ
ードにするには、チップ選択信号／ＣＳを非選択状態
（Ｈレベル）とし、セットアップ期間ｔｓｕ（ＰＤ）を
とって、電源電圧Ｖｄｄをデータ保持モード電圧に落と
す。ＳＲＡＭに印加される電圧を下げることにより、Ｓ
ＲＡＭの内部は、消費電力が小さいデータ保持モードに
なる。
スタティック型半導体記憶装置）におけるデータ保持モ
ードについて、図３５を用いて説明する。データ保持モ
ードにするには、チップ選択信号／ＣＳを非選択状態
（Ｈレベル）とし、セットアップ期間ｔｓｕ（ＰＤ）を
とって、電源電圧Ｖｄｄをデータ保持モード電圧に落と
す。ＳＲＡＭに印加される電圧を下げることにより、Ｓ
ＲＡＭの内部は、消費電力が小さいデータ保持モードに
なる。
【０００３】データ保持モードから動作モードに戻す場
合には、電源電圧Ｖｄｄを動作電圧に戻し、リカバリタ
イムｔｒｅｃ（ＰＤ）を経てから、チップ選択信号／Ｃ
Ｓを選択状態（Ｌレベル）に戻す。
合には、電源電圧Ｖｄｄを動作電圧に戻し、リカバリタ
イムｔｒｅｃ（ＰＤ）を経てから、チップ選択信号／Ｃ
Ｓを選択状態（Ｌレベル）に戻す。
【０００４】図３６（ａ）、（ｂ）は、非同期式のＳＲ
ＡＭに含まれる入力回路の一例を示す図である。入力回
路２００は、ＰＭＯＳトランジスタＰ５０、Ｐ５１およ
びＮＭＯＳトランジスタＮ５０、Ｎ５１を含む。トラン
ジスタＰ５０、Ｎ５０、Ｎ５１は、動作電圧を受ける電
源ノードＶｄｄと接地電源との間に接続される。トラン
ジスタＰ５０、Ｎ５０のそれぞれのゲートは、取込むべ
き入力信号を受ける。トランジスタＰ５０、Ｎ５０の接
続ノードＺ５０の信号が、内部回路に伝送される。トラ
ンジスタＮ５１のゲートは、チップ選択信号／ＣＳに対
応する内部チップ選択信号（内部ＣＳ信号）を受ける。
トランジスタＰ５１は、ノードＺ５０と電源ノードＶｄ
ｄとの間に接続され、ゲートに内部ＣＳ選択信号を受け
る。
ＡＭに含まれる入力回路の一例を示す図である。入力回
路２００は、ＰＭＯＳトランジスタＰ５０、Ｐ５１およ
びＮＭＯＳトランジスタＮ５０、Ｎ５１を含む。トラン
ジスタＰ５０、Ｎ５０、Ｎ５１は、動作電圧を受ける電
源ノードＶｄｄと接地電源との間に接続される。トラン
ジスタＰ５０、Ｎ５０のそれぞれのゲートは、取込むべ
き入力信号を受ける。トランジスタＰ５０、Ｎ５０の接
続ノードＺ５０の信号が、内部回路に伝送される。トラ
ンジスタＮ５１のゲートは、チップ選択信号／ＣＳに対
応する内部チップ選択信号（内部ＣＳ信号）を受ける。
トランジスタＰ５１は、ノードＺ５０と電源ノードＶｄ
ｄとの間に接続され、ゲートに内部ＣＳ選択信号を受け
る。
【０００５】入力回路２０１は、ＰＭＯＳトランジスタ
Ｐ５２、Ｐ５３およびＮＭＯＳトランジスタＮ５２、Ｎ
５３を含む。トランジスタＰ５２、Ｐ５３、Ｎ５３は、
電源ノードＶｄｄと接地電源との間に接続される。トラ
ンジスタＰ５３、Ｎ５３のそれぞれのゲートは、取込む
べき入力信号を受ける。トランジスタＰ５３、Ｎ５３の
接続ノードＺ５１の信号が、内部回路に伝送される。ト
ランジスタＰ５２のゲートは、内部チップ選択信号を反
転した信号（内部／ＣＳ信号）を受ける。トランジスタ
Ｎ５２は、ノードＺ５１と接地電源との間に接続され、
ゲートに内部／ＣＳ信号を受ける。チップ選択信号が非
選択の場合、入力初段を非活性とし、入力信号によらず
電流が流れないようにしている。
Ｐ５２、Ｐ５３およびＮＭＯＳトランジスタＮ５２、Ｎ
５３を含む。トランジスタＰ５２、Ｐ５３、Ｎ５３は、
電源ノードＶｄｄと接地電源との間に接続される。トラ
ンジスタＰ５３、Ｎ５３のそれぞれのゲートは、取込む
べき入力信号を受ける。トランジスタＰ５３、Ｎ５３の
接続ノードＺ５１の信号が、内部回路に伝送される。ト
ランジスタＰ５２のゲートは、内部チップ選択信号を反
転した信号（内部／ＣＳ信号）を受ける。トランジスタ
Ｎ５２は、ノードＺ５１と接地電源との間に接続され、
ゲートに内部／ＣＳ信号を受ける。チップ選択信号が非
選択の場合、入力初段を非活性とし、入力信号によらず
電流が流れないようにしている。
【０００６】これに対し、同期式のＳＲＡＭにおいて
は、消費電力を抑える手法として、次に示すスヌーズモ
ードがある。スヌーズモードについて、図３７を用いて
説明する。図３７では、入力信号として、クロック信号
ＣＬＫ、スヌーズモード信号ＺＺ、アドレスステイタス
コントローラ信号／ＡＤＳＣ、ライトイネーブル信号／
ＷＥ、アウトプットイネーブル信号／ＯＥが示されてい
る。
は、消費電力を抑える手法として、次に示すスヌーズモ
ードがある。スヌーズモードについて、図３７を用いて
説明する。図３７では、入力信号として、クロック信号
ＣＬＫ、スヌーズモード信号ＺＺ、アドレスステイタス
コントローラ信号／ＡＤＳＣ、ライトイネーブル信号／
ＷＥ、アウトプットイネーブル信号／ＯＥが示されてい
る。
【０００７】スヌーズモードにするには、スヌーズモー
ド信号ＺＺを除く他の制御信号を非活性状態にしてか
ら、スヌーズモード信号ＺＺを活性状態（Ｈレベル）に
する。セットアップタイム経過後に、ＳＲＡＭ内部は、
スヌーズ状態になる。
ド信号ＺＺを除く他の制御信号を非活性状態にしてか
ら、スヌーズモード信号ＺＺを活性状態（Ｈレベル）に
する。セットアップタイム経過後に、ＳＲＡＭ内部は、
スヌーズ状態になる。
【０００８】スヌーズ状態では、アウトプットイネーブ
ル信号／ＯＥ以外の信号を変動させても影響がない。ス
ヌーズモードにおいては、外部信号によらず低消費電力
状態になる。
ル信号／ＯＥ以外の信号を変動させても影響がない。ス
ヌーズモードにおいては、外部信号によらず低消費電力
状態になる。
【０００９】スヌーズモードから動作モードに戻る際に
は、スヌーズモード信号ＺＺをＬレベルにする。リカバ
リタイム経過後に、同期式ＳＲＡＭは動作可能になる。
は、スヌーズモード信号ＺＺをＬレベルにする。リカバ
リタイム経過後に、同期式ＳＲＡＭは動作可能になる。
【００１０】図３８（ａ）、（ｂ）は、同期式のＳＲＡ
Ｍに含まれるスヌーズモード機能を有する入力回路の一
例を示す図である。入力回路２０２は、ＰＭＯＳトラン
ジスタＰ５４、Ｐ５５およびＮＭＯＳトランジスタＮ５
４、Ｎ５５を含む。トランジスタＰ５４、Ｎ５４、Ｎ５
５は、電源ノードＶｄｄと接地電源との間に接続され
る。トランジスタＰ５４、Ｎ５４のそれぞれのゲート
は、取込むべき入力信号を受ける。トランジスタＰ５
４、Ｎ５４の接続ノードＺ５２の信号が、内部回路に伝
送される。トランジスタＮ５５のゲートは、スヌーズモ
ード信号ＺＺに対応する内部スヌーズモード信号（内部
ＺＺ信号）を受ける。トランジスタＰ５５は、ノードＺ
５２と電源ノードＶｄｄとの間に接続され、ゲートに内
部ＺＺ信号を受ける。
Ｍに含まれるスヌーズモード機能を有する入力回路の一
例を示す図である。入力回路２０２は、ＰＭＯＳトラン
ジスタＰ５４、Ｐ５５およびＮＭＯＳトランジスタＮ５
４、Ｎ５５を含む。トランジスタＰ５４、Ｎ５４、Ｎ５
５は、電源ノードＶｄｄと接地電源との間に接続され
る。トランジスタＰ５４、Ｎ５４のそれぞれのゲート
は、取込むべき入力信号を受ける。トランジスタＰ５
４、Ｎ５４の接続ノードＺ５２の信号が、内部回路に伝
送される。トランジスタＮ５５のゲートは、スヌーズモ
ード信号ＺＺに対応する内部スヌーズモード信号（内部
ＺＺ信号）を受ける。トランジスタＰ５５は、ノードＺ
５２と電源ノードＶｄｄとの間に接続され、ゲートに内
部ＺＺ信号を受ける。
【００１１】入力回路２０３は、ＰＭＯＳトランジスタ
Ｐ５６、Ｐ５７およびＮＭＯＳトランジスタＮ５６、Ｎ
５７を含む。トランジスタＰ５６、Ｐ５７、Ｎ５７は、
電源ノードＶｄｄと接地電源との間に接続される。トラ
ンジスタＰ５７、Ｎ５７のそれぞれのゲートは、取込む
べき入力信号を受ける。トランジスタＰ５７、Ｎ５７の
接続ノードＺ５３の信号が、内部回路に伝送される。ト
ランジスタＰ５６のゲートは、内部スヌーズモード信号
を反転した信号（内部／ＺＺ信号）を受ける。トランジ
スタＮ５６は、ノードＺ５３と接地電源との間に接続さ
れ、ゲートに内部／ＺＺ信号を受ける。スヌーズモード
時には、入力初段を非活性とし、入力信号によらず電流
が流れないようにしている。なお、内部ＺＺ信号を生成
する際に、チップ選択信号／ＣＳとスヌーズモード信号
ＺＺとの論理積をとっても良い。
Ｐ５６、Ｐ５７およびＮＭＯＳトランジスタＮ５６、Ｎ
５７を含む。トランジスタＰ５６、Ｐ５７、Ｎ５７は、
電源ノードＶｄｄと接地電源との間に接続される。トラ
ンジスタＰ５７、Ｎ５７のそれぞれのゲートは、取込む
べき入力信号を受ける。トランジスタＰ５７、Ｎ５７の
接続ノードＺ５３の信号が、内部回路に伝送される。ト
ランジスタＰ５６のゲートは、内部スヌーズモード信号
を反転した信号（内部／ＺＺ信号）を受ける。トランジ
スタＮ５６は、ノードＺ５３と接地電源との間に接続さ
れ、ゲートに内部／ＺＺ信号を受ける。スヌーズモード
時には、入力初段を非活性とし、入力信号によらず電流
が流れないようにしている。なお、内部ＺＺ信号を生成
する際に、チップ選択信号／ＣＳとスヌーズモード信号
ＺＺとの論理積をとっても良い。
【００１２】次に、同期式のＳＤＲＡＭ（ＤＲＡＭ：ダ
イナミック型半導体記憶装置）のパワーダウンモードに
ついて、図３９を用いて説明する。図３９では、入力信
号として、クロック信号ＣＬＫとクロックイネーブル信
号ＣＫＥとが示されている。
イナミック型半導体記憶装置）のパワーダウンモードに
ついて、図３９を用いて説明する。図３９では、入力信
号として、クロック信号ＣＬＫとクロックイネーブル信
号ＣＫＥとが示されている。
【００１３】パワーダウンモードでは、クロックイネー
ブル信号ＣＫＥをＬレベルにすることにより、デバイス
の内部クロックを非活性状態にして、デバイスの消費電
力を抑える。
ブル信号ＣＫＥをＬレベルにすることにより、デバイス
の内部クロックを非活性状態にして、デバイスの消費電
力を抑える。
【００１４】
【発明が解決しようとする課題】このように、同期式、
非同期式のいずれのメモリチップも、消費電力を抑え得
るための機能を有している。
非同期式のいずれのメモリチップも、消費電力を抑え得
るための機能を有している。
【００１５】しかしながら、従来の同期式のＳＲＡＭの
場合、スヌーズモードにおいても、消費される電力は数
ミリワット程度あり、携帯端末等に使用するには不十分
であった。
場合、スヌーズモードにおいても、消費される電力は数
ミリワット程度あり、携帯端末等に使用するには不十分
であった。
【００１６】これに対し、非同期式のＳＲＡＭは、デー
タ保持モードにより、消費電力を低く抑えることが可能
である。ところが、実際にデバイスを動作させる場合、
同期動作を行なうための信号が存在しないため、ＳＲＡ
Ｍの内部で、ＡＴＤ回路（アドレス・トランジション・
ディテクト）、ＤＴＤ回路（データ・トランジション・
ディテクト）等を設けて、内部書込みおよび内部読出制
御信号を生成する必要がある。したがって、このような
特別な回路は、結果的に動作電流を増やしてしまってい
る。また、内部タイミングの制御が微妙である回路を設
計することは困難である。
タ保持モードにより、消費電力を低く抑えることが可能
である。ところが、実際にデバイスを動作させる場合、
同期動作を行なうための信号が存在しないため、ＳＲＡ
Ｍの内部で、ＡＴＤ回路（アドレス・トランジション・
ディテクト）、ＤＴＤ回路（データ・トランジション・
ディテクト）等を設けて、内部書込みおよび内部読出制
御信号を生成する必要がある。したがって、このような
特別な回路は、結果的に動作電流を増やしてしまってい
る。また、内部タイミングの制御が微妙である回路を設
計することは困難である。
【００１７】さらに、読出タイミングの基準となる信号
は内部で発生させる。このため、タイミングがずれを見
込んで確実にメモリセルからデータを読出せるように、
センスアンプも誤読出の可能性の低いカレント・ミラー
型を基本としたタイプが使用されてきた。これは、確か
に誤読出をする可能性が低いが、常時電流を流す必要が
有り、余分な電流を流す必要があった。
は内部で発生させる。このため、タイミングがずれを見
込んで確実にメモリセルからデータを読出せるように、
センスアンプも誤読出の可能性の低いカレント・ミラー
型を基本としたタイプが使用されてきた。これは、確か
に誤読出をする可能性が低いが、常時電流を流す必要が
有り、余分な電流を流す必要があった。
【００１８】また、同期式のＳＤＲＡＭについても、パ
ワーダウン時のみならず動作時における消費電力の低減
化が要求される。
ワーダウン時のみならず動作時における消費電力の低減
化が要求される。
【００１９】そこで、この発明は係る問題を解決するた
めになされたものであり、その目的は、スタンバイ状態
においても動作状態においても、低消費電力化が図れる
半導体集積回路および半導体集積回路システムを提供す
る。
めになされたものであり、その目的は、スタンバイ状態
においても動作状態においても、低消費電力化が図れる
半導体集積回路および半導体集積回路システムを提供す
る。
【００２０】
【課題を解決するための手段】この発明の一の局面によ
る半導体集積回路は、チップ選択信号に応じて選択状態
になり、クロック信号に同期して動作するスタティック
型半導体記憶装置と、スタティック型半導体記憶装置の
動作を制御するためのコントローラとを備え、コントロ
ーラは、チップ選択信号を非選択状態に切替えた後、ス
タティック型半導体記憶装置に供給する電源電圧を動作
電源電位からスタンバイ電位に降下させることによりス
タティック型半導体記憶装置をパワーダウンモードに切
替える。
る半導体集積回路は、チップ選択信号に応じて選択状態
になり、クロック信号に同期して動作するスタティック
型半導体記憶装置と、スタティック型半導体記憶装置の
動作を制御するためのコントローラとを備え、コントロ
ーラは、チップ選択信号を非選択状態に切替えた後、ス
タティック型半導体記憶装置に供給する電源電圧を動作
電源電位からスタンバイ電位に降下させることによりス
タティック型半導体記憶装置をパワーダウンモードに切
替える。
【００２１】好ましくは、コントローラは、パワーダウ
ンモードに切替える場合には、チップ選択信号を非選択
状態に切替えてから第１所定期間経過後に、電源電圧を
スタンバイ電位に降下させ、パワーダウンモードから動
作モードに切替える場合には、電源電圧を動作電位に上
昇させてから第２所定期間経過後に、チップ選択信号を
選択状態に切替える。特に、コントローラは、パワーダ
ウンモードに切替える場合には、スタティック型半導体
記憶装置に供給される制御信号の変化を停止させる。
ンモードに切替える場合には、チップ選択信号を非選択
状態に切替えてから第１所定期間経過後に、電源電圧を
スタンバイ電位に降下させ、パワーダウンモードから動
作モードに切替える場合には、電源電圧を動作電位に上
昇させてから第２所定期間経過後に、チップ選択信号を
選択状態に切替える。特に、コントローラは、パワーダ
ウンモードに切替える場合には、スタティック型半導体
記憶装置に供給される制御信号の変化を停止させる。
【００２２】好ましくは、コントローラは、パワーダウ
ンモードに切替える場合には、チップ選択信号を非選択
状態に切替えてから第１所定期間経過後にクロック信号
を所定レベルに固定し、さらに第２所定期間経過後に電
源電圧を前記スタンバイ電位に降下させる。さらに、コ
ントローラは、パワーダウンモードから動作モードに切
替える場合には、電源電圧を動作電位に上昇させてから
第３所定期間経過後にクロック信号を発生し、さらに第
４所定期間経過後にチップ選択信号を選択状態に切替え
る。
ンモードに切替える場合には、チップ選択信号を非選択
状態に切替えてから第１所定期間経過後にクロック信号
を所定レベルに固定し、さらに第２所定期間経過後に電
源電圧を前記スタンバイ電位に降下させる。さらに、コ
ントローラは、パワーダウンモードから動作モードに切
替える場合には、電源電圧を動作電位に上昇させてから
第３所定期間経過後にクロック信号を発生し、さらに第
４所定期間経過後にチップ選択信号を選択状態に切替え
る。
【００２３】好ましくは、コントローラは、パワーダウ
ンモードに切替える場合には、チップ選択信号を非選択
状態に切替えてから第１所定期間経過後に電源電圧を前
記スタンバイ電位に降下させ、さらに第２所定期間経過
後にクロック信号を所定レベルに固定する。さらに、コ
ントローラは、パワーダウンモードから動作モードに切
替える場合には、クロック信号を発生し、第３所定期間
経過後に電源電圧を動作電位に上昇させ、さらに第４所
定期間経過後にチップ選択信号を選択状態に切替える。
ンモードに切替える場合には、チップ選択信号を非選択
状態に切替えてから第１所定期間経過後に電源電圧を前
記スタンバイ電位に降下させ、さらに第２所定期間経過
後にクロック信号を所定レベルに固定する。さらに、コ
ントローラは、パワーダウンモードから動作モードに切
替える場合には、クロック信号を発生し、第３所定期間
経過後に電源電圧を動作電位に上昇させ、さらに第４所
定期間経過後にチップ選択信号を選択状態に切替える。
【００２４】好ましくは、電源電圧が検知レベルより降
下したか否かを検知する検知回路をさらに備え、スタテ
ィック型半導体記憶装置は、入力信号を取込む入力バッ
ファを含み、入力バッファは、検知回路の検知結果に基
づき、非活性になる。特に、検知回路は、参照電位をゲ
ートに受け、ソースノードが電源電圧を受ける第１のＰ
ＭＯＳトランジスタと、第１のＰＭＯＳトランジスタの
ドレインノードと接地電位との間に接続されるダイオー
ド接続されるＮＭＯＳトランジスタとを含む設定電位検
知回路と、ソースノードが電源電圧を受け、ドレインノ
ードとゲートとが接続される第２のＰＭＯＳトランジス
タと、第２のＰＭＯＳトランジスタのドレインノードと
接地電位との間に並列に接続される容量素子および抵抗
素子とを含む参照電位発生回路と、第１のＰＭＯＳトラ
ンジスタのドレインノードの信号と前記第２のＰＭＯＳ
トランジスタのドレインノードの信号とに基づき、電源
電圧が、前記ＮＭＯＳトランジスタのしきい値と第２の
ＰＭＯＳトランジスタのしきい値とを合計した値より降
下したか否かを示す信号を出力する差動比較回路とを含
む。
下したか否かを検知する検知回路をさらに備え、スタテ
ィック型半導体記憶装置は、入力信号を取込む入力バッ
ファを含み、入力バッファは、検知回路の検知結果に基
づき、非活性になる。特に、検知回路は、参照電位をゲ
ートに受け、ソースノードが電源電圧を受ける第１のＰ
ＭＯＳトランジスタと、第１のＰＭＯＳトランジスタの
ドレインノードと接地電位との間に接続されるダイオー
ド接続されるＮＭＯＳトランジスタとを含む設定電位検
知回路と、ソースノードが電源電圧を受け、ドレインノ
ードとゲートとが接続される第２のＰＭＯＳトランジス
タと、第２のＰＭＯＳトランジスタのドレインノードと
接地電位との間に並列に接続される容量素子および抵抗
素子とを含む参照電位発生回路と、第１のＰＭＯＳトラ
ンジスタのドレインノードの信号と前記第２のＰＭＯＳ
トランジスタのドレインノードの信号とに基づき、電源
電圧が、前記ＮＭＯＳトランジスタのしきい値と第２の
ＰＭＯＳトランジスタのしきい値とを合計した値より降
下したか否かを示す信号を出力する差動比較回路とを含
む。
【００２５】この発明によるもう一つの局面による半導
体集積回路システムは、チップ選択信号に応じて選択状
態になり、クロック信号に同期して動作するスタティッ
ク型半導体記憶装置と、スタティック型半導体記憶装置
の動作を制御するためのコントローラと、スタティック
型半導体記憶装置に供給される電源電圧が降下するに従
い、前記スタティック型半導体記憶装置にバックアップ
電源を供給するバックアップ回路と、電源電圧が所定値
より上昇した場合に、電源電圧を下げるための安定化回
路と、電源電圧が急激に降下したことを検知して、チッ
プ選択信号を非選択にするバックアップコントローラ
と、スタティック型半導体記憶装置をパワーダウンモー
ドに切替えるためのコントローラとを備える。
体集積回路システムは、チップ選択信号に応じて選択状
態になり、クロック信号に同期して動作するスタティッ
ク型半導体記憶装置と、スタティック型半導体記憶装置
の動作を制御するためのコントローラと、スタティック
型半導体記憶装置に供給される電源電圧が降下するに従
い、前記スタティック型半導体記憶装置にバックアップ
電源を供給するバックアップ回路と、電源電圧が所定値
より上昇した場合に、電源電圧を下げるための安定化回
路と、電源電圧が急激に降下したことを検知して、チッ
プ選択信号を非選択にするバックアップコントローラ
と、スタティック型半導体記憶装置をパワーダウンモー
ドに切替えるためのコントローラとを備える。
【００２６】好ましくは、電源電圧が所定値より上昇し
た場合に、電源電圧を下げるための安定化回路をさらに
備える。
た場合に、電源電圧を下げるための安定化回路をさらに
備える。
【００２７】特に、バックアップコントローラは、電源
電圧が降下したことを検知すると、さらにクロック信号
を所定レベルに固定する。
電圧が降下したことを検知すると、さらにクロック信号
を所定レベルに固定する。
【００２８】特に、バックアップコントローラは、電源
電圧が降下したことを検出する検出回路と、検出回路の
出力に応じて、制御パルス信号を発生するパルス信号発
生回路と、制御パルス信号に応じて、電源電圧が降下し
てから所定期間経過後に、チップ選択信号を非選択状態
に切替える回路とを含む。または、バックアップコント
ローラは、電源電圧が降下したことを検出する検出回路
と、検出回路の出力に応じて、制御パルス信号を発生す
るパルス信号発生回路と、制御パルス信号に応じて、電
源電圧が降下してから所定期間経過後に、チップ選択信
号を非選択状態に切替え、クロック信号を所定レベルに
固定する回路とを含む。
電圧が降下したことを検出する検出回路と、検出回路の
出力に応じて、制御パルス信号を発生するパルス信号発
生回路と、制御パルス信号に応じて、電源電圧が降下し
てから所定期間経過後に、チップ選択信号を非選択状態
に切替える回路とを含む。または、バックアップコント
ローラは、電源電圧が降下したことを検出する検出回路
と、検出回路の出力に応じて、制御パルス信号を発生す
るパルス信号発生回路と、制御パルス信号に応じて、電
源電圧が降下してから所定期間経過後に、チップ選択信
号を非選択状態に切替え、クロック信号を所定レベルに
固定する回路とを含む。
【００２９】特に、電源電圧を供給するための第１電源
供給ノードと、スタティック型半導体記憶装置と電気的
に接続される第２電源供給ノードとをさらに備え、バッ
クアップコントローラは、第１電源供給ノードの電圧降
下を検出する検出回路と、検出回路の検出結果に応じて
チップ選択信号を非選択状態にする回路とを含み、バッ
クアップ回路は、電源供給回路と、電源電圧が降下する
に従いオンし、電源供給回路と第２電源供給ノードとを
電気的に接続する第１のツェナーダイオードとを含み、
安定化回路は、第１電源供給ノードと第２電源供給ノー
ドとの間に接続される第１のバイポーラトランジスタ
と、検出回路の結果に応じて、オンする第２のバイポー
ラトランジスタと、第１のバイポーラトランジスタのベ
ースと、第２のバイポーラトランジスタのコレクタとの
間に接続される抵抗素子と、第２のバイポーラトランジ
スタのエミッタと接地電源との間に接続される第２のツ
ェナーダイオードとを含む。
供給ノードと、スタティック型半導体記憶装置と電気的
に接続される第２電源供給ノードとをさらに備え、バッ
クアップコントローラは、第１電源供給ノードの電圧降
下を検出する検出回路と、検出回路の検出結果に応じて
チップ選択信号を非選択状態にする回路とを含み、バッ
クアップ回路は、電源供給回路と、電源電圧が降下する
に従いオンし、電源供給回路と第２電源供給ノードとを
電気的に接続する第１のツェナーダイオードとを含み、
安定化回路は、第１電源供給ノードと第２電源供給ノー
ドとの間に接続される第１のバイポーラトランジスタ
と、検出回路の結果に応じて、オンする第２のバイポー
ラトランジスタと、第１のバイポーラトランジスタのベ
ースと、第２のバイポーラトランジスタのコレクタとの
間に接続される抵抗素子と、第２のバイポーラトランジ
スタのエミッタと接地電源との間に接続される第２のツ
ェナーダイオードとを含む。
【００３０】特に、コントローラは、パワーダウンモー
ドに切替えるときには、前記スタティック型半導体記憶
装置をスヌーズモードにするためのスヌーズモード信号
を活性状態に切替える。
ドに切替えるときには、前記スタティック型半導体記憶
装置をスヌーズモードにするためのスヌーズモード信号
を活性状態に切替える。
【００３１】この発明によるもう一つの局面による半導
体集積回路は、外部クロックを受けて内部クロックを発
生する内部クロック発生回路と、行列状に配置されるメ
モリセルと、行に対応する複数のワード線と、列に対応
する複数のビット線対とを含むメモリセルアレイと、外
部アドレスを取込み、選択されるビット線対を指定する
カラムアドレスを出力するアドレスバッファと、メモリ
セルアレイのデータを外部に出力するための出力バッフ
ァと、複数のビット線対に対応して設けられる複数の第
１のトランスファゲートと、複数のビット線対に対応し
て設けられる複数のセンスアンプと、複数のセンスアン
プのそれぞれに対応して設けられる複数の第１のラッチ
回路と、複数の第１のラッチ回路のそれぞれに対応して
設けられる複数の第２のトランスファゲートと、複数の
第２のトランスファゲートのそれぞれと出力バッファと
の間に設けられる複数の第２のラッチ回路とを備え、複
数の第１のトランスファゲートのそれぞれは、対応する
カラムアドレスと内部クロックとの論理積により得られ
る信号に基づき、対応するビット線対と対応するセンス
アンプとを電気的に接続し、複数の第２のトランスファ
ゲートのそれぞれは、内部クロックを反転した信号に基
づき、対応する第１のラッチ回路と対応する第２のラッ
チ回路とを電気的に接続する。
体集積回路は、外部クロックを受けて内部クロックを発
生する内部クロック発生回路と、行列状に配置されるメ
モリセルと、行に対応する複数のワード線と、列に対応
する複数のビット線対とを含むメモリセルアレイと、外
部アドレスを取込み、選択されるビット線対を指定する
カラムアドレスを出力するアドレスバッファと、メモリ
セルアレイのデータを外部に出力するための出力バッフ
ァと、複数のビット線対に対応して設けられる複数の第
１のトランスファゲートと、複数のビット線対に対応し
て設けられる複数のセンスアンプと、複数のセンスアン
プのそれぞれに対応して設けられる複数の第１のラッチ
回路と、複数の第１のラッチ回路のそれぞれに対応して
設けられる複数の第２のトランスファゲートと、複数の
第２のトランスファゲートのそれぞれと出力バッファと
の間に設けられる複数の第２のラッチ回路とを備え、複
数の第１のトランスファゲートのそれぞれは、対応する
カラムアドレスと内部クロックとの論理積により得られ
る信号に基づき、対応するビット線対と対応するセンス
アンプとを電気的に接続し、複数の第２のトランスファ
ゲートのそれぞれは、内部クロックを反転した信号に基
づき、対応する第１のラッチ回路と対応する第２のラッ
チ回路とを電気的に接続する。
【００３２】好ましくは、複数の第２のラッチ回路のそ
れぞれに対応して設けられる複数の第３のトランスファ
ゲートと、複数の第３のトランスファゲートのそれぞれ
と出力バッファとの間に設けられる複数の第３のラッチ
回路とをさらに備え、複数の第３のトランスファゲート
のそれぞれは、内部クロックと同相の信号に基づき、対
応する第２のラッチ回路と対応する第３のラッチ回路と
を電気的に接続する。
れぞれに対応して設けられる複数の第３のトランスファ
ゲートと、複数の第３のトランスファゲートのそれぞれ
と出力バッファとの間に設けられる複数の第３のラッチ
回路とをさらに備え、複数の第３のトランスファゲート
のそれぞれは、内部クロックと同相の信号に基づき、対
応する第２のラッチ回路と対応する第３のラッチ回路と
を電気的に接続する。
【００３３】特に、複数のセンスアンプのそれぞれは、
電源電圧を受けるノードと、対応するビット線対の一方
に電気的に接続される第１ノードとの間に接続され、ゲ
ートが対応するビット線対の他方に電気的に接続される
第２ノードとの間に接続される第１トランジスタと、電
源電圧を受けるノードと、第２ノードとの間に接続さ
れ、ゲートが第１ノードに接続される第２トランジスタ
と、一方の導通端子が第１ノードに接続され、ゲートが
第２ノードに接続される第３トランジスタと、一方の導
通端子が第２ノードに接続され、ゲートが第１ノードに
接続される第４トランジスタと、接地電源と、第３トラ
ンジスタの他方の導通端子および第４トランジスタの他
方の導通端子との間に接続され、ゲートに対応するカラ
ムアドレスと内部クロックとの論理積により得られる信
号を反転した信号を受ける第５トランジスタとを含む。
電源電圧を受けるノードと、対応するビット線対の一方
に電気的に接続される第１ノードとの間に接続され、ゲ
ートが対応するビット線対の他方に電気的に接続される
第２ノードとの間に接続される第１トランジスタと、電
源電圧を受けるノードと、第２ノードとの間に接続さ
れ、ゲートが第１ノードに接続される第２トランジスタ
と、一方の導通端子が第１ノードに接続され、ゲートが
第２ノードに接続される第３トランジスタと、一方の導
通端子が第２ノードに接続され、ゲートが第１ノードに
接続される第４トランジスタと、接地電源と、第３トラ
ンジスタの他方の導通端子および第４トランジスタの他
方の導通端子との間に接続され、ゲートに対応するカラ
ムアドレスと内部クロックとの論理積により得られる信
号を反転した信号を受ける第５トランジスタとを含む。
【００３４】この発明によるもう一つの局面による半導
体集積回路は、外部クロックに同期した第１の内部クロ
ックと、第１の内部クロックを遅延した第２の内部クロ
ックとを発生する発生回路と、行列状に配置されるメモ
リセルと、行に対応する複数のワード線と、列に対応す
る複数のビット線対とを含むメモリセルアレイと、選択
されるワード線に供給するワード線活性化信号を活性状
態にするワード線活性化信号発生回路とを備え、ワード
線活性化信号発生回路は、第１の内部クロックのエッジ
および第２の内部クロックのエッジに応じて、ワード線
活性化信号の活性期間を決定する。
体集積回路は、外部クロックに同期した第１の内部クロ
ックと、第１の内部クロックを遅延した第２の内部クロ
ックとを発生する発生回路と、行列状に配置されるメモ
リセルと、行に対応する複数のワード線と、列に対応す
る複数のビット線対とを含むメモリセルアレイと、選択
されるワード線に供給するワード線活性化信号を活性状
態にするワード線活性化信号発生回路とを備え、ワード
線活性化信号発生回路は、第１の内部クロックのエッジ
および第２の内部クロックのエッジに応じて、ワード線
活性化信号の活性期間を決定する。
【００３５】好ましくは、ワード線活性化信号発生回路
は、第１の内部クロックの立上がりエッジで、ワード線
活性化信号を活性状態にする。
は、第１の内部クロックの立上がりエッジで、ワード線
活性化信号を活性状態にする。
【００３６】特に、ワード線活性化信号発生回路は、第
２の内部クロックの立上がりエッジ、または第１の内部
クロックの次の立上がりエッジで、ワード線活性化信号
を非活性状態にする。
２の内部クロックの立上がりエッジ、または第１の内部
クロックの次の立上がりエッジで、ワード線活性化信号
を非活性状態にする。
【００３７】特に、ワード線活性化信号発生回路は、第
２の内部クロックの立下がりエッジ、または第１の内部
クロックの次の立上がりエッジで、ワード線活性化信号
を非活性状態にする。
２の内部クロックの立下がりエッジ、または第１の内部
クロックの次の立上がりエッジで、ワード線活性化信号
を非活性状態にする。
【００３８】特に、ワード線活性化信号発生回路は、第
２の内部クロックの立上がりエッジ、または第１の内部
クロックの立下がりエッジで、ワード線活性化信号を非
活性状態にする。
２の内部クロックの立上がりエッジ、または第１の内部
クロックの立下がりエッジで、ワード線活性化信号を非
活性状態にする。
【００３９】好ましくは、ワード線活性化信号発生回路
は、第２の内部クロックの立上がりエッジで、ワード線
活性化信号を活性状態にする。
は、第２の内部クロックの立上がりエッジで、ワード線
活性化信号を活性状態にする。
【００４０】特に、ワード線活性化信号発生回路は、第
１の内部クロックの立下がりエッジで、ワード線活性化
信号を非活性状態にする。
１の内部クロックの立下がりエッジで、ワード線活性化
信号を非活性状態にする。
【００４１】特に、ワード線活性化信号発生回路は、第
１の内部クロックの次の立上がりエッジで、ワード線活
性化信号を非活性状態にする。
１の内部クロックの次の立上がりエッジで、ワード線活
性化信号を非活性状態にする。
【００４２】好ましくは、ワード線活性化信号発生回路
は、メモリセルアレイの書込動作の対象となるワード線
に供給される第１のワード線活性化信号を活性状態にす
る第１信号発生回路と、メモリセルアレイの読出動作の
対象となるワード線に供給される第２のワード線活性化
信号を活性状態にする第２信号発生回路とを含み、第１
のワード線活性化信号の活性期間は、第２のワード線活
性化信号の活性期間よりも短い。特に、第２の内部クロ
ックの活性期間は、第１の内部クロックの活性期間より
短く設定され、第１信号発生回路は、第１の内部クロッ
クがＨレベルの期間を、第１のワード線活性化信号の活
性期間とし、第２信号発生回路は、第２の内部クロック
がＨレベルの期間を、第２のワード線活性化信号の活性
期間とする。
は、メモリセルアレイの書込動作の対象となるワード線
に供給される第１のワード線活性化信号を活性状態にす
る第１信号発生回路と、メモリセルアレイの読出動作の
対象となるワード線に供給される第２のワード線活性化
信号を活性状態にする第２信号発生回路とを含み、第１
のワード線活性化信号の活性期間は、第２のワード線活
性化信号の活性期間よりも短い。特に、第２の内部クロ
ックの活性期間は、第１の内部クロックの活性期間より
短く設定され、第１信号発生回路は、第１の内部クロッ
クがＨレベルの期間を、第１のワード線活性化信号の活
性期間とし、第２信号発生回路は、第２の内部クロック
がＨレベルの期間を、第２のワード線活性化信号の活性
期間とする。
【００４３】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら詳細に説明する。なお、図中同一
または相当部分には同一符号を付してその説明は繰返さ
ない。
て図面を参照しながら詳細に説明する。なお、図中同一
または相当部分には同一符号を付してその説明は繰返さ
ない。
【００４４】［実施の形態１］本発明の実施の形態１に
よる半導体集積回路について、図１を用いて説明する。
図１に示される半導体集積回路は、同期式ＳＲＡＭ１、
同期式ＳＲＡＭ１に制御信号を与えるための信号生成回
路２Ａ、システム電源線３、システム電源線３の電圧
（システムＶｄｄ）を設定する電圧設定回路４、電圧設
定回路４での電圧設定および信号生成回路２Ａにおける
信号生成を制御するコントローラ５Ａを備える。
よる半導体集積回路について、図１を用いて説明する。
図１に示される半導体集積回路は、同期式ＳＲＡＭ１、
同期式ＳＲＡＭ１に制御信号を与えるための信号生成回
路２Ａ、システム電源線３、システム電源線３の電圧
（システムＶｄｄ）を設定する電圧設定回路４、電圧設
定回路４での電圧設定および信号生成回路２Ａにおける
信号生成を制御するコントローラ５Ａを備える。
【００４５】信号生成回路２Ａは、コントローラ５Ａの
制御に基づき、同期式ＳＲＡＭ１の動作を制御する制御
信号を発生する。なお、図１においては、信号生成回路
２Ａの構成要素として、チップ選択信号／ＣＳを発生す
るチップセレクト生成回路６Ａとクロック信号ＣＬＫを
発生するクロック生成回路７Ａとが代表的に記載されて
いる。
制御に基づき、同期式ＳＲＡＭ１の動作を制御する制御
信号を発生する。なお、図１においては、信号生成回路
２Ａの構成要素として、チップ選択信号／ＣＳを発生す
るチップセレクト生成回路６Ａとクロック信号ＣＬＫを
発生するクロック生成回路７Ａとが代表的に記載されて
いる。
【００４６】同期式ＳＲＡＭ１は、チップ選択信号／Ｃ
Ｓに応じて選択状態になり、クロック信号ＣＬＫに同期
して、信号生成回路２Ａから受ける制御信号に応じた動
作を実行する。同期式ＳＲＡＭ１は、システム電源線３
を介して受ける電源Ｖｄｄを動作電源とする。
Ｓに応じて選択状態になり、クロック信号ＣＬＫに同期
して、信号生成回路２Ａから受ける制御信号に応じた動
作を実行する。同期式ＳＲＡＭ１は、システム電源線３
を介して受ける電源Ｖｄｄを動作電源とする。
【００４７】同期式ＳＲＡＭ１の一例を図２を用いて説
明する。同期式ＳＲＡＭ１は、外部クロック（ＥＸＴＣ
ＬＫ）を受けて内部クロックを発生する内部ＣＬＫ信号
発生回路１００、内部クロックに同期して外部制御信号
（たとえば、チップ選択信号／ＣＳ等）を取込むコント
ロールレジスタ１０１、内部クロックに同期してコント
ロールレジスタ１０１の値を取込み、非同期にアウトプ
ットイネーブル信号／ＯＥやスヌーズモード信号ＺＺを
受けるコントロール回路１０２、コントロールレジスタ
１０１の出力に応じて、外部アドレスを取込むアドレス
レジスタ１０３、複数のメモリセルを含むメモリセルア
レイ１０４、コントロール回路１０２の制御に基づき、
内部クロックに同期してデータバスから受けるデータを
取込むデータ入力バッファ１０５、およびコントロール
回路１０２の制御に基づき、内部クロックに同期してメ
モリセルアレイ１０４からの読出データを取込む出力バ
ッファ１０６を備える。
明する。同期式ＳＲＡＭ１は、外部クロック（ＥＸＴＣ
ＬＫ）を受けて内部クロックを発生する内部ＣＬＫ信号
発生回路１００、内部クロックに同期して外部制御信号
（たとえば、チップ選択信号／ＣＳ等）を取込むコント
ロールレジスタ１０１、内部クロックに同期してコント
ロールレジスタ１０１の値を取込み、非同期にアウトプ
ットイネーブル信号／ＯＥやスヌーズモード信号ＺＺを
受けるコントロール回路１０２、コントロールレジスタ
１０１の出力に応じて、外部アドレスを取込むアドレス
レジスタ１０３、複数のメモリセルを含むメモリセルア
レイ１０４、コントロール回路１０２の制御に基づき、
内部クロックに同期してデータバスから受けるデータを
取込むデータ入力バッファ１０５、およびコントロール
回路１０２の制御に基づき、内部クロックに同期してメ
モリセルアレイ１０４からの読出データを取込む出力バ
ッファ１０６を備える。
【００４８】アドレスレジスタ１０３の出力により、対
応するメモリセルが選択される。選択メモリセルには、
データ入力バッファ１０５のデータが書込まれる。選択
メモリセルから読出されたデータは、データ出力バッフ
ァ１０６を介して、データバスに伝送される。データバ
スは、データ入出力ピンＤＱ０〜ＤＱｊと接続関係にあ
る。
応するメモリセルが選択される。選択メモリセルには、
データ入力バッファ１０５のデータが書込まれる。選択
メモリセルから読出されたデータは、データ出力バッフ
ァ１０６を介して、データバスに伝送される。データバ
スは、データ入出力ピンＤＱ０〜ＤＱｊと接続関係にあ
る。
【００４９】次に、同期式ＳＲＡＭ１をパワーダウンモ
ード／動作モードにするための手法について、図３を用
いて説明する。パワーダウンモードに入る時には、チッ
プ選択信号／ＣＳを非選択状態（Ｈレベル）に切替える
（ｔ０）。同期式ＳＲＡＭ１は、クロック信号ＣＬＫに
同期して、非選択状態のチップ選択信号／ＣＳを取込む
（ｔ１）。非選択状態のチップ選択信号／ＣＳが取込ま
れてから一定サイクルまたは一定時間（パワーダウン・
セットアップ・タイムＰＳ）経過後に、コントローラ５
Ａおよび電圧設定回路４により、システム電源線３の電
圧を通常動作電位Ｖｄｄからスタンバイ電位Ｖｄｄｐｄ
（Ｖｄｄｐｄ＜Ｖｄｄ）に落とす（ｔ２）。パワーダウ
ン・セットアップ・タイムＰＳは、設計によって異な
り、任意のサイクルに設定することができる。
ード／動作モードにするための手法について、図３を用
いて説明する。パワーダウンモードに入る時には、チッ
プ選択信号／ＣＳを非選択状態（Ｈレベル）に切替える
（ｔ０）。同期式ＳＲＡＭ１は、クロック信号ＣＬＫに
同期して、非選択状態のチップ選択信号／ＣＳを取込む
（ｔ１）。非選択状態のチップ選択信号／ＣＳが取込ま
れてから一定サイクルまたは一定時間（パワーダウン・
セットアップ・タイムＰＳ）経過後に、コントローラ５
Ａおよび電圧設定回路４により、システム電源線３の電
圧を通常動作電位Ｖｄｄからスタンバイ電位Ｖｄｄｐｄ
（Ｖｄｄｐｄ＜Ｖｄｄ）に落とす（ｔ２）。パワーダウ
ン・セットアップ・タイムＰＳは、設計によって異な
り、任意のサイクルに設定することができる。
【００５０】これにより、同期式ＳＲＡＭ１の内部は、
低消費状態であるスタンバイ状態になる。スタンバイ状
態では、信号生成回路２Ａから出力される制御信号は変
化させない。
低消費状態であるスタンバイ状態になる。スタンバイ状
態では、信号生成回路２Ａから出力される制御信号は変
化させない。
【００５１】スタンバイ状態から通常動作モードに戻る
場合には、コントローラ５Ａおよび電圧設定回路４によ
り、スタンバイ電位Ｖｄｄｐｄから通常動作電位Ｖｄｄ
にシステム電源線３の電圧を戻す（ｔ３）。そして、チ
ップ選択信号／ＣＳを選択状態（Ｌレベル）に戻す（ｔ
４）。動作電位Ｖｄｄに戻してから一定サイクル（パワ
ーダウン・リカバリ・タイムＰＲ）経過後に、同期式Ｓ
ＲＡＭ１は、クロック信号ＣＬＫに同期して、選択状態
のチップ選択信号／ＣＳを取込む（ｔ５）。パワーダウ
ン・リカバリ・タイムＰＲは、設計によって異なり、任
意のサイクルに設定することができる。
場合には、コントローラ５Ａおよび電圧設定回路４によ
り、スタンバイ電位Ｖｄｄｐｄから通常動作電位Ｖｄｄ
にシステム電源線３の電圧を戻す（ｔ３）。そして、チ
ップ選択信号／ＣＳを選択状態（Ｌレベル）に戻す（ｔ
４）。動作電位Ｖｄｄに戻してから一定サイクル（パワ
ーダウン・リカバリ・タイムＰＲ）経過後に、同期式Ｓ
ＲＡＭ１は、クロック信号ＣＬＫに同期して、選択状態
のチップ選択信号／ＣＳを取込む（ｔ５）。パワーダウ
ン・リカバリ・タイムＰＲは、設計によって異なり、任
意のサイクルに設定することができる。
【００５２】これにより、同期式ＳＲＡＭ１は、動作状
態になり、信号生成回路２Ａから出力される制御信号に
応じて、各種動作を実行する。
態になり、信号生成回路２Ａから出力される制御信号に
応じて、各種動作を実行する。
【００５３】このように本発明の実施の形態１によれ
ば、パワーダウンモード時に、チップ選択信号／ＣＳを
非選択状態にし、電源電圧を落とす。これにより、チッ
プ選択信号に応じて信号を取込む入力バッファの消費電
流を抑えることができる。したがって、スタンバイ状態
において、消費電力を極めて少なく抑えることができ
る。また、電源電圧を戻して、チップ選択信号／ＣＳを
選択状態にすることにより、同期式ＳＲＡＭを動作モー
ドにすることができる。
ば、パワーダウンモード時に、チップ選択信号／ＣＳを
非選択状態にし、電源電圧を落とす。これにより、チッ
プ選択信号に応じて信号を取込む入力バッファの消費電
流を抑えることができる。したがって、スタンバイ状態
において、消費電力を極めて少なく抑えることができ
る。また、電源電圧を戻して、チップ選択信号／ＣＳを
選択状態にすることにより、同期式ＳＲＡＭを動作モー
ドにすることができる。
【００５４】［実施の形態２］本発明の実施の形態２に
よる半導体集積回路は、システム電源線３の電圧の降下
を検知する電源電圧検知回路１５を備える。電源電圧検
知回路１５により、システム電源線３の電圧の降下が検
知されると、同期式ＳＲＡＭに含まれる入力初段のバッ
ファを非活性状態にする。これにより、低消費モードを
実現する。
よる半導体集積回路は、システム電源線３の電圧の降下
を検知する電源電圧検知回路１５を備える。電源電圧検
知回路１５により、システム電源線３の電圧の降下が検
知されると、同期式ＳＲＡＭに含まれる入力初段のバッ
ファを非活性状態にする。これにより、低消費モードを
実現する。
【００５５】本発明の実施の形態２による同期式ＳＲＡ
Ｍの内部構成の概要を、図４（ａ）、（ｂ）を用いて説
明する。図４（ａ）、（ｂ）では、外部信号を取込む入
力バッファ１０Ａ、１０Ｂと、入力バッファ１０Ａ、１
０Ｂの出力を受けるメモリセルアレイを含む内部回路１
１と、内部回路１１から出力されるデータを外部に出力
するための出力回路１２とを示している。入力バッファ
１０Ａは、内部選択信号ＤＥＴに応じて入力信号を取込
む。入力バッファ１０Ｂは、内部選択信号ＤＥＴを反転
した内部選択信号／ＤＥＴに応じて入力信号を取込む。
内部選択信号は／ＤＥＴは、電源電圧検知回路１５から
出力される。
Ｍの内部構成の概要を、図４（ａ）、（ｂ）を用いて説
明する。図４（ａ）、（ｂ）では、外部信号を取込む入
力バッファ１０Ａ、１０Ｂと、入力バッファ１０Ａ、１
０Ｂの出力を受けるメモリセルアレイを含む内部回路１
１と、内部回路１１から出力されるデータを外部に出力
するための出力回路１２とを示している。入力バッファ
１０Ａは、内部選択信号ＤＥＴに応じて入力信号を取込
む。入力バッファ１０Ｂは、内部選択信号ＤＥＴを反転
した内部選択信号／ＤＥＴに応じて入力信号を取込む。
内部選択信号は／ＤＥＴは、電源電圧検知回路１５から
出力される。
【００５６】入力バッファ１０Ａは、ＰＭＯＳトランジ
スタＰ１、Ｐ２およびＮＭＯＳトランジスタＮ１、Ｎ２
を含む。トランジスタＰ１、Ｎ１、Ｎ２は、システム電
源線３の電圧に基づく動作電圧を受ける電源ノードＶｄ
ｄと接地電源との間に接続される。トランジスタＰ１、
Ｎ１のそれぞれのゲートは、取込むべき入力信号を受け
る。トランジスタＰ１、Ｎ１の接続ノードＺ１の信号
が、内部回路１１に伝送される。トランジスタＮ２のゲ
ートは、内部選択信号ＤＥＴを受ける。トランジスタＰ
２は、ノードＺ１と電源ノードＶｄｄとの間に接続さ
れ、ゲートに内部選択信号ＤＥＴを受ける。
スタＰ１、Ｐ２およびＮＭＯＳトランジスタＮ１、Ｎ２
を含む。トランジスタＰ１、Ｎ１、Ｎ２は、システム電
源線３の電圧に基づく動作電圧を受ける電源ノードＶｄ
ｄと接地電源との間に接続される。トランジスタＰ１、
Ｎ１のそれぞれのゲートは、取込むべき入力信号を受け
る。トランジスタＰ１、Ｎ１の接続ノードＺ１の信号
が、内部回路１１に伝送される。トランジスタＮ２のゲ
ートは、内部選択信号ＤＥＴを受ける。トランジスタＰ
２は、ノードＺ１と電源ノードＶｄｄとの間に接続さ
れ、ゲートに内部選択信号ＤＥＴを受ける。
【００５７】入力バッファ１０Ｂは、ＰＭＯＳトランジ
スタＰ３、Ｐ４およびＮＭＯＳトランジスタＮ３、Ｎ４
を含む。トランジスタＰ４、Ｐ３、Ｎ３は、システム電
源線３の電圧を受ける電源ノードＶｄｄと接地電源との
間に接続される。トランジスタＰ３、Ｎ３のそれぞれの
ゲートは、取込むべき入力信号を受ける。トランジスタ
Ｐ３、Ｎ３の接続ノードＺ２の信号が、内部回路１１に
伝送される。トランジスタＰ４のゲートは、内部選択信
号／ＤＥＴを受ける。トランジスタＮ４は、ノードＺ２
と接地電源ＧＮＤとの間に接続され、ゲートに内部選択
信号／ＤＥＴを受ける。
スタＰ３、Ｐ４およびＮＭＯＳトランジスタＮ３、Ｎ４
を含む。トランジスタＰ４、Ｐ３、Ｎ３は、システム電
源線３の電圧を受ける電源ノードＶｄｄと接地電源との
間に接続される。トランジスタＰ３、Ｎ３のそれぞれの
ゲートは、取込むべき入力信号を受ける。トランジスタ
Ｐ３、Ｎ３の接続ノードＺ２の信号が、内部回路１１に
伝送される。トランジスタＰ４のゲートは、内部選択信
号／ＤＥＴを受ける。トランジスタＮ４は、ノードＺ２
と接地電源ＧＮＤとの間に接続され、ゲートに内部選択
信号／ＤＥＴを受ける。
【００５８】内部選択信号ＤＥＴは、電源電圧が動作電
圧付近であれば、活性化レベル（Ｈレベル）にあり、電
源電圧がスタンバイレベルになると、非活性化レベル
（Ｌレベル）になる。
圧付近であれば、活性化レベル（Ｈレベル）にあり、電
源電圧がスタンバイレベルになると、非活性化レベル
（Ｌレベル）になる。
【００５９】なお、上述した入力バッファを除く他の構
成は、実施の形態１で説明した同期式ＳＲＡＭ１と同じ
である。
成は、実施の形態１で説明した同期式ＳＲＡＭ１と同じ
である。
【００６０】ここで、本発明の実施の形態２による電源
電圧検知回路１５の構成の一例について、図５を用いて
説明する。図５に示される電源電圧検知回路１５は、設
定電位検知部１６、差動部１７および参照電位発生部１
８を含む。設定電位検知部１６は、ＰＭＯＳトランジス
タＰ５、およびダイオード接続されたＮＭＯＳトランジ
スタＮ５、Ｎ６を含む。トランジスタＰ５は、電源Ｖｄ
ｄとノードＡ（トランジスタＰ５のドレインノードとト
ランジスタＮ５との接続ノード）との間に接続され、ゲ
ートに参照電位Ｖｒｅｆ１を受ける。トランジスタＮ
５、Ｎ６は、ノードＡと接地電源との間に直列に接続さ
れる。
電圧検知回路１５の構成の一例について、図５を用いて
説明する。図５に示される電源電圧検知回路１５は、設
定電位検知部１６、差動部１７および参照電位発生部１
８を含む。設定電位検知部１６は、ＰＭＯＳトランジス
タＰ５、およびダイオード接続されたＮＭＯＳトランジ
スタＮ５、Ｎ６を含む。トランジスタＰ５は、電源Ｖｄ
ｄとノードＡ（トランジスタＰ５のドレインノードとト
ランジスタＮ５との接続ノード）との間に接続され、ゲ
ートに参照電位Ｖｒｅｆ１を受ける。トランジスタＮ
５、Ｎ６は、ノードＡと接地電源との間に直列に接続さ
れる。
【００６１】差動部１７は、抵抗素子Ｒ１、Ｒ２、およ
びＮＭＯＳトランジスタＮ７、Ｎ８、Ｎ９を含む。抵抗
素子Ｒ１は、電源ＶｄｄとノードＣとの間に接続され
る。トランジスタＮ７は、ノードＣとノードＺ３との間
に接続され、ゲートに設定電位検知部１６のノードＡの
信号を受ける。トランジスタＮ８は、ノードＺ３と接地
電源との間に接続され、ゲートに参照電位Ｖｒｅｆ２を
受ける。抵抗素子Ｒ２とトランジスタＮ９とは、電源Ｖ
ｄｄとノードＺ３との間に接続される。トランジスタＮ
９のゲートは、参照電位発生部１８におけるノードＢの
信号を受ける。
びＮＭＯＳトランジスタＮ７、Ｎ８、Ｎ９を含む。抵抗
素子Ｒ１は、電源ＶｄｄとノードＣとの間に接続され
る。トランジスタＮ７は、ノードＣとノードＺ３との間
に接続され、ゲートに設定電位検知部１６のノードＡの
信号を受ける。トランジスタＮ８は、ノードＺ３と接地
電源との間に接続され、ゲートに参照電位Ｖｒｅｆ２を
受ける。抵抗素子Ｒ２とトランジスタＮ９とは、電源Ｖ
ｄｄとノードＺ３との間に接続される。トランジスタＮ
９のゲートは、参照電位発生部１８におけるノードＢの
信号を受ける。
【００６２】参照電位発生部１８は、抵抗素子Ｒ３、Ｐ
ＭＯＳトランジスタＰ６、および容量素子Ｃ１を含む。
トランジスタＰ６は、電源ＶｄｄとノードＢとの間に接
続され、ゲートはドレインノード（ノードＢ）と接続さ
れる。容量素子Ｃ１および抵抗素子Ｒ３は、ノードＢと
接地電源との間に接続される。
ＭＯＳトランジスタＰ６、および容量素子Ｃ１を含む。
トランジスタＰ６は、電源ＶｄｄとノードＢとの間に接
続され、ゲートはドレインノード（ノードＢ）と接続さ
れる。容量素子Ｃ１および抵抗素子Ｒ３は、ノードＢと
接地電源との間に接続される。
【００６３】このように構成することにより、Ｖｄｄ電
位が、設定電位検知部１６のＮＭＯＳトランジスタのし
きい値の合計と、参照電位発生部１８のＰＭＯＳトラン
ジスタのしきい値とを合計した値程度にまで降下する
と、差動部１７の検知ノードＣの電位が反転し、Ｌレベ
ルの信号が出力される。バッファ１９は、ノードＣの信
号を受け、内部選択信号ＤＥＴを出力する。
位が、設定電位検知部１６のＮＭＯＳトランジスタのし
きい値の合計と、参照電位発生部１８のＰＭＯＳトラン
ジスタのしきい値とを合計した値程度にまで降下する
と、差動部１７の検知ノードＣの電位が反転し、Ｌレベ
ルの信号が出力される。バッファ１９は、ノードＣの信
号を受け、内部選択信号ＤＥＴを出力する。
【００６４】なお、システムＶｄｄを設定するための電
圧設定回路４およびコントローラ５Ａについては、実施
の形態１で説明したとおりである。
圧設定回路４およびコントローラ５Ａについては、実施
の形態１で説明したとおりである。
【００６５】同期式ＳＲＡＭ１をパワーダウンモード／
動作モードにするための手法について、図６を用いて説
明する。パワーダウンモードに入るときには、実施の形
態１と同様、チップ選択信号を非選択状態にする（ｔ
０）。非選択状態のチップ選択信号／ＣＳが同期式ＳＲ
ＡＭ１に取込まれてから（ｔ１）パワーダウン・セット
アップ・タイムＰＳ経過後（ｔ２）に、システム電源線
３の電圧をスタンバイ電位Ｖｄｄｐｄに落とす。同期式
ＳＲＡＭ１は、スタンバイ状態になる。
動作モードにするための手法について、図６を用いて説
明する。パワーダウンモードに入るときには、実施の形
態１と同様、チップ選択信号を非選択状態にする（ｔ
０）。非選択状態のチップ選択信号／ＣＳが同期式ＳＲ
ＡＭ１に取込まれてから（ｔ１）パワーダウン・セット
アップ・タイムＰＳ経過後（ｔ２）に、システム電源線
３の電圧をスタンバイ電位Ｖｄｄｐｄに落とす。同期式
ＳＲＡＭ１は、スタンバイ状態になる。
【００６６】この際、電源電圧検知回路１５により、シ
ステム電源線３の電圧の降下が検知される。システム電
源線３の電圧が、設定した検知レベルＶｄｄｔｈ（Ｖｄ
ｄｐｄ＜Ｖｄｄｔｈ＜Ｖｄｄ）を下回ると、同期式ＳＲ
ＡＭ１に含まれる入力バッファ１０Ａ、１０Ｂが非活性
状態になる。
ステム電源線３の電圧の降下が検知される。システム電
源線３の電圧が、設定した検知レベルＶｄｄｔｈ（Ｖｄ
ｄｐｄ＜Ｖｄｄｔｈ＜Ｖｄｄ）を下回ると、同期式ＳＲ
ＡＭ１に含まれる入力バッファ１０Ａ、１０Ｂが非活性
状態になる。
【００６７】スタンバイ状態から動作モードに戻す場合
には、システム電源線３の電圧をスタンバイ電位Ｖｄｄ
ｐｄから動作電位Ｖｄｄに戻す（ｔ３）。そして、チッ
プ選択信号／ＣＳを選択状態にする（ｔ４）。動作電位
Ｖｄｄへの立ち上がりからチップパワーダウン・リカバ
リ・タイムＰＲ経過後に、同期式ＳＲＡＭ１は、選択状
態のチップ選択信号／ＣＳを取込む。これにより、同期
式ＳＲＡＭ１はスタンバイ状態から動作状態になる。
には、システム電源線３の電圧をスタンバイ電位Ｖｄｄ
ｐｄから動作電位Ｖｄｄに戻す（ｔ３）。そして、チッ
プ選択信号／ＣＳを選択状態にする（ｔ４）。動作電位
Ｖｄｄへの立ち上がりからチップパワーダウン・リカバ
リ・タイムＰＲ経過後に、同期式ＳＲＡＭ１は、選択状
態のチップ選択信号／ＣＳを取込む。これにより、同期
式ＳＲＡＭ１はスタンバイ状態から動作状態になる。
【００６８】このように、本発明の実施の形態２によれ
ば、パワーダウンモードを実行する際、電源電圧の低下
を検知して、入力バッファを非活性にすることができ
る。これにより、さらに低消費電力化が図れる。
ば、パワーダウンモードを実行する際、電源電圧の低下
を検知して、入力バッファを非活性にすることができ
る。これにより、さらに低消費電力化が図れる。
【００６９】［実施の形態３］本発明の実施の形態３に
よる半導体集積回路について、図７を用いて説明する。
図７に示される半導体集積回路は、同期式ＳＲＡＭ１、
同期式ＳＲＡＭ１に制御信号を与えるための信号生成回
路２Ａ、システム電源線３、システム電源線３の電圧
（システムＶｄｄ）を設定する電圧設定回路４、電圧設
定回路４での電圧設定および信号生成回路２Ａでの信号
生成を制御するコントローラ５Ｂを備える。コントロー
ラ５Ｂは、パワーダウンモードに入る際、クロック信号
ＣＬＫを所定レベルに固定する。
よる半導体集積回路について、図７を用いて説明する。
図７に示される半導体集積回路は、同期式ＳＲＡＭ１、
同期式ＳＲＡＭ１に制御信号を与えるための信号生成回
路２Ａ、システム電源線３、システム電源線３の電圧
（システムＶｄｄ）を設定する電圧設定回路４、電圧設
定回路４での電圧設定および信号生成回路２Ａでの信号
生成を制御するコントローラ５Ｂを備える。コントロー
ラ５Ｂは、パワーダウンモードに入る際、クロック信号
ＣＬＫを所定レベルに固定する。
【００７０】同期式ＳＲＡＭ１をパワーダウンモード／
動作モードにするための手法について、図８、図９を用
いて説明する。図８を参照して、パワーダウンモードに
入るときには、ます、チップ選択信号／ＣＳを非選択状
態（Ｈレベル）に切替える（ｔ０）。同期式ＳＲＡＭ１
は、クロック信号ＣＬＫに同期して、非選択状態のチッ
プ選択信号／ＣＳを取込む（ｔ１）。コントローラ５Ｂ
の制御に基づき、非選択状態のチップ選択信号／ＣＳが
同期式ＳＲＡＭ１に取込まれてから一定サイクル（パワ
ーダウン・セットアップ・タイムＰＳ１）経過後に、ク
ロックストップを行なう。より具体的には、クロック信
号ＣＬＫを“Ｌ”に固定する（ｔ２）。
動作モードにするための手法について、図８、図９を用
いて説明する。図８を参照して、パワーダウンモードに
入るときには、ます、チップ選択信号／ＣＳを非選択状
態（Ｈレベル）に切替える（ｔ０）。同期式ＳＲＡＭ１
は、クロック信号ＣＬＫに同期して、非選択状態のチッ
プ選択信号／ＣＳを取込む（ｔ１）。コントローラ５Ｂ
の制御に基づき、非選択状態のチップ選択信号／ＣＳが
同期式ＳＲＡＭ１に取込まれてから一定サイクル（パワ
ーダウン・セットアップ・タイムＰＳ１）経過後に、ク
ロックストップを行なう。より具体的には、クロック信
号ＣＬＫを“Ｌ”に固定する（ｔ２）。
【００７１】クロックストップから一定サイクル（パワ
ーダウン・セットアップ・タイムＰＳ２）経過後に、コ
ントローラ５Ｂおよび電圧設定回路４により、システム
電源線３の電圧を通常動作電位Ｖｄｄからスタンバイ電
位Ｖｄｄｐｄ（Ｖｄｄｐｄ＜Ｖｄｄ）に落とす（ｔ
３）。パワーダウン・セットアップ・タイムＰＳ１、Ｐ
Ｓ２は、設計によって異なり、任意のサイクルに設定す
ることができる。これにより、同期式ＳＲＡＭ１は、ス
タンバイ状態になる。
ーダウン・セットアップ・タイムＰＳ２）経過後に、コ
ントローラ５Ｂおよび電圧設定回路４により、システム
電源線３の電圧を通常動作電位Ｖｄｄからスタンバイ電
位Ｖｄｄｐｄ（Ｖｄｄｐｄ＜Ｖｄｄ）に落とす（ｔ
３）。パワーダウン・セットアップ・タイムＰＳ１、Ｐ
Ｓ２は、設計によって異なり、任意のサイクルに設定す
ることができる。これにより、同期式ＳＲＡＭ１は、ス
タンバイ状態になる。
【００７２】図９を参照して、パワーダウンモードから
抜けるときは、まず、システム電源線３の電圧をスタン
バイ電位Ｖｄｄｐｄから通常動作電位Ｖｄｄに戻す（ｔ
０）。そして、一定サイクル（パワーダウン・リカバリ
・タイムＰＲ２）経過後に、クロックスタートを行な
う。すなわち、クロック信号ＣＬＫを発生する（ｔ
１）。チップ選択信号／ＣＳを選択状態に戻す（ｔ
２）。クロックスタートから一定サイクル（パワーダウ
ン・リカバリ・タイムＰＲ１）経過後に、同期式ＳＲＡ
Ｍ１は、クロック信号ＣＬＫに同期して、選択状態のチ
ップ選択信号／ＣＳを取込む（ｔ３）。
抜けるときは、まず、システム電源線３の電圧をスタン
バイ電位Ｖｄｄｐｄから通常動作電位Ｖｄｄに戻す（ｔ
０）。そして、一定サイクル（パワーダウン・リカバリ
・タイムＰＲ２）経過後に、クロックスタートを行な
う。すなわち、クロック信号ＣＬＫを発生する（ｔ
１）。チップ選択信号／ＣＳを選択状態に戻す（ｔ
２）。クロックスタートから一定サイクル（パワーダウ
ン・リカバリ・タイムＰＲ１）経過後に、同期式ＳＲＡ
Ｍ１は、クロック信号ＣＬＫに同期して、選択状態のチ
ップ選択信号／ＣＳを取込む（ｔ３）。
【００７３】パワーダウン・リカバリ・タイムＰＲ1、
２は、設計によって異なり、任意のサイクルに設定する
ことができる。これにより、同期式ＳＲＡＭ１はスタン
バイ状態から動作状態になる。
２は、設計によって異なり、任意のサイクルに設定する
ことができる。これにより、同期式ＳＲＡＭ１はスタン
バイ状態から動作状態になる。
【００７４】スタンバイ状態においてクロックストップ
を行なうことにより、クロック信号を取込むクロックバ
ッファを不活性にすることができる。これにより、スタ
ンバイ状態において、さらに低消費電力化を図ることが
できる。
を行なうことにより、クロック信号を取込むクロックバ
ッファを不活性にすることができる。これにより、スタ
ンバイ状態において、さらに低消費電力化を図ることが
できる。
【００７５】ここで、本発明の実施の形態３による同期
式ＳＲＡＭ１に含まれるクロック信号ＣＬＫを取込む入
力回路について、図１０を用いて説明する。図１０に示
される入力回路２０は、ＮＭＯＳトランジスタＮ１０お
よびＰＭＯＳトランジスタＰ１０を含む。トランジスタ
Ｐ１０、Ｎ１０は、システム電源線３の電圧に基づく動
作電圧を受ける電源ノードＶｄｄと接地電源との間に接
続される。トランジスタＰ１０、Ｎ１０のそれぞれのゲ
ートは、クロック信号ＣＬＫを受ける。トランジスタＰ
１０、Ｎ１０の接続ノードＺ４の信号が、内部回路１１
に伝送される。
式ＳＲＡＭ１に含まれるクロック信号ＣＬＫを取込む入
力回路について、図１０を用いて説明する。図１０に示
される入力回路２０は、ＮＭＯＳトランジスタＮ１０お
よびＰＭＯＳトランジスタＰ１０を含む。トランジスタ
Ｐ１０、Ｎ１０は、システム電源線３の電圧に基づく動
作電圧を受ける電源ノードＶｄｄと接地電源との間に接
続される。トランジスタＰ１０、Ｎ１０のそれぞれのゲ
ートは、クロック信号ＣＬＫを受ける。トランジスタＰ
１０、Ｎ１０の接続ノードＺ４の信号が、内部回路１１
に伝送される。
【００７６】従来のクロック信号ＣＬＫを取込む入力回
路には、電流パス（トランジスタＮ１０と接地電源との
間）に特定の制御信号をゲートに受けるトランジスタが
挿入されている。特定の制御信号により当該トランジス
タをオフすることで、クロック信号の変動に伴うＡＣ電
流の発生を防止する。
路には、電流パス（トランジスタＮ１０と接地電源との
間）に特定の制御信号をゲートに受けるトランジスタが
挿入されている。特定の制御信号により当該トランジス
タをオフすることで、クロック信号の変動に伴うＡＣ電
流の発生を防止する。
【００７７】しかしながら、本発明の実施の形態３によ
れば、スタンバイ状態において、クロック信号ＣＬＫを
Ｌレベルに固定する。したがって、このようなＡＣ電流
を防止するためのトランジスタは不要になり、図１０に
示される入力回路を用いることが可能になる。
れば、スタンバイ状態において、クロック信号ＣＬＫを
Ｌレベルに固定する。したがって、このようなＡＣ電流
を防止するためのトランジスタは不要になり、図１０に
示される入力回路を用いることが可能になる。
【００７８】［実施の形態４］本発明の実施の形態４に
よる半導体集積回路について説明する。本発明の実施の
形態４による半導体集積回路の基本構成は、本発明の実
施の形態３と同じである。実施の形態４では、実施の形
態３と異なるタイミングで、クロックストップとシステ
ムＶｄｄの電圧設定とを行なう。
よる半導体集積回路について説明する。本発明の実施の
形態４による半導体集積回路の基本構成は、本発明の実
施の形態３と同じである。実施の形態４では、実施の形
態３と異なるタイミングで、クロックストップとシステ
ムＶｄｄの電圧設定とを行なう。
【００７９】同期式ＳＲＡＭ１をパワーダウンモード／
動作モードにするための手法について、図１１、図１２
を用いて説明する。図１１を参照して、パワーダウンモ
ードに入るときには、まず、チップ選択信号／ＣＳを非
選択状態（Ｈレベル）に切替える（ｔ０）。同期式ＳＲ
ＡＭ１は、クロック信号ＣＬＫに同期して、非選択状態
のチップ選択信号／ＣＳを取込む（ｔ１）。コントロー
ラ５Ｂおよび電圧設定回路４により、非選択状態のチッ
プ選択信号／ＣＳが同期式ＳＲＡＭ１に取込まれてから
一定サイクル（パワーダウン・セットアップ・タイムＰ
Ｓ３）経過後に、システム電源線３の電圧を通常動作電
位Ｖｄｄからスタンバイ電位Ｖｄｄｐｄ（Ｖｄｄｐｄ＜
Ｖｄｄ）に落とす（ｔ３）。
動作モードにするための手法について、図１１、図１２
を用いて説明する。図１１を参照して、パワーダウンモ
ードに入るときには、まず、チップ選択信号／ＣＳを非
選択状態（Ｈレベル）に切替える（ｔ０）。同期式ＳＲ
ＡＭ１は、クロック信号ＣＬＫに同期して、非選択状態
のチップ選択信号／ＣＳを取込む（ｔ１）。コントロー
ラ５Ｂおよび電圧設定回路４により、非選択状態のチッ
プ選択信号／ＣＳが同期式ＳＲＡＭ１に取込まれてから
一定サイクル（パワーダウン・セットアップ・タイムＰ
Ｓ３）経過後に、システム電源線３の電圧を通常動作電
位Ｖｄｄからスタンバイ電位Ｖｄｄｐｄ（Ｖｄｄｐｄ＜
Ｖｄｄ）に落とす（ｔ３）。
【００８０】電圧降下から一定サイクル（パワーダウン
・セットアップ・タイムＰＳ４）経過後に、コントロー
ラ５Ｂの制御により、クロックストップを行ない、クロ
ック信号ＣＬＫを“Ｌ”に固定する（ｔ４）。これによ
り、同期式ＳＲＡＭ１の内部は、極めて消費電力の低い
スタンバイ状態になる。
・セットアップ・タイムＰＳ４）経過後に、コントロー
ラ５Ｂの制御により、クロックストップを行ない、クロ
ック信号ＣＬＫを“Ｌ”に固定する（ｔ４）。これによ
り、同期式ＳＲＡＭ１の内部は、極めて消費電力の低い
スタンバイ状態になる。
【００８１】図１２を参照して、パワーダウンモードか
ら抜ける時には、まず、コントローラ５Ｂの制御によ
り、クロックスタートを行ない、クロック信号ＣＬＫを
発生する（ｔ０）。クロックスタートから一定サイクル
（パワーダウン・リカバリ・タイムＰＲ４）経過後に、
コントローラ５Ｂおよび電圧設定回路４により、システ
ム電源線３の電圧をスタンバイ電位Ｖｄｄｐｄから通常
動作電位Ｖｄｄに戻す（ｔ１）。
ら抜ける時には、まず、コントローラ５Ｂの制御によ
り、クロックスタートを行ない、クロック信号ＣＬＫを
発生する（ｔ０）。クロックスタートから一定サイクル
（パワーダウン・リカバリ・タイムＰＲ４）経過後に、
コントローラ５Ｂおよび電圧設定回路４により、システ
ム電源線３の電圧をスタンバイ電位Ｖｄｄｐｄから通常
動作電位Ｖｄｄに戻す（ｔ１）。
【００８２】さらに、チップ選択信号／ＣＳを選択状態
に戻す（ｔ２）。電圧を戻してから一定サイクル（パワ
ーダウン・リカバリ・タイムＰＲ３）経過後に、同期式
ＳＤＲＡＭ１は、選択状態のチップ選択信号／ＣＳを取
込む（ｔ３）。
に戻す（ｔ２）。電圧を戻してから一定サイクル（パワ
ーダウン・リカバリ・タイムＰＲ３）経過後に、同期式
ＳＤＲＡＭ１は、選択状態のチップ選択信号／ＣＳを取
込む（ｔ３）。
【００８３】このようにクロックストップを行なうこと
により、クロック信号を取込む入力回路の消費電流を抑
えることができる。また、クロック信号を取込む回路と
して、実施の形態３で説明した入力回路２０を使用する
ことができる。
により、クロック信号を取込む入力回路の消費電流を抑
えることができる。また、クロック信号を取込む回路と
して、実施の形態３で説明した入力回路２０を使用する
ことができる。
【００８４】［実施の形態５］本発明の実施の形態５に
よる半導体集積回路システムについて、図１３を用いて
説明する。図１３に示される半導体集積回路システム
は、同期式ＳＲＡＭ１、、信号生成回路２Ａ、電圧設定
回路４、コントローラ５Ｃ、コントローラ３０Ａ、安定
化回路３１、およびバックアップ回路３２を備える。本
発明の実施の形態５〜１０に示す半導体集積回路システ
ムは、携帯電話等のバッテリバックアップシステムとし
て使用が可能である。コントローラ５Ｃは、信号生成回
路２Ａにおける信号生成、および電圧設定回路４におけ
る電圧設定の制御を行なう。
よる半導体集積回路システムについて、図１３を用いて
説明する。図１３に示される半導体集積回路システム
は、同期式ＳＲＡＭ１、、信号生成回路２Ａ、電圧設定
回路４、コントローラ５Ｃ、コントローラ３０Ａ、安定
化回路３１、およびバックアップ回路３２を備える。本
発明の実施の形態５〜１０に示す半導体集積回路システ
ムは、携帯電話等のバッテリバックアップシステムとし
て使用が可能である。コントローラ５Ｃは、信号生成回
路２Ａにおける信号生成、および電圧設定回路４におけ
る電圧設定の制御を行なう。
【００８５】コントローラ３０Ａは、システム電源電圧
検出回路３３、抵抗素子Ｒ４、バイポーラトランジスタ
Ｔ１、ＮＡＮＤ回路３４、およびインバータ３５を含
む。システム電源電圧検出回路３３は、システム電源線
のノードＺ１０における電圧（システムＶｄｄ）の電圧
レベルを検出する。抵抗素子Ｒ４は、ノードＺ１０とノ
ードＦとの間に接続される。トランジスタＴ１は、ノー
ドＦと接地電源との間に接続され、システム電源電圧検
出回路３３の検出結果をベースに受ける。
検出回路３３、抵抗素子Ｒ４、バイポーラトランジスタ
Ｔ１、ＮＡＮＤ回路３４、およびインバータ３５を含
む。システム電源電圧検出回路３３は、システム電源線
のノードＺ１０における電圧（システムＶｄｄ）の電圧
レベルを検出する。抵抗素子Ｒ４は、ノードＺ１０とノ
ードＦとの間に接続される。トランジスタＴ１は、ノー
ドＦと接地電源との間に接続され、システム電源電圧検
出回路３３の検出結果をベースに受ける。
【００８６】ＮＡＮＤ回路３４は、ノードＦの信号とチ
ップセレクト生成回路６Ａの出力とを受けて、チップ選
択信号／ＣＳを出力する。インバータ３５は、クロック
生成回路７Ａの出力を受けて、クロック信号ＣＬＫを出
力する。
ップセレクト生成回路６Ａの出力とを受けて、チップ選
択信号／ＣＳを出力する。インバータ３５は、クロック
生成回路７Ａの出力を受けて、クロック信号ＣＬＫを出
力する。
【００８７】ＮＡＮＤ回路３４およびインバータ３５
は、同期式ＳＲＡＭ１の電源ピンＶｄｄと接続されるノ
ードＺ１１の電圧Ｖｄｄを受けて動作する。
は、同期式ＳＲＡＭ１の電源ピンＶｄｄと接続されるノ
ードＺ１１の電圧Ｖｄｄを受けて動作する。
【００８８】コントローラ３０Ａは、チップ選択信号／
ＣＳおよびクロック信号ＣＬＫを同期式ＳＲＡＭ１に供
給する。システムＶｄｄが急激に降下した場合、システ
ム電源電圧検出回路３３により、ＮＡＮＤ回路３４の出
力をＨレベルにする。すなわち、チップ選択信号／ＣＳ
を非選択状態（Ｈレベル）にする。
ＣＳおよびクロック信号ＣＬＫを同期式ＳＲＡＭ１に供
給する。システムＶｄｄが急激に降下した場合、システ
ム電源電圧検出回路３３により、ＮＡＮＤ回路３４の出
力をＨレベルにする。すなわち、チップ選択信号／ＣＳ
を非選択状態（Ｈレベル）にする。
【００８９】安定化回路３１は、バイポーラトランジス
タＴ２、Ｔ３と、抵抗素子Ｒ５と、ツェナーダイオード
３６とを含む。トランジスタＴ２は、ノードＺ１０とノ
ードＺ１１との間に接続される。抵抗素子Ｒ５は、トラ
ンジスタＴ２のベースと、トランジスタＴ３のコレクタ
との間に接続される。トランジスタＴ３のベースは、コ
ントローラ３０Ａの出力ノードＦに接続される。ツェナ
ーダイオード３６は、トランジスタＴ３のエミッタと接
地電源との間に接続される。
タＴ２、Ｔ３と、抵抗素子Ｒ５と、ツェナーダイオード
３６とを含む。トランジスタＴ２は、ノードＺ１０とノ
ードＺ１１との間に接続される。抵抗素子Ｒ５は、トラ
ンジスタＴ２のベースと、トランジスタＴ３のコレクタ
との間に接続される。トランジスタＴ３のベースは、コ
ントローラ３０Ａの出力ノードＦに接続される。ツェナ
ーダイオード３６は、トランジスタＴ３のエミッタと接
地電源との間に接続される。
【００９０】ノードＺ１１の電圧Ｖｄｄが規格値より高
くなった場合、ツェナーダイオード３６を介して電流を
抜き、同期式ＳＲＡＭ１に過大な電圧が供給されること
を防止する。
くなった場合、ツェナーダイオード３６を介して電流を
抜き、同期式ＳＲＡＭ１に過大な電圧が供給されること
を防止する。
【００９１】バックアップ回路３２は、ダイオード３７
と回路３８とを含む。ダイオード３７と回路３８とは、
ノードＺ１１と接地電源との間に接続される。回路３８
は、たとえば、２〜３Ｖ程度の電池等で構成される。電
圧Ｖｄｄが降下するに従い、ダイオード３７が順方向に
オンし、バックアップ回路３２により同期式ＳＲＡＭ１
に電源が供給される。
と回路３８とを含む。ダイオード３７と回路３８とは、
ノードＺ１１と接地電源との間に接続される。回路３８
は、たとえば、２〜３Ｖ程度の電池等で構成される。電
圧Ｖｄｄが降下するに従い、ダイオード３７が順方向に
オンし、バックアップ回路３２により同期式ＳＲＡＭ１
に電源が供給される。
【００９２】コントローラ５Ｃは、同期式ＳＲＡＭ１を
パワーダウンモード／動作モードにするための制御を行
なう。パワーダウンモードにおいては、コントローラ５
Ｃの制御に基づき、電圧設定回路４は、電源電圧を動作
電位より降下させる。また、コントローラ５Ｃの制御に
基づき、チップ選択信号／ＣＳの論理レベルを切替え
る。
パワーダウンモード／動作モードにするための制御を行
なう。パワーダウンモードにおいては、コントローラ５
Ｃの制御に基づき、電圧設定回路４は、電源電圧を動作
電位より降下させる。また、コントローラ５Ｃの制御に
基づき、チップ選択信号／ＣＳの論理レベルを切替え
る。
【００９３】このように構成することにより、パワーダ
ウンモードを実行するときには、チップ選択信号／ＣＳ
が非選択状態に切替わる。この結果、同期式ＳＲＡＭ１
の内部における消費電力が低減する。そして、バックア
ップ回路３２を用いて、同期式ＳＲＡＭ１の電源を確保
する。これにより、同期式ＳＲＡＭ１の記録データが保
護される。
ウンモードを実行するときには、チップ選択信号／ＣＳ
が非選択状態に切替わる。この結果、同期式ＳＲＡＭ１
の内部における消費電力が低減する。そして、バックア
ップ回路３２を用いて、同期式ＳＲＡＭ１の電源を確保
する。これにより、同期式ＳＲＡＭ１の記録データが保
護される。
【００９４】［実施の形態６］本発明の実施の形態６に
よる半導体集積回路システムについて、図１４を用いて
説明する。図１４に示される半導体集積回路システム
は、同期式ＳＲＡＭ１、、信号生成回路２Ｂ、電圧設定
回路４、コントローラ５Ｄ、コントローラ３０Ｂ、安定
化回路３１、およびバックアップ回路３２を備える。コ
ントローラ５Ｄは、信号生成回路２Ｂにおける信号生
成、および電圧設定回路４における電圧設定の制御を行
なう。
よる半導体集積回路システムについて、図１４を用いて
説明する。図１４に示される半導体集積回路システム
は、同期式ＳＲＡＭ１、、信号生成回路２Ｂ、電圧設定
回路４、コントローラ５Ｄ、コントローラ３０Ｂ、安定
化回路３１、およびバックアップ回路３２を備える。コ
ントローラ５Ｄは、信号生成回路２Ｂにおける信号生
成、および電圧設定回路４における電圧設定の制御を行
なう。
【００９５】信号生成回路２Ｂは、同期式ＳＲＡＭ１の
動作を制御する制御信号を発生する。図においては、信
号生成回路２Ｂの構成要素として、チップ選択信号を発
生するチップセレクト生成回路６Ｂとクロック信号を発
生するクロック生成回路７Ｂと同期式ＳＲＡＭ１をスヌ
ーズモードに設定するスヌーズモード信号を発生するＺ
Ｚ発生回路８Ｂとが代表的に記載されている。
動作を制御する制御信号を発生する。図においては、信
号生成回路２Ｂの構成要素として、チップ選択信号を発
生するチップセレクト生成回路６Ｂとクロック信号を発
生するクロック生成回路７Ｂと同期式ＳＲＡＭ１をスヌ
ーズモードに設定するスヌーズモード信号を発生するＺ
Ｚ発生回路８Ｂとが代表的に記載されている。
【００９６】コントローラ３０Ｂは、システム電源電圧
検出回路３３、抵抗素子Ｒ４、トランジスタＴ１、ＮＡ
ＮＤ回路３４、およびインバータ３５、４０を含む。シ
ステム電源電圧検出回路３３、抵抗素子Ｒ４、トランジ
スタＴ１、ＮＡＮＤ回路３４、およびインバータ３５に
ついては、実施の形態５で説明したとおりである。イン
バータ４０は、ＺＺ生成回路８Ｂの出力を受け、同期式
ＳＲＡＭ１にスヌーズモード信号ＺＺを出力する。ＮＡ
ＮＤ回路３４、ならびにインバータ３５および４０は、
ノードＺ１１の電圧Ｖｄｄを受けて動作する。
検出回路３３、抵抗素子Ｒ４、トランジスタＴ１、ＮＡ
ＮＤ回路３４、およびインバータ３５、４０を含む。シ
ステム電源電圧検出回路３３、抵抗素子Ｒ４、トランジ
スタＴ１、ＮＡＮＤ回路３４、およびインバータ３５に
ついては、実施の形態５で説明したとおりである。イン
バータ４０は、ＺＺ生成回路８Ｂの出力を受け、同期式
ＳＲＡＭ１にスヌーズモード信号ＺＺを出力する。ＮＡ
ＮＤ回路３４、ならびにインバータ３５および４０は、
ノードＺ１１の電圧Ｖｄｄを受けて動作する。
【００９７】コントローラ３０Ｂは、チップ選択信号／
ＣＳおよびクロック信号ＣＬＫを同期式ＳＲＡＭ１に供
給する。システムＶｄｄが急激に降下した場合、システ
ム電源電圧検出回路３３による検出結果に基づき、ＮＡ
ＮＤ回路３４の出力であるチップ選択信号／ＣＳを非選
択状態（Ｈレベル）にする。なお、コントローラ３０Ｂ
は、ＺＺ信号用のバッファであるインバータ４０を介し
て、同期式ＳＲＡＭ１を非同期に制御する。
ＣＳおよびクロック信号ＣＬＫを同期式ＳＲＡＭ１に供
給する。システムＶｄｄが急激に降下した場合、システ
ム電源電圧検出回路３３による検出結果に基づき、ＮＡ
ＮＤ回路３４の出力であるチップ選択信号／ＣＳを非選
択状態（Ｈレベル）にする。なお、コントローラ３０Ｂ
は、ＺＺ信号用のバッファであるインバータ４０を介し
て、同期式ＳＲＡＭ１を非同期に制御する。
【００９８】コントローラ５Ｄは、同期式ＳＲＡＭ１を
パワーダウンモード／動作モードにするための制御を行
なう。パワーダウンモードにおいては、コントローラ５
Ｄの制御に基づき、電圧設定回路４は、電源電圧を動作
電位より降下させる。さらに、コントローラ５Ｄの制御
に基づき、チップ選択信号／ＣＳの論理レベルとスヌー
ズモード信号ＺＺの論理レベルとを切替える。
パワーダウンモード／動作モードにするための制御を行
なう。パワーダウンモードにおいては、コントローラ５
Ｄの制御に基づき、電圧設定回路４は、電源電圧を動作
電位より降下させる。さらに、コントローラ５Ｄの制御
に基づき、チップ選択信号／ＣＳの論理レベルとスヌー
ズモード信号ＺＺの論理レベルとを切替える。
【００９９】このように構成することにより、パワーダ
ウンモードを実行するときには、チップ選択信号／ＣＳ
が非選択状態に切替わり、スヌーズモード信号ＺＺがＨ
レベルに設定される（スヌーズモード実行）。これによ
り、同期式ＳＲＡＭ１の内部における消費電力が低減す
る。この際、バックアップ回路３２を用いて、同期式Ｓ
ＲＡＭ１の電源を確保する。これにより、記憶データが
保護される。
ウンモードを実行するときには、チップ選択信号／ＣＳ
が非選択状態に切替わり、スヌーズモード信号ＺＺがＨ
レベルに設定される（スヌーズモード実行）。これによ
り、同期式ＳＲＡＭ１の内部における消費電力が低減す
る。この際、バックアップ回路３２を用いて、同期式Ｓ
ＲＡＭ１の電源を確保する。これにより、記憶データが
保護される。
【０１００】［実施の形態７］本発明の実施の形態７に
よる半導体集積回路システムについて、図１５を用いて
説明する。図１５に示される半導体集積回路システム
は、同期式ＳＲＡＭ１、信号生成回路２Ａ、電圧設定回
路４、コントローラ５Ｅ、コントローラ３０Ｃ、安定化
回路３１、およびバックアップ回路３２を備える。コン
トローラ５Ｅは、電圧設定回路４における電圧設定およ
び信号生成回路２Ａにおける信号生成を制御する。
よる半導体集積回路システムについて、図１５を用いて
説明する。図１５に示される半導体集積回路システム
は、同期式ＳＲＡＭ１、信号生成回路２Ａ、電圧設定回
路４、コントローラ５Ｅ、コントローラ３０Ｃ、安定化
回路３１、およびバックアップ回路３２を備える。コン
トローラ５Ｅは、電圧設定回路４における電圧設定およ
び信号生成回路２Ａにおける信号生成を制御する。
【０１０１】コントローラ３０Ｃは、システム電源電圧
検出回路３３、抵抗素子Ｒ４、トランジスタＴ１、ＮＡ
ＮＤ回路３４および４１を含む。システム電源電圧検出
回路３３、抵抗素子Ｒ４、トランジスタＴ１、ＮＡＮＤ
回路３４については、実施の形態５で説明したとおりで
ある。ＮＡＮＤ回路４１は、ノードＦの信号とクロック
生成回路７Ａの出力とチップセレクト生成回路６Ａの出
力とを受けて、クロック信号ＣＬＫを出力する。すなわ
ち、クロックバッファであるＮＡＮＤ回路４１は、チッ
プセレクト生成回路６ＡおよびシステムＶｄｄからの抵
抗バイアスを介したノードＦにより制御される。ＮＡＮ
Ｄ回路３４および４１には、ノードＺ１１の電圧Ｖｄｄ
が供給される。
検出回路３３、抵抗素子Ｒ４、トランジスタＴ１、ＮＡ
ＮＤ回路３４および４１を含む。システム電源電圧検出
回路３３、抵抗素子Ｒ４、トランジスタＴ１、ＮＡＮＤ
回路３４については、実施の形態５で説明したとおりで
ある。ＮＡＮＤ回路４１は、ノードＦの信号とクロック
生成回路７Ａの出力とチップセレクト生成回路６Ａの出
力とを受けて、クロック信号ＣＬＫを出力する。すなわ
ち、クロックバッファであるＮＡＮＤ回路４１は、チッ
プセレクト生成回路６ＡおよびシステムＶｄｄからの抵
抗バイアスを介したノードＦにより制御される。ＮＡＮ
Ｄ回路３４および４１には、ノードＺ１１の電圧Ｖｄｄ
が供給される。
【０１０２】コントローラ３０Ｃは、チップ選択信号／
ＣＳ、クロック信号ＣＬＫを同期式ＳＲＡＭ１に供給す
る。システムＶｄｄが急激に降下した場合、システム電
源電圧検出回路３３による検出結果に基づき、ＮＡＮＤ
回路３４の出力であるチップ選択信号／ＣＳを非選択状
態（Ｈレベル）にする。さらに、システム電源電圧検出
回路３３による検出結果に基づき、ＮＡＮＤ回路４１の
出力をＨレベルに固定する。すなわち、クロックストッ
プを行なう。
ＣＳ、クロック信号ＣＬＫを同期式ＳＲＡＭ１に供給す
る。システムＶｄｄが急激に降下した場合、システム電
源電圧検出回路３３による検出結果に基づき、ＮＡＮＤ
回路３４の出力であるチップ選択信号／ＣＳを非選択状
態（Ｈレベル）にする。さらに、システム電源電圧検出
回路３３による検出結果に基づき、ＮＡＮＤ回路４１の
出力をＨレベルに固定する。すなわち、クロックストッ
プを行なう。
【０１０３】コントローラ５Ｅは、同期式ＳＲＡＭ１を
パワーダウンモード／動作モードにするための制御を行
なう。パワーダウンモードにおいては、コントローラ５
Ｅの制御に基づき、電圧設定回路４は、電源電圧を動作
電位より降下させる。また、コントローラ５Ｃの制御に
基づき、チップ選択信号／ＣＳの論理レベルが切替わ
り、クロックストップが行われる。
パワーダウンモード／動作モードにするための制御を行
なう。パワーダウンモードにおいては、コントローラ５
Ｅの制御に基づき、電圧設定回路４は、電源電圧を動作
電位より降下させる。また、コントローラ５Ｃの制御に
基づき、チップ選択信号／ＣＳの論理レベルが切替わ
り、クロックストップが行われる。
【０１０４】このように構成することにより、パワーダ
ウンモードを実行するときには、チップ選択信号／ＣＳ
が非選択状態に切替わり、クロックストップが行なわれ
る。これにより、同期式ＳＲＡＭ１の内部における消費
電力が低減する。そして、バックアップ回路３２を用い
て、同期式ＳＲＡＭ１の電源を確保する。これにより、
記憶データが保護される。
ウンモードを実行するときには、チップ選択信号／ＣＳ
が非選択状態に切替わり、クロックストップが行なわれ
る。これにより、同期式ＳＲＡＭ１の内部における消費
電力が低減する。そして、バックアップ回路３２を用い
て、同期式ＳＲＡＭ１の電源を確保する。これにより、
記憶データが保護される。
【０１０５】［実施の形態８］本発明の実施の形態８に
よる半導体集積回路システムについて、図１６を用いて
説明する。図１６に示される半導体集積回路システム
は、同期式ＳＲＡＭ１、、信号生成回路２Ｂ、電圧設定
回路４、コントローラ５Ｆ、コントローラ３０Ｄ、安定
化回路３１、およびバックアップ回路３２を備える。コ
ントローラ５Ｆは、電圧設定回路４における電圧設定お
よび信号生成回路２Ｂにおける信号生成を制御する。
よる半導体集積回路システムについて、図１６を用いて
説明する。図１６に示される半導体集積回路システム
は、同期式ＳＲＡＭ１、、信号生成回路２Ｂ、電圧設定
回路４、コントローラ５Ｆ、コントローラ３０Ｄ、安定
化回路３１、およびバックアップ回路３２を備える。コ
ントローラ５Ｆは、電圧設定回路４における電圧設定お
よび信号生成回路２Ｂにおける信号生成を制御する。
【０１０６】コントローラ３０Ｄは、システム電源電圧
検出回路３３、抵抗素子Ｒ４、トランジスタＴ１、ＮＡ
ＮＤ回路３４、４１およびインバータ４０を含む。ＮＡ
ＮＤ回路３４は、チップ選択信号／ＣＳを、ＮＡＮＤ回
路４１は、クロック信号ＣＬＫを、インバータ４０は、
スヌーズモード信号ＺＺを出力する。クロックバッファ
であるＮＡＮＤ回路４１は、チップセレクト生成回路６
ＢおよびシステムＶｄｄからの抵抗バイアスを介したノ
ードＦにより制御される。ＮＡＮＤ回路３４および４
１、ならびにインバータ４０は、ノードＺ１１の電圧Ｖ
ｄｄを受けて動作する。
検出回路３３、抵抗素子Ｒ４、トランジスタＴ１、ＮＡ
ＮＤ回路３４、４１およびインバータ４０を含む。ＮＡ
ＮＤ回路３４は、チップ選択信号／ＣＳを、ＮＡＮＤ回
路４１は、クロック信号ＣＬＫを、インバータ４０は、
スヌーズモード信号ＺＺを出力する。クロックバッファ
であるＮＡＮＤ回路４１は、チップセレクト生成回路６
ＢおよびシステムＶｄｄからの抵抗バイアスを介したノ
ードＦにより制御される。ＮＡＮＤ回路３４および４
１、ならびにインバータ４０は、ノードＺ１１の電圧Ｖ
ｄｄを受けて動作する。
【０１０７】コントローラ３０Ｄは、チップ選択信号／
ＣＳ、クロック信号ＣＬＫを同期式ＳＲＡＭ１に供給す
る。システムＶｄｄが急激に降下した場合、システム電
源電圧検出回路３３による検出結果に基づき、ＮＡＮＤ
回路３４の出力であるチップ選択信号／ＣＳを非選択状
態（Ｈレベル）にする。さらに、システム電源電圧検出
回路３３による検出結果に基づき、ＮＡＮＤ回路４１の
出力を固定する。すなわち、クロックストップを行な
う。なお、コントローラ３０Ｄは、ＺＺ信号用のバッフ
ァであるインバータ４０を介して、同期式ＳＲＡＭ１を
非同期に制御する。
ＣＳ、クロック信号ＣＬＫを同期式ＳＲＡＭ１に供給す
る。システムＶｄｄが急激に降下した場合、システム電
源電圧検出回路３３による検出結果に基づき、ＮＡＮＤ
回路３４の出力であるチップ選択信号／ＣＳを非選択状
態（Ｈレベル）にする。さらに、システム電源電圧検出
回路３３による検出結果に基づき、ＮＡＮＤ回路４１の
出力を固定する。すなわち、クロックストップを行な
う。なお、コントローラ３０Ｄは、ＺＺ信号用のバッフ
ァであるインバータ４０を介して、同期式ＳＲＡＭ１を
非同期に制御する。
【０１０８】コントローラ５Ｆは、同期式ＳＲＡＭ１を
パワーダウンモード／動作モードにするための制御を行
なう。パワーダウンモードにおいては、コントローラ５
Ｆの制御に基づき、電圧設定回路４は、電源電圧を動作
電位より降下させる。さらに、コントローラ５Ｆの制御
に基づき、チップ選択信号／ＣＳの論理レベルとスヌー
ズモード信号ＺＺの論理レベルとが切替わり、クロック
ストップが行われる。
パワーダウンモード／動作モードにするための制御を行
なう。パワーダウンモードにおいては、コントローラ５
Ｆの制御に基づき、電圧設定回路４は、電源電圧を動作
電位より降下させる。さらに、コントローラ５Ｆの制御
に基づき、チップ選択信号／ＣＳの論理レベルとスヌー
ズモード信号ＺＺの論理レベルとが切替わり、クロック
ストップが行われる。
【０１０９】このように構成することにより、パワーダ
ウンモードを実行するときには、チップ選択信号／ＣＳ
が非選択状態に切替わり、クロックストップが行なわれ
る。さらに、スヌーズモード信号ＺＺがＨレベルに切替
わる（スヌーズモード実行）。これにより、同期式ＳＲ
ＡＭ１の内部における消費電力が低減する。そして、バ
ックアップ回路３２を用いて、同期式ＳＲＡＭ１の電源
を確保する。これにより、記憶データが保護される。
ウンモードを実行するときには、チップ選択信号／ＣＳ
が非選択状態に切替わり、クロックストップが行なわれ
る。さらに、スヌーズモード信号ＺＺがＨレベルに切替
わる（スヌーズモード実行）。これにより、同期式ＳＲ
ＡＭ１の内部における消費電力が低減する。そして、バ
ックアップ回路３２を用いて、同期式ＳＲＡＭ１の電源
を確保する。これにより、記憶データが保護される。
【０１１０】［実施の形態９］本発明の実施の形態９に
よる半導体集積回路システムについて、図１７を用いて
説明する。図１７に示される半導体集積回路システム
は、同期式ＳＲＡＭ１、、信号生成回路２Ａ、電圧設定
回路４、コントローラ５Ｇ、コントローラ３０Ｅ、安定
化回路３１、およびバックアップ回路３２を備える。コ
ントローラ５Ｇは、電圧設定回路４における電圧設定お
よび信号生成回路２Ａにおける信号生成を制御する。
よる半導体集積回路システムについて、図１７を用いて
説明する。図１７に示される半導体集積回路システム
は、同期式ＳＲＡＭ１、、信号生成回路２Ａ、電圧設定
回路４、コントローラ５Ｇ、コントローラ３０Ｅ、安定
化回路３１、およびバックアップ回路３２を備える。コ
ントローラ５Ｇは、電圧設定回路４における電圧設定お
よび信号生成回路２Ａにおける信号生成を制御する。
【０１１１】コントローラ３０Ｅは、システム電源電圧
検出回路３３、抵抗素子Ｒ４、トランジスタＴ１、ＮＡ
ＮＤ回路４２、４３、および制御パルス発生回路４４を
含む。ＮＡＮＤ回路４２は、制御パルス発生回路４４の
出力とチップセレクト生成回路６Ａの出力とを受けて、
チップ選択信号／ＣＳを出力する。クロックバッファで
あるＮＡＮＤ回路４３は、制御パルス発生回路４４の出
力とクロック生成回路７Ａの出力とチップセレクト生成
回路６Ａの出力とを受けて、クロック信号ＣＬＫを出力
する。ＮＡＮＤ回路４２および４３には、ノードＺ１１
の電圧Ｖｄｄが供給される。
検出回路３３、抵抗素子Ｒ４、トランジスタＴ１、ＮＡ
ＮＤ回路４２、４３、および制御パルス発生回路４４を
含む。ＮＡＮＤ回路４２は、制御パルス発生回路４４の
出力とチップセレクト生成回路６Ａの出力とを受けて、
チップ選択信号／ＣＳを出力する。クロックバッファで
あるＮＡＮＤ回路４３は、制御パルス発生回路４４の出
力とクロック生成回路７Ａの出力とチップセレクト生成
回路６Ａの出力とを受けて、クロック信号ＣＬＫを出力
する。ＮＡＮＤ回路４２および４３には、ノードＺ１１
の電圧Ｖｄｄが供給される。
【０１１２】急激な電源電圧の降下にともない規格以外
のクロック信号ＣＬＫ、チップ選択信号／ＣＳが発生す
ると、同期式ＳＲＡＭ１の記憶データが破壊する。そこ
で、本発明の実施の形態９では、制御パルス発生回路４
４を備えることで、規格以外のクロック信号ＣＬＫ、チ
ップ選択信号／ＣＳが発生することを防止する。
のクロック信号ＣＬＫ、チップ選択信号／ＣＳが発生す
ると、同期式ＳＲＡＭ１の記憶データが破壊する。そこ
で、本発明の実施の形態９では、制御パルス発生回路４
４を備えることで、規格以外のクロック信号ＣＬＫ、チ
ップ選択信号／ＣＳが発生することを防止する。
【０１１３】制御パルス発生回路４４は、ノードＦの信
号に基づき、急激な電源電圧の降下が検出された際に
は、制御パルス信号を発生する。制御パルス発生回路４
４の出力する制御パルス信号により、上述したパワーダ
ウン・セットアップ・タイムを守って、チップ選択信号
／ＣＳおよびクロック信号ＣＬＫを非活性状態にする。
号に基づき、急激な電源電圧の降下が検出された際に
は、制御パルス信号を発生する。制御パルス発生回路４
４の出力する制御パルス信号により、上述したパワーダ
ウン・セットアップ・タイムを守って、チップ選択信号
／ＣＳおよびクロック信号ＣＬＫを非活性状態にする。
【０１１４】コントローラ３０Ｅは、チップ選択信号／
ＣＳ、クロック信号ＣＬＫを同期式ＳＲＡＭ１に供給す
る。システムＶｄｄが急激に降下した場合、システム電
源電圧検出回路３３の検出結果により、チップ選択信号
／ＣＳを非選択状態（Ｈレベル）にし、クロックストッ
プを行なう。
ＣＳ、クロック信号ＣＬＫを同期式ＳＲＡＭ１に供給す
る。システムＶｄｄが急激に降下した場合、システム電
源電圧検出回路３３の検出結果により、チップ選択信号
／ＣＳを非選択状態（Ｈレベル）にし、クロックストッ
プを行なう。
【０１１５】コントローラ５Ｇは、同期式ＳＲＡＭ１を
パワーダウンモード／動作モードにするための制御を行
なう。パワーダウンモードにおいては、コントローラ５
Ｇの制御に基づき、電圧設定回路４は、電源電圧を動作
電位より降下させる。また、コントローラ５Ｇの制御に
基づき、チップ選択信号／ＣＳの論理レベルが切替わ
り、クロックストップが行われる。
パワーダウンモード／動作モードにするための制御を行
なう。パワーダウンモードにおいては、コントローラ５
Ｇの制御に基づき、電圧設定回路４は、電源電圧を動作
電位より降下させる。また、コントローラ５Ｇの制御に
基づき、チップ選択信号／ＣＳの論理レベルが切替わ
り、クロックストップが行われる。
【０１１６】このように構成することにより、パワーダ
ウンモードを実行するときには、チップ選択信号／ＣＳ
が非選択状態に切替わり、クロックストップが行なわれ
る。これにより、同期式ＳＲＡＭ１の内部における消費
電流が低減する。そして、バックアップ回路３２を用い
て、同期式ＳＲＡＭ１の電源を確保する。これにより、
記憶データが保護される。
ウンモードを実行するときには、チップ選択信号／ＣＳ
が非選択状態に切替わり、クロックストップが行なわれ
る。これにより、同期式ＳＲＡＭ１の内部における消費
電流が低減する。そして、バックアップ回路３２を用い
て、同期式ＳＲＡＭ１の電源を確保する。これにより、
記憶データが保護される。
【０１１７】［実施の形態１０］本発明の実施の形態１
０による半導体集積回路システムについて、図１８を用
いて説明する。図１８に示される半導体集積回路システ
ムは、同期式ＳＲＡＭ１、信号生成回路２Ｂ、電圧設定
回路４、コントローラ５Ｈ、コントローラ３０Ｆ、安定
化回路３１、およびバックアップ回路３２を備える。コ
ントローラ５Ｈは、電圧設定回路４における電圧設定お
よび信号生成回路２Ｂにおける信号生成を制御する。
０による半導体集積回路システムについて、図１８を用
いて説明する。図１８に示される半導体集積回路システ
ムは、同期式ＳＲＡＭ１、信号生成回路２Ｂ、電圧設定
回路４、コントローラ５Ｈ、コントローラ３０Ｆ、安定
化回路３１、およびバックアップ回路３２を備える。コ
ントローラ５Ｈは、電圧設定回路４における電圧設定お
よび信号生成回路２Ｂにおける信号生成を制御する。
【０１１８】コントローラ３０Ｆは、システム電源電圧
検出回路３３、抵抗素子Ｒ４、トランジスタＴ１、ＮＡ
ＮＤ回路４２、４３、インバータ４０、および制御パル
ス発生回路４４を含む。ＮＡＮＤ回路４２は、制御パル
ス発生回路４４の出力とチップセレクト生成回路６Ｂの
出力とを受けて、チップ選択信号／ＣＳを出力する。ク
ロックバッファであるＮＡＮＤ回路４３は、制御パルス
発生回路４４の出力とクロック生成回路７Ｂの出力とチ
ップセレクト生成回路６Ｂの出力とを受けて、クロック
信号ＣＬＫを出力する。インバータ４０は、ＺＺ生成回
路８Ｂの出力を受け、同期式ＳＲＡＭ１にスヌーズモー
ド信号ＺＺを出力する。
検出回路３３、抵抗素子Ｒ４、トランジスタＴ１、ＮＡ
ＮＤ回路４２、４３、インバータ４０、および制御パル
ス発生回路４４を含む。ＮＡＮＤ回路４２は、制御パル
ス発生回路４４の出力とチップセレクト生成回路６Ｂの
出力とを受けて、チップ選択信号／ＣＳを出力する。ク
ロックバッファであるＮＡＮＤ回路４３は、制御パルス
発生回路４４の出力とクロック生成回路７Ｂの出力とチ
ップセレクト生成回路６Ｂの出力とを受けて、クロック
信号ＣＬＫを出力する。インバータ４０は、ＺＺ生成回
路８Ｂの出力を受け、同期式ＳＲＡＭ１にスヌーズモー
ド信号ＺＺを出力する。
【０１１９】コントローラ３０Ｆは、チップ選択信号／
ＣＳ、クロック信号ＣＬＫを同期式ＳＲＡＭ１に供給す
る。システムＶｄｄが急激に降下した場合、システム電
源電圧検出回路３３の検出結果に基づき、チップ選択信
号／ＣＳを非選択状態（Ｈレベル）にし、クロックスト
ップを行なう。この際、制御パルス発生回路４４によ
り、上述したパワーダウン・セットアップ・タイムを守
って、チップ選択信号／ＣＳおよびクロック信号ＣＬＫ
を非活性化する。なお、コントローラ３０Ｆは、ＺＺ信
号用のバッファであるインバータ４０を介して、同期式
ＳＲＡＭ１を非同期に制御する。
ＣＳ、クロック信号ＣＬＫを同期式ＳＲＡＭ１に供給す
る。システムＶｄｄが急激に降下した場合、システム電
源電圧検出回路３３の検出結果に基づき、チップ選択信
号／ＣＳを非選択状態（Ｈレベル）にし、クロックスト
ップを行なう。この際、制御パルス発生回路４４によ
り、上述したパワーダウン・セットアップ・タイムを守
って、チップ選択信号／ＣＳおよびクロック信号ＣＬＫ
を非活性化する。なお、コントローラ３０Ｆは、ＺＺ信
号用のバッファであるインバータ４０を介して、同期式
ＳＲＡＭ１を非同期に制御する。
【０１２０】コントローラ５Ｈは、同期式ＳＲＡＭ１を
パワーダウンモード／動作モードにするための制御を行
なう。パワーダウンモードにおいては、コントローラ５
Ｈの制御に基づき、電圧設定回路４は、電源電圧を動作
電位より降下させる。さらに、コントローラ５Ｈは、チ
ップ選択信号／ＣＳの論理レベルおよびスヌーズモード
信号ＺＺの論理レベルを切替え、クロックストップを行
なう。
パワーダウンモード／動作モードにするための制御を行
なう。パワーダウンモードにおいては、コントローラ５
Ｈの制御に基づき、電圧設定回路４は、電源電圧を動作
電位より降下させる。さらに、コントローラ５Ｈは、チ
ップ選択信号／ＣＳの論理レベルおよびスヌーズモード
信号ＺＺの論理レベルを切替え、クロックストップを行
なう。
【０１２１】このように構成することにより、パワーダ
ウンモードを実行するときには、チップ選択信号／ＣＳ
が非選択状態に切替わり、クロックストップが行なわれ
る。また、コントローラ５Ｈの制御に基づき、スヌーズ
モード信号ＺＺがＨレベルに切替わる。これらにより、
同期式ＳＲＡＭ１の内部の消費電力が低減する。そし
て、バックアップ回路３２を用いて、同期式ＳＲＡＭ１
の電源を確保する。これにより、記憶データが保護され
る。
ウンモードを実行するときには、チップ選択信号／ＣＳ
が非選択状態に切替わり、クロックストップが行なわれ
る。また、コントローラ５Ｈの制御に基づき、スヌーズ
モード信号ＺＺがＨレベルに切替わる。これらにより、
同期式ＳＲＡＭ１の内部の消費電力が低減する。そし
て、バックアップ回路３２を用いて、同期式ＳＲＡＭ１
の電源を確保する。これにより、記憶データが保護され
る。
【０１２２】［実施の形態１１］本発明の実施の形態１
１による半導体集積回路について説明する。本発明の実
施の形態１１では、メモリセルとセンスアンプとを接続
するカラム選択回路と出力バッファの前段までの回路と
でレジスタを構成する。
１による半導体集積回路について説明する。本発明の実
施の形態１１では、メモリセルとセンスアンプとを接続
するカラム選択回路と出力バッファの前段までの回路と
でレジスタを構成する。
【０１２３】本発明の実施の形態１１による半導体集積
回路の全体構成について、図１９を用いて説明する。図
１９に示される半導体集積回路は、外部クロックＥＸＴ
ＣＬＫを受けて内部クロックを発生する内部ＣＬＫ信号
発生回路５０、外部制御信号（たとえば、チップイネー
ブル信号／ＣＥ、ライトイネーブル信号／ＷＥ、アウト
プットイネーブル信号／ＯＥ）を取込み、対応する内部
制御信号を発生する内部コントロール信号発生回路５
１、内部コントロール信号発生回路５１の制御に基づ
き、外部アドレスを取込み、対応する内部アドレスを出
力するアドレスレジスタ５２、および行列状に配置され
る複数のメモリセルと行に対応する複数のワード線と列
に対応する複数のビット線とを含むメモリセルアレイ５
３を備える。アドレスレジスタ５２の出力する内部アド
レスに基づき、メモリセルアレイ５３の行が選択され
る。内部コントロール信号発生回路５１およびアドレス
レジスタ５２は、内部クロックに同期して動作する。
回路の全体構成について、図１９を用いて説明する。図
１９に示される半導体集積回路は、外部クロックＥＸＴ
ＣＬＫを受けて内部クロックを発生する内部ＣＬＫ信号
発生回路５０、外部制御信号（たとえば、チップイネー
ブル信号／ＣＥ、ライトイネーブル信号／ＷＥ、アウト
プットイネーブル信号／ＯＥ）を取込み、対応する内部
制御信号を発生する内部コントロール信号発生回路５
１、内部コントロール信号発生回路５１の制御に基づ
き、外部アドレスを取込み、対応する内部アドレスを出
力するアドレスレジスタ５２、および行列状に配置され
る複数のメモリセルと行に対応する複数のワード線と列
に対応する複数のビット線とを含むメモリセルアレイ５
３を備える。アドレスレジスタ５２の出力する内部アド
レスに基づき、メモリセルアレイ５３の行が選択され
る。内部コントロール信号発生回路５１およびアドレス
レジスタ５２は、内部クロックに同期して動作する。
【０１２４】図１９に示される半導体集積回路はさら
に、アドレスレジスタ５２の出力する内部アドレスに基
づき、メモリセルアレイ５３の列方向の選択を行なうカ
ラム選択回路５４、内部コントロール信号発生回路５１
に基づき、選択されたメモリセルのデータを受けて外部
に出力する出力バッファ５５、内部コントロール信号発
生回路５１の制御に基づき、外部から受ける書込データ
を取込むデータ入力バッファ５６、およびデータレジス
タ５７を備える。データレジスタ５７は、内部コントロ
ール信号発生回路５１の制御に基づき、メモリセルアレ
イ５３から読出されたデータを取込み、出力バッファ５
５に出力する。カラム選択回路５４およびデータレジス
タ５７は、内部クロックに同期して動作する。
に、アドレスレジスタ５２の出力する内部アドレスに基
づき、メモリセルアレイ５３の列方向の選択を行なうカ
ラム選択回路５４、内部コントロール信号発生回路５１
に基づき、選択されたメモリセルのデータを受けて外部
に出力する出力バッファ５５、内部コントロール信号発
生回路５１の制御に基づき、外部から受ける書込データ
を取込むデータ入力バッファ５６、およびデータレジス
タ５７を備える。データレジスタ５７は、内部コントロ
ール信号発生回路５１の制御に基づき、メモリセルアレ
イ５３から読出されたデータを取込み、出力バッファ５
５に出力する。カラム選択回路５４およびデータレジス
タ５７は、内部クロックに同期して動作する。
【０１２５】本発明の実施の形態１１による半導体集積
回路の要部の構成例について、図２０を用いて説明す
る。ビット線ＢＬ、／ＢＬに対して、カラム選択トラン
スファゲート６０が配置される。カラム選択トランスフ
ァゲート６０は、ビット線ＢＬに対応するＮＭＯＳトラ
ンジスタＮ２０およびＰＭＯＳトランジスタＰ２０と、
ビット線／ＢＬに対応するＮＭＯＳトランジスタＮ２１
およびＰＭＯＳトランジスタＰ２１とで構成されてい
る。
回路の要部の構成例について、図２０を用いて説明す
る。ビット線ＢＬ、／ＢＬに対して、カラム選択トラン
スファゲート６０が配置される。カラム選択トランスフ
ァゲート６０は、ビット線ＢＬに対応するＮＭＯＳトラ
ンジスタＮ２０およびＰＭＯＳトランジスタＰ２０と、
ビット線／ＢＬに対応するＮＭＯＳトランジスタＮ２１
およびＰＭＯＳトランジスタＰ２１とで構成されてい
る。
【０１２６】トランジスタＮ２０およびＮ２１は、アド
レスレジスタ５２から出力されるカラムアドレスと内部
クロック（内部ＣＬＫ）とを受けるＡＮＤ回路６１の出
力（カラム＆ＣＬＫ信号）によりオンする。トランジス
タＰ２０およびＰ２１は、ＡＮＤ回路６１の出力を受け
るインバータ６２の出力によりオンする。
レスレジスタ５２から出力されるカラムアドレスと内部
クロック（内部ＣＬＫ）とを受けるＡＮＤ回路６１の出
力（カラム＆ＣＬＫ信号）によりオンする。トランジス
タＰ２０およびＰ２１は、ＡＮＤ回路６１の出力を受け
るインバータ６２の出力によりオンする。
【０１２７】ビット線対ＢＬ、／ＢＬには、センスアン
プ６２が配置される。センスアンプ６２は、ＮＭＯＳト
ランジスタＮ２２、Ｎ２３、Ｎ２４およびＰＭＯＳトラ
ンジスタＰ２２、Ｐ２３を含む。トランジスタＮ２４
は、接地電源と、トランジスタＮ２２、Ｎ２３のそれぞ
れの一方の導通端子との間に接続され、ＡＮＤ回路６１
の出力を遅延する遅延回路６３の出力（センスアンプ活
性化信号ＳＥ）に応じてオンする。トランジスタＰ２２
は、電源とトランジスタＮ２２のもう一方の導通端子と
接続され、トランジスタＰ２３は、電源とトランジスタ
Ｎ２３のもう一方の導通端子と接続される。
プ６２が配置される。センスアンプ６２は、ＮＭＯＳト
ランジスタＮ２２、Ｎ２３、Ｎ２４およびＰＭＯＳトラ
ンジスタＰ２２、Ｐ２３を含む。トランジスタＮ２４
は、接地電源と、トランジスタＮ２２、Ｎ２３のそれぞ
れの一方の導通端子との間に接続され、ＡＮＤ回路６１
の出力を遅延する遅延回路６３の出力（センスアンプ活
性化信号ＳＥ）に応じてオンする。トランジスタＰ２２
は、電源とトランジスタＮ２２のもう一方の導通端子と
接続され、トランジスタＰ２３は、電源とトランジスタ
Ｎ２３のもう一方の導通端子と接続される。
【０１２８】トランジスタＰ２３およびＮ２３のそれぞ
れゲートは、トランジスタＮ２２とＰ２２との接続ノー
ドＺ３０に接続される。トランジスタＰ２２およびＮ２
２のそれぞれゲートは、トランジスタＮ２３とＰ２３と
の接続ノードＺ３１に接続される。ノードトランジスタ
Ｎ２０およびＰ２０がオンすることにより、ノードＺ３
０は、ビット線ＢＬと電気的に接続される。トランジス
タＮ２１およびＰ２１がオンすることにより、ノードＺ
３１は、ビット線／ＢＬと電気的に接続される。
れゲートは、トランジスタＮ２２とＰ２２との接続ノー
ドＺ３０に接続される。トランジスタＰ２２およびＮ２
２のそれぞれゲートは、トランジスタＮ２３とＰ２３と
の接続ノードＺ３１に接続される。ノードトランジスタ
Ｎ２０およびＰ２０がオンすることにより、ノードＺ３
０は、ビット線ＢＬと電気的に接続される。トランジス
タＮ２１およびＰ２１がオンすることにより、ノードＺ
３１は、ビット線／ＢＬと電気的に接続される。
【０１２９】インバータ６４は、ノードＺ３０の信号を
反転する。インバータ６５は、ノードＺ３１の信号を反
転する。ラッチ回路６６は、ＮＡＮＤ回路６７および６
８で構成される。ラッチ回路６６は、インバータ６４お
よび６５の出力をラッチする。
反転する。インバータ６５は、ノードＺ３１の信号を反
転する。ラッチ回路６６は、ＮＡＮＤ回路６７および６
８で構成される。ラッチ回路６６は、インバータ６４お
よび６５の出力をラッチする。
【０１３０】ラッチ回路６６の出力ノードには、ＮＭＯ
ＳトランジスタＮ２４およびＰＭＯＳトランジスタＰ２
４で構成されるトランスファゲート６９が配置される。
トランジスタＮ２４は、内部ＣＬＫを受けるインバータ
７０の出力（内部／ＣＬＫ）に応じてオンし、トランジ
スタＰ２４は、内部／ＣＬＫを受けるインバータ７１の
出力に応じてオンする。
ＳトランジスタＮ２４およびＰＭＯＳトランジスタＰ２
４で構成されるトランスファゲート６９が配置される。
トランジスタＮ２４は、内部ＣＬＫを受けるインバータ
７０の出力（内部／ＣＬＫ）に応じてオンし、トランジ
スタＰ２４は、内部／ＣＬＫを受けるインバータ７１の
出力に応じてオンする。
【０１３１】トランスファゲート６９と出力バッファ５
６との間には、インバータ７３および７４で構成される
ラッチ回路７２が配置される。ラッチ回路７２の出力ノ
ードと出力バッファ５６との接続ノードを、プリバッフ
ァノードＺ３２とする。
６との間には、インバータ７３および７４で構成される
ラッチ回路７２が配置される。ラッチ回路７２の出力ノ
ードと出力バッファ５６との接続ノードを、プリバッフ
ァノードＺ３２とする。
【０１３２】ビット線からセンスアンプへの切替を行な
うカラム選択トランスファゲート６０の制御を、カラム
アドレスと内部ＣＬＫとの論理積をとった値（カラム＆
ＣＬＫ信号）で制御する。また、カラム＆ＣＬＫ信号を
遅延した結果得られるセンスアンプ活性化信号ＳＥによ
り、センスアンプ６２を活性化させる。センスアンプ６
２の出力ノードは、ラッチ回路６６を経てトランスファ
ゲート６９に接続する。このトランスファゲート６９
は、内部ＣＬＫを反転した内部／ＣＬＫで制御する。出
力バッファ５６は、トランスファゲート６９を介してラ
ッチ回路７２と接続される。
うカラム選択トランスファゲート６０の制御を、カラム
アドレスと内部ＣＬＫとの論理積をとった値（カラム＆
ＣＬＫ信号）で制御する。また、カラム＆ＣＬＫ信号を
遅延した結果得られるセンスアンプ活性化信号ＳＥによ
り、センスアンプ６２を活性化させる。センスアンプ６
２の出力ノードは、ラッチ回路６６を経てトランスファ
ゲート６９に接続する。このトランスファゲート６９
は、内部ＣＬＫを反転した内部／ＣＬＫで制御する。出
力バッファ５６は、トランスファゲート６９を介してラ
ッチ回路７２と接続される。
【０１３３】図２０に示す回路構成における動作タイミ
ングを、図２１を用いて説明する。図２１に示されるよ
うに、外部から入力される外部クロックＥＸＴＣＬＫに
対応して、内部ＣＬＫが発生する。内部／ＣＬＫは、内
部ＣＬＫと逆相の関係になる。
ングを、図２１を用いて説明する。図２１に示されるよ
うに、外部から入力される外部クロックＥＸＴＣＬＫに
対応して、内部ＣＬＫが発生する。内部／ＣＬＫは、内
部ＣＬＫと逆相の関係になる。
【０１３４】外部クロックＥＸＴＣＬＫの立上がりで、
外部アドレスが取込まれ、カラムアドレスを発生する。
カラム＆ＣＬＫ信号が、カラムアドレスおよび内部ＣＬ
Ｋにより、Ｈレベルに立上がる。続いて、カラム＆ＣＬ
Ｋ信号を遅延したセンスアンプ活性化信号ＳＥがＨレベ
ルに立上がる。センスアンプ６２が活性化する。この
際、ビット線対ＢＬ、／ＢＬの電位が変化する。内部Ｃ
ＬＫがＬレベル（内部／ＣＬＫがＨレベル）になる時点
で、プリバッファノードＺ３２の電位が変化する。
外部アドレスが取込まれ、カラムアドレスを発生する。
カラム＆ＣＬＫ信号が、カラムアドレスおよび内部ＣＬ
Ｋにより、Ｈレベルに立上がる。続いて、カラム＆ＣＬ
Ｋ信号を遅延したセンスアンプ活性化信号ＳＥがＨレベ
ルに立上がる。センスアンプ６２が活性化する。この
際、ビット線対ＢＬ、／ＢＬの電位が変化する。内部Ｃ
ＬＫがＬレベル（内部／ＣＬＫがＨレベル）になる時点
で、プリバッファノードＺ３２の電位が変化する。
【０１３５】本発明の実施の形態１１による半導体集積
回路の要部の他の構成例について、図２２を用いて説明
する。図２２に示す構成は、パイプライン動作に対応し
ている。つまり、外部クロックＥＸＴＣＬＫの第１の立
上がりでアドレスを取込み、第２の立上がりでデータを
出力する場合に対応する。
回路の要部の他の構成例について、図２２を用いて説明
する。図２２に示す構成は、パイプライン動作に対応し
ている。つまり、外部クロックＥＸＴＣＬＫの第１の立
上がりでアドレスを取込み、第２の立上がりでデータを
出力する場合に対応する。
【０１３６】図２２に示されるように、ビット線ＢＬ、
／ＢＬには、カラム選択トランスファゲート６０が配置
される。トランジスタＮ２０およびＮ２１は、ＡＮＤ回
路６１の出力するカラム＆ＣＬＫ信号によりオンし、ト
ランジスタＰ２０およびＰ２１は、ＡＮＤ回路６１の出
力を受けるインバータ６２の出力によりオンする。
／ＢＬには、カラム選択トランスファゲート６０が配置
される。トランジスタＮ２０およびＮ２１は、ＡＮＤ回
路６１の出力するカラム＆ＣＬＫ信号によりオンし、ト
ランジスタＰ２０およびＰ２１は、ＡＮＤ回路６１の出
力を受けるインバータ６２の出力によりオンする。
【０１３７】ビット線対ＢＬ、／ＢＬには、センスアン
プ６２が配置される。トランジスタＮ２４は、遅延回路
６３の出力するセンスアンプ活性化信号ＳＥに応じてオ
ンする。
プ６２が配置される。トランジスタＮ２４は、遅延回路
６３の出力するセンスアンプ活性化信号ＳＥに応じてオ
ンする。
【０１３８】センスアンプ６２に対して、インバータ６
４および６５を介して、ラッチ回路６６が配置される。
ラッチ回路６６の値は、トランスファゲート６９を介し
て、インバータ７６および７７で構成されるラッチ回路
７５でラッチされる。ラッチ回路７５の値は、トランス
ファゲート７８を介して、インバータ８０および８１で
構成されるラッチ回路７９でラッチされる。
４および６５を介して、ラッチ回路６６が配置される。
ラッチ回路６６の値は、トランスファゲート６９を介し
て、インバータ７６および７７で構成されるラッチ回路
７５でラッチされる。ラッチ回路７５の値は、トランス
ファゲート７８を介して、インバータ８０および８１で
構成されるラッチ回路７９でラッチされる。
【０１３９】トランスファゲート７８は、ＮＭＯＳトラ
ンジスタＮ２５およびＰＭＯＳトランジスタＰ２５で構
成されている。トランジスタＮ２５は、インバータ７１
の出力に応じてオンし、トランジスタＰ２５は、内部／
ＣＬＫに応じてオンする。
ンジスタＮ２５およびＰＭＯＳトランジスタＰ２５で構
成されている。トランジスタＮ２５は、インバータ７１
の出力に応じてオンし、トランジスタＰ２５は、内部／
ＣＬＫに応じてオンする。
【０１４０】ビット線からセンスアンプへの切替を行な
うカラム選択トランスファゲート６０の制御を、カラム
アドレスと内部ＣＬＫとの論理積をとった値（カラム＆
ＣＬＫ信号）で制御する。また、カラム＆ＣＬＫ信号を
遅延した結果得られるセンスアンプ活性化信号ＳＥによ
り、センスアンプ６２を活性化させる。センスアンプ６
２の出力ノードは、ラッチ回路６６を経てトランスファ
ゲート６９に接続する。トランスファゲート６９は、内
部ＣＬＫを反転した内部／ＣＬＫで制御する。トランス
ファゲート６９は、ラッチ回路７５を介して、トランス
ファゲート７８と接続される。トランスファゲート７８
は、内部ＣＬＫと同相で制御する。出力バッファ５６
は、ラッチ回路７９と接続される。
うカラム選択トランスファゲート６０の制御を、カラム
アドレスと内部ＣＬＫとの論理積をとった値（カラム＆
ＣＬＫ信号）で制御する。また、カラム＆ＣＬＫ信号を
遅延した結果得られるセンスアンプ活性化信号ＳＥによ
り、センスアンプ６２を活性化させる。センスアンプ６
２の出力ノードは、ラッチ回路６６を経てトランスファ
ゲート６９に接続する。トランスファゲート６９は、内
部ＣＬＫを反転した内部／ＣＬＫで制御する。トランス
ファゲート６９は、ラッチ回路７５を介して、トランス
ファゲート７８と接続される。トランスファゲート７８
は、内部ＣＬＫと同相で制御する。出力バッファ５６
は、ラッチ回路７９と接続される。
【０１４１】ラッチ回路７５とトランスファゲート７８
との接続ノードを、プリバッファノードＺ３４とする。
ラッチ回路７９と出力バッファ５６との接続ノードを、
プリバッファノードＺ３５とする。
との接続ノードを、プリバッファノードＺ３４とする。
ラッチ回路７９と出力バッファ５６との接続ノードを、
プリバッファノードＺ３５とする。
【０１４２】図２２に示す回路構成における動作タイミ
ングを、図２３を用いて説明する。図２３に示されるよ
うに、外部クロックＥＸＴＣＬＫに対応して、内部ＣＬ
Ｋが発生する。内部／ＣＬＫは、内部ＣＬＫと逆相の関
係になる。
ングを、図２３を用いて説明する。図２３に示されるよ
うに、外部クロックＥＸＴＣＬＫに対応して、内部ＣＬ
Ｋが発生する。内部／ＣＬＫは、内部ＣＬＫと逆相の関
係になる。
【０１４３】外部クロックＥＸＴＣＬＫの第１の立上が
りで外部アドレスが取込まれ、カラムアドレスが発生す
る。カラム＆ＣＬＫ信号が、カラムアドレスおよび内部
ＣＬＫにより、Ｈレベルに立上がる。続いて、カラム＆
ＣＬＫ信号を遅延したセンスアンプ活性化信号ＳＥがＨ
レベルに立上がる。センスアンプ６２が活性化する。こ
の際、ビット線対ＢＬ、／ＢＬの電位が変化する。
りで外部アドレスが取込まれ、カラムアドレスが発生す
る。カラム＆ＣＬＫ信号が、カラムアドレスおよび内部
ＣＬＫにより、Ｈレベルに立上がる。続いて、カラム＆
ＣＬＫ信号を遅延したセンスアンプ活性化信号ＳＥがＨ
レベルに立上がる。センスアンプ６２が活性化する。こ
の際、ビット線対ＢＬ、／ＢＬの電位が変化する。
【０１４４】内部ＣＬＫがＬレベル（内部／ＣＬＫがＨ
レベル）になる時点で、プリバッファノードＺ３４の電
位が変化する。
レベル）になる時点で、プリバッファノードＺ３４の電
位が変化する。
【０１４５】さらに、第２の外部クロックＥＸＴＣＬＫ
に応じて、内部ＣＬＫがＨレベル（内部／ＣＬＫがＬレ
ベル）になる時点で、プリバッファノードＺ３５の電位
が変化する。
に応じて、内部ＣＬＫがＨレベル（内部／ＣＬＫがＬレ
ベル）になる時点で、プリバッファノードＺ３５の電位
が変化する。
【０１４６】このように構成することにより、内部読出
しマージンを確保することができる。また、クロック信
号でレジスタを制御することにより、センスアンプとし
て、消費電流の少ないラッチ型を使用することが可能に
なる。また、デバイス設計が容易になる。
しマージンを確保することができる。また、クロック信
号でレジスタを制御することにより、センスアンプとし
て、消費電流の少ないラッチ型を使用することが可能に
なる。また、デバイス設計が容易になる。
【０１４７】［実施の形態１２］本発明の実施の形態１
２による半導体集積回路について説明する。本発明の実
施の形態１２では、ワード線の活性タイミングを制御す
ることで、動作時における消費電力の低減化を図る。
２による半導体集積回路について説明する。本発明の実
施の形態１２では、ワード線の活性タイミングを制御す
ることで、動作時における消費電力の低減化を図る。
【０１４８】本発明の実施の形態１２による半導体集積
回路の全体構成について、図２４を用いて説明する。図
２４に示される半導体集積回路は、内部ＣＬＫ信号発生
回路５０、内部コントロール信号発生回路５１、アドレ
スバッファ８１、メモリセルアレイ５３、ワード線を活
性化させるためのワード線活性化信号を発生するワード
線活性化信号発生回路８０、および遅延回路８２を備え
る。
回路の全体構成について、図２４を用いて説明する。図
２４に示される半導体集積回路は、内部ＣＬＫ信号発生
回路５０、内部コントロール信号発生回路５１、アドレ
スバッファ８１、メモリセルアレイ５３、ワード線を活
性化させるためのワード線活性化信号を発生するワード
線活性化信号発生回路８０、および遅延回路８２を備え
る。
【０１４９】内部ＣＬＫ信号発生回路５０は、外部クロ
ックＥＸＴＣＬＫを受けて内部クロックを発生する。内
部コントロール信号発生回路５１は、外部制御信号（ラ
イトイネーブル信号／ＷＥ、チップ選択信号／ＣＳ、ア
ウトプットイネーブル信号／ＯＥ）を受けて内部制御信
号を発生するとともに、内部ＣＬＫ信号発生回路５０の
出力を受けて、内部クロックＣＬＫ１を出力する。アド
レスバッファ８１は、外部アドレスを受ける。遅延回路
８２は、内部コントロール信号発生回路５１の出力を受
けて、内部クロックＣＬＫ１を遅延した内部クロックＣ
ＬＫ２を発生する。ワード線活性化信号発生回路８０
は、内部クロックＣＬＫ１およびＣＬＫ２に基づき、ワ
ード線活性化信号の活性期間を決定する。ワード線活性
化信号により、入力される外部アドレスに対応するワー
ド線が選択状態になる。
ックＥＸＴＣＬＫを受けて内部クロックを発生する。内
部コントロール信号発生回路５１は、外部制御信号（ラ
イトイネーブル信号／ＷＥ、チップ選択信号／ＣＳ、ア
ウトプットイネーブル信号／ＯＥ）を受けて内部制御信
号を発生するとともに、内部ＣＬＫ信号発生回路５０の
出力を受けて、内部クロックＣＬＫ１を出力する。アド
レスバッファ８１は、外部アドレスを受ける。遅延回路
８２は、内部コントロール信号発生回路５１の出力を受
けて、内部クロックＣＬＫ１を遅延した内部クロックＣ
ＬＫ２を発生する。ワード線活性化信号発生回路８０
は、内部クロックＣＬＫ１およびＣＬＫ２に基づき、ワ
ード線活性化信号の活性期間を決定する。ワード線活性
化信号により、入力される外部アドレスに対応するワー
ド線が選択状態になる。
【０１５０】なお、内部コントロール信号発生回路５１
およびアドレスバッファ８０は、内部ＣＬＫ発生回路５
０の出力に同期して動作する。
およびアドレスバッファ８０は、内部ＣＬＫ発生回路５
０の出力に同期して動作する。
【０１５１】ワード線活性化信号の第１の活性タイミン
グ例について説明する。ワード線活性化信号発生回路８
０は、内部クロックＣＬＫ１の立上がりでワード線活性
化信号を立上げ、内部クロックＣＬＫ２の立上がり、ま
たは次の内部クロックＣＬＫ１の立上がりでワード線活
性化信号を立下げる。
グ例について説明する。ワード線活性化信号発生回路８
０は、内部クロックＣＬＫ１の立上がりでワード線活性
化信号を立上げ、内部クロックＣＬＫ２の立上がり、ま
たは次の内部クロックＣＬＫ１の立上がりでワード線活
性化信号を立下げる。
【０１５２】第１の活性タイミング例について、図２５
および図２６を用いて説明する。図２５は、外部クロッ
クＥＸＴＣＬＫのクロックサイクルが長い場合に対応し
ている（サイクルレイトを１０ｔとする）。図２５を参
照して、外部クロックＥＸＴＣＬＫに応じて、内部クロ
ックＣＬＫ１が発生する。内部クロックＣＬＫ１がＨレ
ベルに立上がってから所定期間経過後に、内部クロック
ＣＬＫ２がＨレベルに立上がる。内部クロックＣＬＫ１
がＬレベルに立下がってから所定期間経過後に、内部ク
ロックＣＬＫ２がＬレベルに立下がる。
および図２６を用いて説明する。図２５は、外部クロッ
クＥＸＴＣＬＫのクロックサイクルが長い場合に対応し
ている（サイクルレイトを１０ｔとする）。図２５を参
照して、外部クロックＥＸＴＣＬＫに応じて、内部クロ
ックＣＬＫ１が発生する。内部クロックＣＬＫ１がＨレ
ベルに立上がってから所定期間経過後に、内部クロック
ＣＬＫ２がＨレベルに立上がる。内部クロックＣＬＫ１
がＬレベルに立下がってから所定期間経過後に、内部ク
ロックＣＬＫ２がＬレベルに立下がる。
【０１５３】チップ選択信号／ＣＳおよびライトイネー
ブル信号／ＷＥが、Ｌレベル、アウトプットイネーブル
信号／ＯＥが、Ｈレベルであるとする。アドレスＡ０が
取込まれる。
ブル信号／ＷＥが、Ｌレベル、アウトプットイネーブル
信号／ＯＥが、Ｈレベルであるとする。アドレスＡ０が
取込まれる。
【０１５４】この際、ワード線活性化信号発生回路８０
は、内部クロックＣＬＫ１がＨレベルに立上がると、ア
ドレスＡ０に対応するワード線活性化信号φＷＬをＨレ
ベルに立上げ、内部クロックＣＬＫ２がＨレベルに立上
がると、ワード線活性化信号φＷＬをＬレベルに立下げ
る。
は、内部クロックＣＬＫ１がＨレベルに立上がると、ア
ドレスＡ０に対応するワード線活性化信号φＷＬをＨレ
ベルに立上げ、内部クロックＣＬＫ２がＨレベルに立上
がると、ワード線活性化信号φＷＬをＬレベルに立下げ
る。
【０１５５】すなわち、ワード線が選択駆動される期間
は、内部クロックＣＬＫ１がＨレベルに立上がってから
内部クロックＣＬＫ２がＨレベルに立上がるまでの期間
により決定される。なお、次の内部クロックＣＬＫ１の
立上がりでワード線活性化信号φＷＬを立下げた場合よ
りも、ワード線活性化信号φＷＬの活性期間は短い。
は、内部クロックＣＬＫ１がＨレベルに立上がってから
内部クロックＣＬＫ２がＨレベルに立上がるまでの期間
により決定される。なお、次の内部クロックＣＬＫ１の
立上がりでワード線活性化信号φＷＬを立下げた場合よ
りも、ワード線活性化信号φＷＬの活性期間は短い。
【０１５６】図２６は、外部クロックＥＸＴＣＬＫのク
ロックサイクルが短い場合に対応している（サイクルレ
イトを２ｔとする）。図２６を参照して、第１番目の外
部クロックＥＸＴＣＬＫに応じて、第１番目の内部クロ
ックＣＬＫ１が発生する。第１番目の内部クロックＣＬ
Ｋ１がＨレベルに立上がってから所定期間経過後に、第
１番目の内部クロックＣＬＫ２がＨレベルに立上がり、
第１番目の内部クロックＣＬＫ１がＬレベルに立下がっ
てから所定期間経過後に、第１番目の内部クロックＣＬ
Ｋ２がＬレベルに立下がる。
ロックサイクルが短い場合に対応している（サイクルレ
イトを２ｔとする）。図２６を参照して、第１番目の外
部クロックＥＸＴＣＬＫに応じて、第１番目の内部クロ
ックＣＬＫ１が発生する。第１番目の内部クロックＣＬ
Ｋ１がＨレベルに立上がってから所定期間経過後に、第
１番目の内部クロックＣＬＫ２がＨレベルに立上がり、
第１番目の内部クロックＣＬＫ１がＬレベルに立下がっ
てから所定期間経過後に、第１番目の内部クロックＣＬ
Ｋ２がＬレベルに立下がる。
【０１５７】チップ選択信号／ＣＳおよびライトイネー
ブル信号／ＷＥが、Ｌレベル、アウトプットイネーブル
信号／ＯＥが、Ｈレベルであるとする。アドレスＡ０が
取込まれる。
ブル信号／ＷＥが、Ｌレベル、アウトプットイネーブル
信号／ＯＥが、Ｈレベルであるとする。アドレスＡ０が
取込まれる。
【０１５８】この際、ワード線活性化信号発生回路８０
は、第１番目の内部クロックＣＬＫ１がＨレベルに立上
がると、アドレスＡ０に対応するワード線活性化信号φ
ＷＬをＨレベルに立上げる。
は、第１番目の内部クロックＣＬＫ１がＨレベルに立上
がると、アドレスＡ０に対応するワード線活性化信号φ
ＷＬをＨレベルに立上げる。
【０１５９】第２番目の外部クロックＥＸＴＣＬＫに応
じて、第２番目の内部クロックＣＬＫ１が発生する。第
２番目の内部クロックＣＬＫ１がＨレベルに立上がって
から所定期間経過後に、第２番目の内部クロックＣＬＫ
２がＨレベルに立上がり、第２番目の内部クロックＣＬ
Ｋ１がＬレベルに立下がってから所定期間経過後に、第
２番目の内部クロックＣＬＫ２がＬレベルに立下がる。
じて、第２番目の内部クロックＣＬＫ１が発生する。第
２番目の内部クロックＣＬＫ１がＨレベルに立上がって
から所定期間経過後に、第２番目の内部クロックＣＬＫ
２がＨレベルに立上がり、第２番目の内部クロックＣＬ
Ｋ１がＬレベルに立下がってから所定期間経過後に、第
２番目の内部クロックＣＬＫ２がＬレベルに立下がる。
【０１６０】ワード線活性化信号発生回路８０は、第２
番目の内部クロックＣＬＫ１が立上がると、ワード線活
性化信号φＷＬを立下げる。
番目の内部クロックＣＬＫ１が立上がると、ワード線活
性化信号φＷＬを立下げる。
【０１６１】すなわち、ワード線が選択駆動される期間
は、内部クロックＣＬＫ１が立上がってから次の内部ク
ロックＣＬＫ１が立上がるまでの期間により決定され
る。なお、第２番目の内部クロックＣＬＫ２の立上がり
でワード線活性化信号φＷＬを立下げた場合よりも、ワ
ード線活性化信号φＷＬの活性期間は短い。
は、内部クロックＣＬＫ１が立上がってから次の内部ク
ロックＣＬＫ１が立上がるまでの期間により決定され
る。なお、第２番目の内部クロックＣＬＫ２の立上がり
でワード線活性化信号φＷＬを立下げた場合よりも、ワ
ード線活性化信号φＷＬの活性期間は短い。
【０１６２】ワード線活性化信号の第２の活性タイミン
グ例について説明する。ワード線活性化信号発生回路８
０は、内部クロックＣＬＫ１の立上がりでワード線活性
化信号を立上げ、内部クロックＣＬＫ２の立下がり、ま
たは次の内部クロックＣＬＫ１の立上がりでワード線活
性化信号を立下げる。
グ例について説明する。ワード線活性化信号発生回路８
０は、内部クロックＣＬＫ１の立上がりでワード線活性
化信号を立上げ、内部クロックＣＬＫ２の立下がり、ま
たは次の内部クロックＣＬＫ１の立上がりでワード線活
性化信号を立下げる。
【０１６３】第２の活性タイミング例について、図２７
および図２８を用いて説明する。図２７は、外部クロッ
クＥＸＴＣＬＫのクロックサイクルが長い場合に対応し
ている（サイクルレイトを１０ｔとする）。図２７を参
照して、外部クロックＥＸＴＣＬＫに応じて、内部クロ
ックＣＬＫ１が発生する。内部クロックＣＬＫ１がＨレ
ベルに立上がってから所定期間経過後に、内部クロック
ＣＬＫ２がＨレベルに立上がる。内部クロックＣＬＫ１
がＬレベルに立下がってから所定期間経過後に、内部ク
ロックＣＬＫ２がＬレベルに立下がる。
および図２８を用いて説明する。図２７は、外部クロッ
クＥＸＴＣＬＫのクロックサイクルが長い場合に対応し
ている（サイクルレイトを１０ｔとする）。図２７を参
照して、外部クロックＥＸＴＣＬＫに応じて、内部クロ
ックＣＬＫ１が発生する。内部クロックＣＬＫ１がＨレ
ベルに立上がってから所定期間経過後に、内部クロック
ＣＬＫ２がＨレベルに立上がる。内部クロックＣＬＫ１
がＬレベルに立下がってから所定期間経過後に、内部ク
ロックＣＬＫ２がＬレベルに立下がる。
【０１６４】チップ選択信号／ＣＳおよびライトイネー
ブル信号／ＷＥが、Ｌレベル、アウトプットイネーブル
信号／ＯＥが、Ｈレベルであるとする。アドレスＡ０が
取込まれる。
ブル信号／ＷＥが、Ｌレベル、アウトプットイネーブル
信号／ＯＥが、Ｈレベルであるとする。アドレスＡ０が
取込まれる。
【０１６５】この際、ワード線活性化信号発生回路８０
は、内部クロックＣＬＫ１がＨレベルに立上がると、ア
ドレスＡ０に対応のワード線活性化信号φＷＬをＨレベ
ルに立上げ、内部クロックＣＬＫ２がＬレベルに立下が
ると、ワード線活性化信号φＷＬをＬレベルに立下げ
る。
は、内部クロックＣＬＫ１がＨレベルに立上がると、ア
ドレスＡ０に対応のワード線活性化信号φＷＬをＨレベ
ルに立上げ、内部クロックＣＬＫ２がＬレベルに立下が
ると、ワード線活性化信号φＷＬをＬレベルに立下げ
る。
【０１６６】すなわち、ワード線が選択駆動される期間
は、内部クロックＣＬＫ１がＨレベルに立上がってから
内部クロックＣＬＫ２がＬレベルに立下がるまでの期間
により決定される。なお、次の内部クロックＣＬＫ１の
立上がりでワード線活性化信号φＷＬを立下げた場合よ
りも、ワード線活性化信号φＷＬの活性期間は短い。
は、内部クロックＣＬＫ１がＨレベルに立上がってから
内部クロックＣＬＫ２がＬレベルに立下がるまでの期間
により決定される。なお、次の内部クロックＣＬＫ１の
立上がりでワード線活性化信号φＷＬを立下げた場合よ
りも、ワード線活性化信号φＷＬの活性期間は短い。
【０１６７】図２８は、外部クロックＥＸＴＣＬＫのク
ロックサイクルが短い場合に対応している（サイクルレ
イトを２ｔとする）。図２８を参照して、第１番目の外
部クロックＥＸＴＣＬＫに応じて、第１番目の内部クロ
ックＣＬＫ１が発生する。第１番目の内部クロックＣＬ
Ｋ１がＨレベルに立上がってから所定期間経過後に、第
１番目の内部クロックＣＬＫ２がＨレベルに立上がり、
第１番目の内部クロックＣＬＫ１がＬレベルに立下がっ
てから所定期間経過後に、第１番目の内部クロックＣＬ
Ｋ２がＬレベルに立下がる。
ロックサイクルが短い場合に対応している（サイクルレ
イトを２ｔとする）。図２８を参照して、第１番目の外
部クロックＥＸＴＣＬＫに応じて、第１番目の内部クロ
ックＣＬＫ１が発生する。第１番目の内部クロックＣＬ
Ｋ１がＨレベルに立上がってから所定期間経過後に、第
１番目の内部クロックＣＬＫ２がＨレベルに立上がり、
第１番目の内部クロックＣＬＫ１がＬレベルに立下がっ
てから所定期間経過後に、第１番目の内部クロックＣＬ
Ｋ２がＬレベルに立下がる。
【０１６８】チップ選択信号／ＣＳおよびライトイネー
ブル信号／ＷＥが、Ｌレベル、アウトプットイネーブル
信号／ＯＥが、Ｈレベルであるとする。アドレスＡ０が
取込まれる。
ブル信号／ＷＥが、Ｌレベル、アウトプットイネーブル
信号／ＯＥが、Ｈレベルであるとする。アドレスＡ０が
取込まれる。
【０１６９】この際、ワード線活性化信号発生回路８０
は、第１番目の内部クロックＣＬＫ１がＨレベルに立上
がると、アドレスＡ０に対応するワード線活性化信号φ
ＷＬをＨレベルに立上げる。
は、第１番目の内部クロックＣＬＫ１がＨレベルに立上
がると、アドレスＡ０に対応するワード線活性化信号φ
ＷＬをＨレベルに立上げる。
【０１７０】第２番目の外部クロックＥＸＴＣＬＫに応
じて、第２番目の内部クロックＣＬＫ１が発生する。第
２番目の内部クロックＣＬＫ１がＨレベルに立上がって
から所定期間経過後に、第２番目の内部クロックＣＬＫ
２がＨレベルに立上がり、第２番目の内部クロックＣＬ
Ｋ１がＬレベルに立下がってから所定期間経過後に、第
２番目の内部クロックＣＬＫ２がＬレベルに立下がる。
じて、第２番目の内部クロックＣＬＫ１が発生する。第
２番目の内部クロックＣＬＫ１がＨレベルに立上がって
から所定期間経過後に、第２番目の内部クロックＣＬＫ
２がＨレベルに立上がり、第２番目の内部クロックＣＬ
Ｋ１がＬレベルに立下がってから所定期間経過後に、第
２番目の内部クロックＣＬＫ２がＬレベルに立下がる。
【０１７１】ワード線活性化信号発生回路８０は、第２
番目の内部クロックＣＬＫ１の立上がりに応じて、ワー
ド線活性化信号φＷＬを立下げる。
番目の内部クロックＣＬＫ１の立上がりに応じて、ワー
ド線活性化信号φＷＬを立下げる。
【０１７２】すなわち、ワード線が選択駆動される期間
は、内部クロックＣＬＫ１が立上がってから次の内部ク
ロックＣＬＫ１が立上がるまでの期間により決定され
る。なお、第２番目の内部クロックＣＬＫ２の立下がり
でワード線活性化信号φＷＬを立下げた場合よりも、ワ
ード線活性化信号φＷＬの活性期間は短い。
は、内部クロックＣＬＫ１が立上がってから次の内部ク
ロックＣＬＫ１が立上がるまでの期間により決定され
る。なお、第２番目の内部クロックＣＬＫ２の立下がり
でワード線活性化信号φＷＬを立下げた場合よりも、ワ
ード線活性化信号φＷＬの活性期間は短い。
【０１７３】ワード線活性化信号の第３の活性タイミン
グ例について説明する。ワード線活性化信号発生回路８
０は、内部クロックＣＬＫ１の立上がりでワード線活性
化信号を立上げ、内部クロックＣＬＫ２の立上がり、ま
たは内部クロックＣＬＫ１の立下がりワード線活性化信
号を立下げる。
グ例について説明する。ワード線活性化信号発生回路８
０は、内部クロックＣＬＫ１の立上がりでワード線活性
化信号を立上げ、内部クロックＣＬＫ２の立上がり、ま
たは内部クロックＣＬＫ１の立下がりワード線活性化信
号を立下げる。
【０１７４】第３のタイミング例について、図２９およ
び図３０を用いて説明する。図２９は、外部クロックＥ
ＸＴＣＬＫのクロックサイクルが長い場合に対応してい
る（サイクルレイトを１０ｔとする）。図２９を参照し
て、外部クロックＥＸＴＣＬＫに応じて、内部クロック
ＣＬＫ１が発生する。内部クロックＣＬＫ１がＨレベル
に立上がってから所定期間経過後に、内部クロックＣＬ
Ｋ２がＨレベルに立上がる。内部クロックＣＬＫ１がＬ
レベルに立下がってから所定期間経過後に、内部クロッ
クＣＬＫ２がＬレベルに立下がる。
び図３０を用いて説明する。図２９は、外部クロックＥ
ＸＴＣＬＫのクロックサイクルが長い場合に対応してい
る（サイクルレイトを１０ｔとする）。図２９を参照し
て、外部クロックＥＸＴＣＬＫに応じて、内部クロック
ＣＬＫ１が発生する。内部クロックＣＬＫ１がＨレベル
に立上がってから所定期間経過後に、内部クロックＣＬ
Ｋ２がＨレベルに立上がる。内部クロックＣＬＫ１がＬ
レベルに立下がってから所定期間経過後に、内部クロッ
クＣＬＫ２がＬレベルに立下がる。
【０１７５】チップ選択信号／ＣＳおよびライトイネー
ブル信号／ＷＥが、Ｌレベル、アウトプットイネーブル
信号／ＯＥが、Ｈレベルであるとする。アドレスＡ０が
取込まれる。
ブル信号／ＷＥが、Ｌレベル、アウトプットイネーブル
信号／ＯＥが、Ｈレベルであるとする。アドレスＡ０が
取込まれる。
【０１７６】この際、ワード線活性化信号発生回路８０
は、内部クロックＣＬＫ１がＨレベルに立上がると、ア
ドレスＡ０に対応のワード線活性化信号φＷＬをＨレベ
ルに立上げ、内部クロックＣＬＫ２がＨレベルに立上が
ると、ワード線活性化信号φＷＬをＬレベルに立下げ
る。
は、内部クロックＣＬＫ１がＨレベルに立上がると、ア
ドレスＡ０に対応のワード線活性化信号φＷＬをＨレベ
ルに立上げ、内部クロックＣＬＫ２がＨレベルに立上が
ると、ワード線活性化信号φＷＬをＬレベルに立下げ
る。
【０１７７】すなわち、ワード線が選択駆動される期間
は、内部クロックＣＬＫ１が立上がってから内部クロッ
クＣＬＫ２が立上がるまでの期間により決定される。な
お、内部クロックＣＬＫ１の立下がりでワード線活性化
信号φＷＬを立下げた場合よりも、ワード線活性化信号
φＷＬの活性期間が短くなる。
は、内部クロックＣＬＫ１が立上がってから内部クロッ
クＣＬＫ２が立上がるまでの期間により決定される。な
お、内部クロックＣＬＫ１の立下がりでワード線活性化
信号φＷＬを立下げた場合よりも、ワード線活性化信号
φＷＬの活性期間が短くなる。
【０１７８】図３０は、外部クロックＥＸＴＣＬＫのク
ロックサイクルが短い場合に対応している（サイクルレ
イトを２ｔとする）。図３０を参照して、第１番目の外
部クロックＥＸＴＣＬＫに応じて、第１番目の内部クロ
ックＣＬＫ１が発生する。第１番目の内部クロックＣＬ
Ｋ１がＨレベルに立上がってから所定期間経過後に、第
１番目の内部クロックＣＬＫ２がＨレベルに立上がり、
第１番目の内部クロックＣＬＫ１がＬレベルに立下がっ
てから所定期間経過後に、第１番目の内部クロックＣＬ
Ｋ２がＬレベルに立下がる。チップ選択信号／ＣＳおよ
びライトイネーブル信号／ＷＥが、Ｌレベル、アウトプ
ットイネーブル信号／ＯＥが、Ｈレベルであるとする。
アドレスＡ０が取込まれる。
ロックサイクルが短い場合に対応している（サイクルレ
イトを２ｔとする）。図３０を参照して、第１番目の外
部クロックＥＸＴＣＬＫに応じて、第１番目の内部クロ
ックＣＬＫ１が発生する。第１番目の内部クロックＣＬ
Ｋ１がＨレベルに立上がってから所定期間経過後に、第
１番目の内部クロックＣＬＫ２がＨレベルに立上がり、
第１番目の内部クロックＣＬＫ１がＬレベルに立下がっ
てから所定期間経過後に、第１番目の内部クロックＣＬ
Ｋ２がＬレベルに立下がる。チップ選択信号／ＣＳおよ
びライトイネーブル信号／ＷＥが、Ｌレベル、アウトプ
ットイネーブル信号／ＯＥが、Ｈレベルであるとする。
アドレスＡ０が取込まれる。
【０１７９】この際、ワード線活性化信号発生回路８０
は、第１番目の内部クロックＣＬＫ１がＨレベルに立上
がると、アドレスＡ０に対応するワード線活性化信号φ
ＷＬをＨレベルに立上げ、第１番目の内部クロックＣＬ
Ｋ１の立下がり応じて、ワード線活性化信号φＷＬを立
下げる。
は、第１番目の内部クロックＣＬＫ１がＨレベルに立上
がると、アドレスＡ０に対応するワード線活性化信号φ
ＷＬをＨレベルに立上げ、第１番目の内部クロックＣＬ
Ｋ１の立下がり応じて、ワード線活性化信号φＷＬを立
下げる。
【０１８０】すなわち、ワード線が選択駆動される期間
は、内部クロックＣＬＫ１の活性期間により決定され
る。なお、次（第２番目）の内部クロックＣＬＫ２の立
上がりでワード線活性化信号φＷＬを立下げた場合より
も、ワード線活性化信号φＷＬの活性期間は短い。
は、内部クロックＣＬＫ１の活性期間により決定され
る。なお、次（第２番目）の内部クロックＣＬＫ２の立
上がりでワード線活性化信号φＷＬを立下げた場合より
も、ワード線活性化信号φＷＬの活性期間は短い。
【０１８１】このように、２つの内部クロックを用いる
ことにより、ワード線が選択駆動される期間を制御する
ことができる。この結果、動作時における消費電力が低
減される。
ことにより、ワード線が選択駆動される期間を制御する
ことができる。この結果、動作時における消費電力が低
減される。
【０１８２】［実施の形態１３］本発明の実施の形態１
３による半導体集積回路について説明する。本発明の実
施の形態１３による半導体集積回路の基本構成は、本発
明の実施の形態１２と同じである。本発明の実施の形態
１３によるワード線活性化信号の活性タイミングについ
て説明する。
３による半導体集積回路について説明する。本発明の実
施の形態１３による半導体集積回路の基本構成は、本発
明の実施の形態１２と同じである。本発明の実施の形態
１３によるワード線活性化信号の活性タイミングについ
て説明する。
【０１８３】第１の活性タイミング例について、図３１
を用いて説明する。図３１は、外部クロックＥＸＴＣＬ
Ｋのクロックサイクルが長い場合に対応している（サイ
クルレイトを１０ｔとする）。図３１を参照して、外部
クロックＥＸＴＣＬＫに応じて、内部クロックＣＬＫ１
が発生する。内部クロックＣＬＫ１がＨレベルに立上が
ってから所定期間経過後に、内部クロックＣＬＫ２がＨ
レベルに立上がる。内部クロックＣＬＫ１がＬレベルに
立下がってから所定期間経過後に、内部クロックＣＬＫ
２がＬレベルに立下がる。
を用いて説明する。図３１は、外部クロックＥＸＴＣＬ
Ｋのクロックサイクルが長い場合に対応している（サイ
クルレイトを１０ｔとする）。図３１を参照して、外部
クロックＥＸＴＣＬＫに応じて、内部クロックＣＬＫ１
が発生する。内部クロックＣＬＫ１がＨレベルに立上が
ってから所定期間経過後に、内部クロックＣＬＫ２がＨ
レベルに立上がる。内部クロックＣＬＫ１がＬレベルに
立下がってから所定期間経過後に、内部クロックＣＬＫ
２がＬレベルに立下がる。
【０１８４】チップ選択信号／ＣＳおよびライトイネー
ブル信号／ＷＥが、Ｌレベル、アウトプットイネーブル
信号／ＯＥが、Ｈレベルであるとする。アドレスＡ０が
取込まれる。
ブル信号／ＷＥが、Ｌレベル、アウトプットイネーブル
信号／ＯＥが、Ｈレベルであるとする。アドレスＡ０が
取込まれる。
【０１８５】この際、ワード線活性化信号発生回路８０
は、内部クロックＣＬＫ２がＨレベルに立上がると、ア
ドレスＡ０に対応のワード線活性化信号φＷＬをＨレベ
ルに立上げ、内部クロックＣＬＫ１がＬレベルに立下が
ると、ワード線活性化信号φＷＬをＬレベルに立下げ
る。
は、内部クロックＣＬＫ２がＨレベルに立上がると、ア
ドレスＡ０に対応のワード線活性化信号φＷＬをＨレベ
ルに立上げ、内部クロックＣＬＫ１がＬレベルに立下が
ると、ワード線活性化信号φＷＬをＬレベルに立下げ
る。
【０１８６】第２の活性タイミング例について、図３２
を用いて説明する。図３２は、外部クロックＥＸＴＣＬ
Ｋのクロックサイクルが長い場合に対応している（サイ
クルレイトを１０ｔとする）。図３２を参照して、第１
番目の外部クロックＥＸＴＣＬＫに応じて、第１番目の
内部クロックＣＬＫ１が発生する。第１番目の内部クロ
ックＣＬＫ１がＨレベルに立上がってから所定期間経過
後に、第１番目の内部クロックＣＬＫ２がＨレベルに立
上がり、第１番目の内部クロックＣＬＫ１がＬレベルに
立下がってから所定期間経過後に、第１番目の内部クロ
ックＣＬＫ２がＬレベルに立下がる。
を用いて説明する。図３２は、外部クロックＥＸＴＣＬ
Ｋのクロックサイクルが長い場合に対応している（サイ
クルレイトを１０ｔとする）。図３２を参照して、第１
番目の外部クロックＥＸＴＣＬＫに応じて、第１番目の
内部クロックＣＬＫ１が発生する。第１番目の内部クロ
ックＣＬＫ１がＨレベルに立上がってから所定期間経過
後に、第１番目の内部クロックＣＬＫ２がＨレベルに立
上がり、第１番目の内部クロックＣＬＫ１がＬレベルに
立下がってから所定期間経過後に、第１番目の内部クロ
ックＣＬＫ２がＬレベルに立下がる。
【０１８７】チップ選択信号／ＣＳおよびライトイネー
ブル信号／ＷＥが、Ｌレベル、アウトプットイネーブル
信号／ＯＥが、Ｈレベルであるとする。アドレスＡ０が
取込まれる。
ブル信号／ＷＥが、Ｌレベル、アウトプットイネーブル
信号／ＯＥが、Ｈレベルであるとする。アドレスＡ０が
取込まれる。
【０１８８】この際、ワード線活性化信号発生回路８０
は、第１番目の内部クロックＣＬＫ２がＨレベルに立上
がると、アドレスＡ０に対応するワード線活性化信号φ
ＷＬをＨレベルに立上げる。
は、第１番目の内部クロックＣＬＫ２がＨレベルに立上
がると、アドレスＡ０に対応するワード線活性化信号φ
ＷＬをＨレベルに立上げる。
【０１８９】第２番目の外部クロックＥＸＴＣＬＫに応
じて、第２番目の内部クロックＣＬＫ１が発生する。第
２番目の内部クロックＣＬＫ１がＨレベルに立上がって
から所定期間経過後に、第２番目の内部クロックＣＬＫ
２がＨレベルに立上がり、第２番目の内部クロックＣＬ
Ｋ１がＬレベルに立下がってから所定期間経過後に、第
２番目の内部クロックＣＬＫ２がＬレベルに立下がる。
じて、第２番目の内部クロックＣＬＫ１が発生する。第
２番目の内部クロックＣＬＫ１がＨレベルに立上がって
から所定期間経過後に、第２番目の内部クロックＣＬＫ
２がＨレベルに立上がり、第２番目の内部クロックＣＬ
Ｋ１がＬレベルに立下がってから所定期間経過後に、第
２番目の内部クロックＣＬＫ２がＬレベルに立下がる。
【０１９０】ワード線活性化信号発生回路８０は、第２
番目の内部クロックＣＬＫ１の立上がりに応じて、ワー
ド線活性化信号φＷＬを立下げる。
番目の内部クロックＣＬＫ１の立上がりに応じて、ワー
ド線活性化信号φＷＬを立下げる。
【０１９１】すなわち、ワード線活性化信号発生回路８
０は、内部クロックＣＬＫ１を遅延した内部クロックＣ
ＬＫ２の立上がりでワード線活性化信号を立上げ、次の
内部クロックＣＬＫ１の立上がりでワード線活性化信号
を立下げる。
０は、内部クロックＣＬＫ１を遅延した内部クロックＣ
ＬＫ２の立上がりでワード線活性化信号を立上げ、次の
内部クロックＣＬＫ１の立上がりでワード線活性化信号
を立下げる。
【０１９２】このように、２つの内部クロックを用いる
ことにより、ワード線が選択駆動される期間を制御する
ことができる。この結果、動作時における消費電力が低
減される。
ことにより、ワード線が選択駆動される期間を制御する
ことができる。この結果、動作時における消費電力が低
減される。
【０１９３】［実施の形態１４］本発明の実施の形態１
４による半導体集積回路について説明する。本発明の実
施の形態１４による半導体集積回路では、ワード線の活
性タイミングを制御するとともに、読出動作時と書込動
作時とで、ワード線活性化信号の活性タイミングを変え
る。
４による半導体集積回路について説明する。本発明の実
施の形態１４による半導体集積回路では、ワード線の活
性タイミングを制御するとともに、読出動作時と書込動
作時とで、ワード線活性化信号の活性タイミングを変え
る。
【０１９４】本発明の実施の形態１４による半導体集積
回路の全体構成について、図３３を用いて説明する。図
３３に示される半導体集積回路は、内部ＣＬＫ信号発生
回路５０、内部コントロール信号発生回路５１、アドレ
スバッファ８１、メモリセルアレイ５３、内部コントロ
ール信号発生回路５１の出力に基づき、内部クロックＣ
ＬＫ１を発生するＣＬＫ１発生回路９１、内部コントロ
ール信号発生回路５１の出力に基づき、内部クロックＣ
ＬＫ２を発生するＣＬＫ２発生回路９２、書込動作時に
ワード線を活性化させるためのワード線活性化信号を発
生するワード線活性化信号発生回路９３、読出動作時に
ワード線を活性化させるためのワード線活性化信号を発
生するワード線活性化信号発生回路９４、およびデータ
入出力回路９５を備える。
回路の全体構成について、図３３を用いて説明する。図
３３に示される半導体集積回路は、内部ＣＬＫ信号発生
回路５０、内部コントロール信号発生回路５１、アドレ
スバッファ８１、メモリセルアレイ５３、内部コントロ
ール信号発生回路５１の出力に基づき、内部クロックＣ
ＬＫ１を発生するＣＬＫ１発生回路９１、内部コントロ
ール信号発生回路５１の出力に基づき、内部クロックＣ
ＬＫ２を発生するＣＬＫ２発生回路９２、書込動作時に
ワード線を活性化させるためのワード線活性化信号を発
生するワード線活性化信号発生回路９３、読出動作時に
ワード線を活性化させるためのワード線活性化信号を発
生するワード線活性化信号発生回路９４、およびデータ
入出力回路９５を備える。
【０１９５】ワード線活性化信号発生回路９３は、内部
クロックＣＬＫ１に応じて、ワード線活性化信号の活性
タイミングを決定する。ワード線活性化信号発生回路９
４は、内部クロックＣＬＫ２に応じて、ワード線活性化
信号の活性タイミングを決定する。
クロックＣＬＫ１に応じて、ワード線活性化信号の活性
タイミングを決定する。ワード線活性化信号発生回路９
４は、内部クロックＣＬＫ２に応じて、ワード線活性化
信号の活性タイミングを決定する。
【０１９６】内部クロックＣＬＫ１と内部クロックＣＬ
Ｋ２とは、ともに内部クロック信号発生回路５０の出力
する内部クロック（または、外部クロックＥＸＴＣＬ
Ｋ）の立上がりタイミングを一定時間遅延させた信号で
ある。内部クロックＣＬＫ２のＨレベルの期間を、内部
クロックＣＬＫ１のＨレベルの期間より短く設定する。
Ｋ２とは、ともに内部クロック信号発生回路５０の出力
する内部クロック（または、外部クロックＥＸＴＣＬ
Ｋ）の立上がりタイミングを一定時間遅延させた信号で
ある。内部クロックＣＬＫ２のＨレベルの期間を、内部
クロックＣＬＫ１のＨレベルの期間より短く設定する。
【０１９７】ワード線活性化信号発生回路９３は、内部
クロックＣＬＫ１の立上がりでワード線活性化信号を立
上げ、内部クロックＣＬＫ１の立下がりでワード線活性
化信号を立下げる。ワード線活性化信号発生回路９４
は、内部クロックＣＬＫ２の立上がりでワード線活性化
信号を立上げ、内部クロックＣＬＫ２の立下がりでワー
ド線活性化信号を立下げる。
クロックＣＬＫ１の立上がりでワード線活性化信号を立
上げ、内部クロックＣＬＫ１の立下がりでワード線活性
化信号を立下げる。ワード線活性化信号発生回路９４
は、内部クロックＣＬＫ２の立上がりでワード線活性化
信号を立上げ、内部クロックＣＬＫ２の立下がりでワー
ド線活性化信号を立下げる。
【０１９８】ワード線の活性タイミングについて、図３
４を用いて説明する。第１番目の外部クロックＥＸＴＣ
ＬＫがＨレベルになると、所定時間遅延したタイミング
で、内部クロックＣＬＫ１、ＣＬＫ２がＨレベルに立上
がる。内部クロックＣＬＫ２の活性期間は、内部クロッ
クＣＬＫ１の活性期間より短い。
４を用いて説明する。第１番目の外部クロックＥＸＴＣ
ＬＫがＨレベルになると、所定時間遅延したタイミング
で、内部クロックＣＬＫ１、ＣＬＫ２がＨレベルに立上
がる。内部クロックＣＬＫ２の活性期間は、内部クロッ
クＣＬＫ１の活性期間より短い。
【０１９９】第１番目の外部クロックＥＸＴＣＬＫが取
込まれる時点で、チップ選択信号／ＣＳおよびライトイ
ネーブル信号／ＷＥが、Ｌレベル、アウトプットイネー
ブル信号／ＯＥが、Ｈレベルであるとする。取込まれる
アドレスＡ０に対応するメモリセルに対して、書込動作
が実行される。
込まれる時点で、チップ選択信号／ＣＳおよびライトイ
ネーブル信号／ＷＥが、Ｌレベル、アウトプットイネー
ブル信号／ＯＥが、Ｈレベルであるとする。取込まれる
アドレスＡ０に対応するメモリセルに対して、書込動作
が実行される。
【０２００】この際、ワード線活性化信号発生回路９３
は、内部クロックＣＬＫ１がＨレベルに立上がると、ア
ドレスＡ０に対応するワード線活性化信号φＷＬ０をＨ
レベルに立上げ、内部クロックＣＬＫ１がＬレベルに立
下がると、ワード線活性化信号φＷＬ０をＬレベルに立
下げる。
は、内部クロックＣＬＫ１がＨレベルに立上がると、ア
ドレスＡ０に対応するワード線活性化信号φＷＬ０をＨ
レベルに立上げ、内部クロックＣＬＫ１がＬレベルに立
下がると、ワード線活性化信号φＷＬ０をＬレベルに立
下げる。
【０２０１】続いて、第２番目の外部クロックＥＸＴＣ
ＬＫがＨレベルになると、所定時間遅延したタイミング
で、内部クロックＣＬＫ１、ＣＬＫ２がＨレベルに立上
がる。
ＬＫがＨレベルになると、所定時間遅延したタイミング
で、内部クロックＣＬＫ１、ＣＬＫ２がＨレベルに立上
がる。
【０２０２】第２番目の外部クロックＥＸＴＣＬＫが取
込まれる時点で、チップ選択信号／ＣＳおよびライトイ
ネーブル信号／ＷＥが、Ｈレベル、アウトプットイネー
ブル信号／ＯＥが、Ｌレベルであるとする。取込まれる
アドレスＡ１に対応するメモリセルに対して、読出動作
が実行される。
込まれる時点で、チップ選択信号／ＣＳおよびライトイ
ネーブル信号／ＷＥが、Ｈレベル、アウトプットイネー
ブル信号／ＯＥが、Ｌレベルであるとする。取込まれる
アドレスＡ１に対応するメモリセルに対して、読出動作
が実行される。
【０２０３】この際、ワード線活性化信号発生回路９４
は、内部クロックＣＬＫ２がＨレベルに立上がると、ア
ドレスＡ１に対応するワード線活性化信号φＷＬ１をＨ
レベルに立上げ、内部クロックＣＬＫ２がＬレベルに立
下がると、ワード線活性化信号φＷＬ１をＬレベルに立
下げる。
は、内部クロックＣＬＫ２がＨレベルに立上がると、ア
ドレスＡ１に対応するワード線活性化信号φＷＬ１をＨ
レベルに立上げ、内部クロックＣＬＫ２がＬレベルに立
下がると、ワード線活性化信号φＷＬ１をＬレベルに立
下げる。
【０２０４】このように、ワード線を内部で生成したク
ロック信号の活性期間にのみ活性化することにより、ビ
ット線から選択メモリセルへ流れるカラム電流を減らす
ことができる。また、弱いメモリセル電流で読出しを行
なう場合に比べて、書込みは短時間で終了する。そこ
で、読出時に比べて、書込時のワード線の活性期間を短
くする。これにより、書込時の消費電力をさらに低減化
することができる。
ロック信号の活性期間にのみ活性化することにより、ビ
ット線から選択メモリセルへ流れるカラム電流を減らす
ことができる。また、弱いメモリセル電流で読出しを行
なう場合に比べて、書込みは短時間で終了する。そこ
で、読出時に比べて、書込時のワード線の活性期間を短
くする。これにより、書込時の消費電力をさらに低減化
することができる。
【０２０５】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は、上記した実施の形態の説明では
なくて特許請求の範囲によって示され、特許請求の範囲
と均等の意味および範囲内でのすべての変更が含まれる
ことが意図される。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は、上記した実施の形態の説明では
なくて特許請求の範囲によって示され、特許請求の範囲
と均等の意味および範囲内でのすべての変更が含まれる
ことが意図される。
【０２０６】
【発明の効果】請求項１に係る半導体集積回路によれ
ば、チップ選択信号を非選択状態に切替えた後、電源電
圧を降下させることにより、同期式ＳＲＡＭを極めて消
費電力の低いスタンバイ状態にすることができる。
ば、チップ選択信号を非選択状態に切替えた後、電源電
圧を降下させることにより、同期式ＳＲＡＭを極めて消
費電力の低いスタンバイ状態にすることができる。
【０２０７】請求項２、３に係る半導体集積回路は、請
求項１に係る半導体集積回路であって、チップ選択信号
を選択状態に切替え、電源電圧を動作電位に上げること
で動作モードに戻すことができる。
求項１に係る半導体集積回路であって、チップ選択信号
を選択状態に切替え、電源電圧を動作電位に上げること
で動作モードに戻すことができる。
【０２０８】請求項４、５に係る半導体集積回路は、請
求項１に係る半導体集積回路であって、チップ選択信号
を非選択状態に切替えてから所定期間経過後にクロック
ストップし、さらに所定期間経過後に電源電圧を降下す
ることで、同期式ＳＲＡＭを極めて消費電力の低いスタ
ンバイ状態にすることができる。さらに、電源電圧を上
昇させてから所定期間経過後にクロック信号を発生し、
さらに所定期間経過後にチップ選択信号を選択状態に切
替えることで、同期式ＳＲＡＭを動作状態に戻すことが
できる。
求項１に係る半導体集積回路であって、チップ選択信号
を非選択状態に切替えてから所定期間経過後にクロック
ストップし、さらに所定期間経過後に電源電圧を降下す
ることで、同期式ＳＲＡＭを極めて消費電力の低いスタ
ンバイ状態にすることができる。さらに、電源電圧を上
昇させてから所定期間経過後にクロック信号を発生し、
さらに所定期間経過後にチップ選択信号を選択状態に切
替えることで、同期式ＳＲＡＭを動作状態に戻すことが
できる。
【０２０９】請求項６、７に係る半導体集積回路は、請
求項１に係る半導体集積回路であって、チップ選択信号
を非選択状状態に切替えてから所定期間経過後に電源電
圧を降下し、さらに所定期間経過後にクロックストップ
することで、同期式ＳＲＡＭを極めて消費電力の低いス
タンバイ状態にすることができる。さらに、クロック信
号を発生してから所定期間経過後に電源電圧を上昇さ
せ、さらに所定期間経過後にチップ選択信号を選択状態
に切替えることで、同期式ＳＲＡＭを動作状態に戻すこ
とができる。
求項１に係る半導体集積回路であって、チップ選択信号
を非選択状状態に切替えてから所定期間経過後に電源電
圧を降下し、さらに所定期間経過後にクロックストップ
することで、同期式ＳＲＡＭを極めて消費電力の低いス
タンバイ状態にすることができる。さらに、クロック信
号を発生してから所定期間経過後に電源電圧を上昇さ
せ、さらに所定期間経過後にチップ選択信号を選択状態
に切替えることで、同期式ＳＲＡＭを動作状態に戻すこ
とができる。
【０２１０】請求項８、９に係る半導体集積回路は、請
求項１に係る半導体集積回路であって、電源電圧を降下
を検知する回路を備え、検知結果に応じて、入力バッフ
ァを非活性にする。これにより、極めて消費電力の低い
スタンバイ状態にすることができる。
求項１に係る半導体集積回路であって、電源電圧を降下
を検知する回路を備え、検知結果に応じて、入力バッフ
ァを非活性にする。これにより、極めて消費電力の低い
スタンバイ状態にすることができる。
【０２１１】請求項１０、１１、１５に係る半導体集積
回路システムによれば、パワーダウン時において、チッ
プ選択信号を非選択状態に切替えることで、同期式ＳＲ
ＡＭを含むシステム全体を、極めて消費電力の低い状態
にすることができる。また、電源電圧が降下した場合
に、記憶データを保護するためにメモリチップにバック
アップ電源を供給するバックアップ回路と、電源電圧が
既定値より上昇した場合に、電源電圧を下げる安定化回
路とを配置することで、メモリチップを保護することが
できる。
回路システムによれば、パワーダウン時において、チッ
プ選択信号を非選択状態に切替えることで、同期式ＳＲ
ＡＭを含むシステム全体を、極めて消費電力の低い状態
にすることができる。また、電源電圧が降下した場合
に、記憶データを保護するためにメモリチップにバック
アップ電源を供給するバックアップ回路と、電源電圧が
既定値より上昇した場合に、電源電圧を下げる安定化回
路とを配置することで、メモリチップを保護することが
できる。
【０２１２】請求項１２に係る半導体集積回路システム
は、請求項１１に係る半導体集積回路システムであっ
て、パワーダウン時において、クロックストップを行な
うことにより、同期式ＳＲＡＭを含むシステム全体を、
極めて消費電力の低い状態にすることができる。
は、請求項１１に係る半導体集積回路システムであっ
て、パワーダウン時において、クロックストップを行な
うことにより、同期式ＳＲＡＭを含むシステム全体を、
極めて消費電力の低い状態にすることができる。
【０２１３】請求項１３に係る半導体集積回路システム
は、請求項１１に係る半導体集積回路システムであっ
て、電源電圧が急激に降下してから、パワーダウン・セ
ットアップ・タイム経過後にチップ選択信号を非選択状
態にすることができる。
は、請求項１１に係る半導体集積回路システムであっ
て、電源電圧が急激に降下してから、パワーダウン・セ
ットアップ・タイム経過後にチップ選択信号を非選択状
態にすることができる。
【０２１４】請求項１４に係る半導体集積回路システム
は、請求項１１に係る半導体集積回路システムであっ
て、電源電圧が急激に降下してから、パワーダウン・セ
ットアップ・タイム経過後にチップ選択信号を非選択状
態にし、クロックストップを行なうことができる。
は、請求項１１に係る半導体集積回路システムであっ
て、電源電圧が急激に降下してから、パワーダウン・セ
ットアップ・タイム経過後にチップ選択信号を非選択状
態にし、クロックストップを行なうことができる。
【０２１５】請求項１６に係る半導体集積回路システム
は、請求項１１に係る半導体集積回路システムであっ
て、パワーダウンモードでは、クロックストップを行な
う。これにより、同期式ＳＲＡＭを、極めて消費電力の
低い状態にすることができる。
は、請求項１１に係る半導体集積回路システムであっ
て、パワーダウンモードでは、クロックストップを行な
う。これにより、同期式ＳＲＡＭを、極めて消費電力の
低い状態にすることができる。
【０２１６】請求項１７に係る半導体集積回路システム
は、請求項１１に係る半導体集積回路システムであっ
て、パワーダウンモードでは、スヌーズモード信号を活
性状態にする。これにより、同期式ＳＲＡＭを、極めて
消費電力の低い状態にすることができる。
は、請求項１１に係る半導体集積回路システムであっ
て、パワーダウンモードでは、スヌーズモード信号を活
性状態にする。これにより、同期式ＳＲＡＭを、極めて
消費電力の低い状態にすることができる。
【０２１７】請求項１８〜２０に係る半導体集積回路に
よれば、ビット線とセンスアンプとを接続するトランス
ファーゲートから出力バッファまでの回路で、レジスタ
を構成する。これにより、内部読出しマージンを確保す
ることができる。また、クロック信号でレジスタを制御
することにより、センスアンプとして、消費電流の少な
いラッチ型を使用することが可能になる。また、デバイ
ス設計が容易になる。
よれば、ビット線とセンスアンプとを接続するトランス
ファーゲートから出力バッファまでの回路で、レジスタ
を構成する。これにより、内部読出しマージンを確保す
ることができる。また、クロック信号でレジスタを制御
することにより、センスアンプとして、消費電流の少な
いラッチ型を使用することが可能になる。また、デバイ
ス設計が容易になる。
【０２１８】請求項２１に係る半導体集積回路によれ
ば、外部クロックに同期した２つの内部クロックの組合
わせに応じて、ワード線の活性期間を制御する。これに
より、動作時における消費電力を低減化させることがで
きる。
ば、外部クロックに同期した２つの内部クロックの組合
わせに応じて、ワード線の活性期間を制御する。これに
より、動作時における消費電力を低減化させることがで
きる。
【０２１９】請求項２２〜２５に係る半導体集積回路
は、請求項２１に係る半導体集積回路であって、第１の
内部クロックの立上がりエッジでワード線活性化信号を
活性状態にし、第１の内部クロックまたは第２の内部ク
ロックのエッジに応じて非活性状態にすることができ
る。
は、請求項２１に係る半導体集積回路であって、第１の
内部クロックの立上がりエッジでワード線活性化信号を
活性状態にし、第１の内部クロックまたは第２の内部ク
ロックのエッジに応じて非活性状態にすることができ
る。
【０２２０】請求項２６〜２８に係る半導体集積回路
は、請求項２１に係る半導体集積回路であって、第２の
内部クロックの立上がりエッジでワード線活性化信号を
活性状態にし、第１の内部クロックのエッジに応じて非
活性状態にすることができる。
は、請求項２１に係る半導体集積回路であって、第２の
内部クロックの立上がりエッジでワード線活性化信号を
活性状態にし、第１の内部クロックのエッジに応じて非
活性状態にすることができる。
【０２２１】請求項２９〜３０に係る半導体集積回路
は、請求項２１に係る半導体集積回路であって、特に、
書込動作の対象となるワード線の活性期間を短くするこ
とができる。これにより、書込動作時における消費電力
を低減化することができる。
は、請求項２１に係る半導体集積回路であって、特に、
書込動作の対象となるワード線の活性期間を短くするこ
とができる。これにより、書込動作時における消費電力
を低減化することができる。
【図１】 本発明の実施の形態１による半導体集積回路
の構成の概要を示す図である。
の構成の概要を示す図である。
【図２】 同期式ＳＲＡＭ１の一例を示すブロック図で
ある。
ある。
【図３】 本発明の実施の形態１による同期式ＳＲＡＭ
１のパワーダウンモード／動作モードについて説明する
ためのタイミングチャートである。
１のパワーダウンモード／動作モードについて説明する
ためのタイミングチャートである。
【図４】 （ａ）、（ｂ）は、本発明の実施の形態２に
よる同期式ＳＲＡＭに含まれる入力バッファの構成の一
例を示す図である。
よる同期式ＳＲＡＭに含まれる入力バッファの構成の一
例を示す図である。
【図５】 本発明の実施の形態２による電源電圧検知回
路１５の構成の一例を示す回路図である。
路１５の構成の一例を示す回路図である。
【図６】 本発明の実施の形態２による同期式ＳＲＡＭ
のパワーダウンモード／動作モードについて説明するた
めのタイミングチャートである。
のパワーダウンモード／動作モードについて説明するた
めのタイミングチャートである。
【図７】 本発明の実施の形態３による半導体集積回路
の構成の概要を示す図である。
の構成の概要を示す図である。
【図８】 本発明の実施の形態３による同期式ＳＲＡＭ
のパワーダウンモード／動作モードについて説明するた
めのタイミングチャートである。
のパワーダウンモード／動作モードについて説明するた
めのタイミングチャートである。
【図９】 本発明の実施の形態３による同期式ＳＲＡＭ
のパワーダウンモード／動作モードについて説明するた
めのタイミングチャートである。
のパワーダウンモード／動作モードについて説明するた
めのタイミングチャートである。
【図１０】 本発明の実施の形態３による同期式ＳＲＡ
Ｍ１に含まれる入力回路の一例を示す回路図である。
Ｍ１に含まれる入力回路の一例を示す回路図である。
【図１１】 本発明の実施の形態４による同期式ＳＲＡ
Ｍのパワーダウンモード／動作モードについて説明する
ためのタイミングチャートである。
Ｍのパワーダウンモード／動作モードについて説明する
ためのタイミングチャートである。
【図１２】 本発明の実施の形態４による同期式ＳＲＡ
Ｍのパワーダウンモード／動作モードについて説明する
ためのタイミングチャートである。
Ｍのパワーダウンモード／動作モードについて説明する
ためのタイミングチャートである。
【図１３】 本発明の実施の形態５による半導体集積回
路システムを示す図である。
路システムを示す図である。
【図１４】 本発明の実施の形態６による半導体集積回
路システムを示す図である。
路システムを示す図である。
【図１５】 本発明の実施の形態７による半導体集積回
路システムを示す図である。
路システムを示す図である。
【図１６】 本発明の実施の形態８による半導体集積回
路システムを示す図である。
路システムを示す図である。
【図１７】 本発明の実施の形態９による半導体集積回
路システムを示す図である。
路システムを示す図である。
【図１８】 本発明の実施の形態１０による半導体集積
回路システムを示す図である。
回路システムを示す図である。
【図１９】 本発明の実施の形態１１による半導体集積
回路の全体構成を示す図である。
回路の全体構成を示す図である。
【図２０】 本発明の実施の形態１１による半導体集積
回路の要部の構成の一例を示す回路図である。
回路の要部の構成の一例を示す回路図である。
【図２１】 図２０に示す回路構成における動作タイミ
ングを示すタイミングチャートである。
ングを示すタイミングチャートである。
【図２２】 本発明の実施の形態１１による半導体集積
回路の要部の構成の一例を示す回路図である。
回路の要部の構成の一例を示す回路図である。
【図２３】 図２２に示す回路構成における動作タイミ
ングを示すタイミングチャートである。
ングを示すタイミングチャートである。
【図２４】 本発明の実施の形態１２による半導体集積
回路の全体構成を示す図である。
回路の全体構成を示す図である。
【図２５】 本発明の実施の形態１２によるワード線活
性化信号の第１の活性タイミング例について説明するた
めのタイミングチャートである。
性化信号の第１の活性タイミング例について説明するた
めのタイミングチャートである。
【図２６】 本発明の実施の形態１２によるワード線活
性化信号の第１の活性タイミング例について説明するた
めのタイミングチャートである。
性化信号の第１の活性タイミング例について説明するた
めのタイミングチャートである。
【図２７】 本発明の実施の形態１２によるワード線活
性化信号の第２の活性タイミング例について説明するた
めのタイミングチャートである。
性化信号の第２の活性タイミング例について説明するた
めのタイミングチャートである。
【図２８】 本発明の実施の形態１２によるワード線活
性化信号の第２の活性タイミング例について説明するた
めのタイミングチャートである。
性化信号の第２の活性タイミング例について説明するた
めのタイミングチャートである。
【図２９】 本発明の実施の形態１２によるワード線活
性化信号の第３の活性タイミング例について説明するた
めのタイミングチャートである。
性化信号の第３の活性タイミング例について説明するた
めのタイミングチャートである。
【図３０】 本発明の実施の形態１２によるワード線活
性化信号の第３の活性タイミング例について説明するた
めのタイミングチャートである。
性化信号の第３の活性タイミング例について説明するた
めのタイミングチャートである。
【図３１】 本発明の実施の形態１３によるワード線活
性化信号の第１の活性タイミング例について説明するた
めのタイミングチャートである。
性化信号の第１の活性タイミング例について説明するた
めのタイミングチャートである。
【図３２】 本発明の実施の形態１３によるワード線活
性化信号の第２の活性タイミング例について説明するた
めのタイミングチャートである。
性化信号の第２の活性タイミング例について説明するた
めのタイミングチャートである。
【図３３】 本発明の実施の形態１４による半導体集積
回路の全体構成を示す図である。
回路の全体構成を示す図である。
【図３４】 本発明の実施の形態１４によるワード線活
性化信号の活性タイミング例について説明するためのタ
イミングチャートである。
性化信号の活性タイミング例について説明するためのタ
イミングチャートである。
【図３５】 従来の非同期式ＳＲＡＭにおけるデータ保
持モードについて説明するためのタイミングチャートで
ある。
持モードについて説明するためのタイミングチャートで
ある。
【図３６】 （ａ）、（ｂ）は、非同期式ＳＲＡＭに含
まれる入力回路の一例を示す図である。
まれる入力回路の一例を示す図である。
【図３７】 従来の同期式ＳＲＡＭにおけるスヌーズモ
ードについて説明するためのタイミングチャートであ
る。
ードについて説明するためのタイミングチャートであ
る。
【図３８】 （ａ）、（ｂ）は、同期式ＳＲＡＭに含ま
れるスヌーズモード機能を有する入力回路の一例を示す
図である。
れるスヌーズモード機能を有する入力回路の一例を示す
図である。
【図３９】 従来の同期式ＳＤＲＡＭのパワーダウンモ
ードについて説明するためのタイミングチャートであ
る。
ードについて説明するためのタイミングチャートであ
る。
１ 同期式ＳＲＡＭ、２Ａ，２Ｂ 信号生成回路、３
システム電源線、４電圧設定回路、５Ａ〜５Ｈ コント
ローラ、１０Ａ，１０Ｂ 入力バッファ、１１ 内部回
路、１２ 出力回路、１６ 設定電位検知部、１７ 差
動部、１８参照電位発生部、２０ 入力回路、３０Ａ〜
３０Ｆ コントローラ、３１ 安定化回路、３２ バッ
クアップ回路、５０，１００ 内部ＣＬＫ信号発生回
路、５１ 内部コントロール信号発生回路、５２，１０
３ アドレスレジスタ、５３，１０４ メモリセルアレ
イ、５４ カラム選択回路、５５ 出力バッファ、５６
データ入力バッファ、５７ データレジスタ、６０，６
９，７８ トランファゲート、６６，７２，７５，７９
ラッチ回路、８０，９３，９４ ワード線活性化信号
発生回路、８１ アドレスバッファ、８２ 遅延回路、
９１ ＣＬＫ１発生回路、９２ ＣＬＫ２発生回路。
システム電源線、４電圧設定回路、５Ａ〜５Ｈ コント
ローラ、１０Ａ，１０Ｂ 入力バッファ、１１ 内部回
路、１２ 出力回路、１６ 設定電位検知部、１７ 差
動部、１８参照電位発生部、２０ 入力回路、３０Ａ〜
３０Ｆ コントローラ、３１ 安定化回路、３２ バッ
クアップ回路、５０，１００ 内部ＣＬＫ信号発生回
路、５１ 内部コントロール信号発生回路、５２，１０
３ アドレスレジスタ、５３，１０４ メモリセルアレ
イ、５４ カラム選択回路、５５ 出力バッファ、５６
データ入力バッファ、５７ データレジスタ、６０，６
９，７８ トランファゲート、６６，７２，７５，７９
ラッチ回路、８０，９３，９４ ワード線活性化信号
発生回路、８１ アドレスバッファ、８２ 遅延回路、
９１ ＣＬＫ１発生回路、９２ ＣＬＫ２発生回路。
Claims (30)
- 【請求項１】 チップ選択信号に応じて選択状態にな
り、クロック信号に同期して動作するスタティック型半
導体記憶装置と、 前記スタティック型半導体記憶装置の動作を制御するた
めのコントローラとを備え、 前記コントローラは、 前記チップ選択信号を非選択状態に切替えた後、前記ス
タティック型半導体記憶装置に供給する電源電圧を動作
電源電位からスタンバイ電位に降下させることにより前
記スタティック型半導体記憶装置をパワーダウンモード
に切替える、半導体集積回路。 - 【請求項２】 前記コントローラは、 前記パワーダウンモードに切替える場合には、前記チッ
プ選択信号を非選択状態に切替えてから第１所定期間経
過後に、前記電源電圧を前記スタンバイ電位に降下さ
せ、前記パワーダウンモードから動作モードに切替える
場合には、前記電源電圧を前記動作電位に上昇させてか
ら第２所定期間経過後に、前記チップ選択信号を選択状
態に切替える、請求項１に記載の半導体集積回路。 - 【請求項３】 前記コントローラは、 前記パワーダウンモードに切替える場合には、前記スタ
ティック型半導体記憶装置に供給される制御信号の変化
を停止させる、請求項２に記載の半導体集積回路。 - 【請求項４】 前記コントローラは、 前記パワーダウンモードに切替える場合には、前記チッ
プ選択信号を非選択状態に切替えてから第１所定期間経
過後に前記クロック信号を所定レベルに固定し、さらに
第２所定期間経過後に前記電源電圧を前記スタンバイ電
位に降下させる、請求項１に記載の半導体集積回路。 - 【請求項５】 前記コントローラは、 前記パワーダウンモードから動作モードに切替える場合
には、前記電源電圧を前記動作電位に上昇させてから第
３所定期間経過後に前記クロック信号を発生し、さらに
第４所定期間経過後に前記チップ選択信号を選択状態に
切替える、請求項４に記載の半導体集積回路。 - 【請求項６】 前記コントローラは、 前記パワーダウンモードに切替える場合には、前記チッ
プ選択信号を非選択状態に切替えてから第１所定期間経
過後に前記電源電圧を前記スタンバイ電位に降下させ、
さらに第２所定期間経過後に前記クロック信号を所定レ
ベルに固定する、請求項１に記載の半導体集積回路。 - 【請求項７】 前記コントローラは、 前記パワーダウンモードから動作モードに切替える場合
には、前記クロック信号を発生し、第３所定期間経過後
に前記電源電圧を前記動作電位に上昇させ、さらに第４
所定期間経過後に前記チップ選択信号を選択状態に切替
える、請求項６に記載の半導体集積回路。 - 【請求項８】 前記電源電圧が検知レベルより降下した
か否かを検知する検知回路をさらに備え、 前記スタティック型半導体記憶装置は、 入力信号を取込む入力バッファを含み、 前記入力バッファは、 前記検知回路の検知結果に基づき、非活性になる、請求
項１に記載の半導体集積回路。 - 【請求項９】 前記検知回路は、 参照電位をゲートに受け、ソースノードが前記電源電圧
を受ける第１のＰＭＯＳトランジスタと、前記第１のＰ
ＭＯＳトランジスタのドレインノードと接地電位との間
に接続されるダイオード接続されるＮＭＯＳトランジス
タとを含む設定電位検知回路と、 ソースノードが前記電源電圧を受け、ドレインノードと
ゲートとが接続される第２のＰＭＯＳトランジスタと、
前記第２のＰＭＯＳトランジスタのドレインノードと接
地電位との間に並列に接続される容量素子および抵抗素
子とを含む参照電位発生回路と、 前記第１のＰＭＯＳトランジスタのドレインノードの信
号と前記第２のＰＭＯＳトランジスタのドレインノード
の信号とに基づき、前記電源電圧が、前記ＮＭＯＳトラ
ンジスタのしきい値と前記第２のＰＭＯＳトランジスタ
のしきい値とを合計した値より降下したか否かを示す信
号を出力する差動比較回路とを含む、請求項８に記載の
半導体集積回路。 - 【請求項１０】 チップ選択信号に応じて選択状態にな
り、クロック信号に同期して動作するスタティック型半
導体記憶装置と、 前記スタティック型半導体記憶装置に供給される電源電
圧が降下するに従い、前記スタティック型半導体記憶装
置にバックアップ電源を供給するバックアップ回路と、 前記電源電圧が所定値より上昇した場合に、前記電源電
圧を下げるための安定化回路と、 前記電源電圧が急激に降下したことを検知して、前記チ
ップ選択信号を非選択状態に切替えるバックアップコン
トローラと、 前記スタティック型半導体記憶装置をパワーダウンモー
ド／動作モードに切替えるためのコントローラとを備え
る、半導体集積回路システム。 - 【請求項１１】 前記コントローラは、 前記パワーダウンモードに切替えるときは、前記チップ
選択信号を非選択状態に切替える、請求項１０に記載の
半導体集積回路システム。 - 【請求項１２】 前記バックアップコントローラは、 前記電源電圧が急激に降下したことを検知すると、さら
に前記クロック信号を所定レベルに固定する、請求項１
１に記載の半導体集積回路システム。 - 【請求項１３】 前記バックアップコントローラは、 前記電源電圧が急激に降下したことを検出する検出回路
と、 前記検出回路の出力に応じて、制御パルス信号を発生す
るパルス信号発生回路と、 前記制御パルス信号に応じて、前記電源電圧が降下して
から所定期間経過後に、前記チップ選択信号を非選択状
態に切替える回路とを含む、請求項１１に記載の半導体
集積回路システム。 - 【請求項１４】 前記バックアップコントローラは、 前記電源電圧が急激に降下したことを検出する検出回路
と、 前記検出回路の出力に応じて、制御パルス信号を発生す
るパルス信号発生回路と、 前記制御パルス信号に応じて、前記電源電圧が降下して
から所定期間経過後に、前記チップ選択信号を非選択状
態に切替え、前記クロック信号を前記所定レベルに固定
する回路とを含む、請求項１１に記載の半導体集積回路
システム。 - 【請求項１５】 前記電源電圧を供給するための第１電
源供給ノードと、 前記スタティック型半導体記憶装置と電気的に接続され
る第２電源供給ノードとをさらに備え、 前記バックアップコントローラは、 前記第１電源供給ノードの電圧降下を検出する検出回路
と、 前記検出回路の検出結果に応じて前記チップ選択信号を
非選択状態にする回路とを含み、 前記バックアップ回路は、 電源供給回路と、 前記電源電圧が降下するに従いオンし、前記電源供給回
路と前記第２電源供給ノードとを電気的に接続する第１
のツェナーダイオードとを含み、 前記安定化回路は、 前記第１電源供給ノードと前記第２電源供給ノードとの
間に接続される第１のバイポーラトランジスタと、 前記検出回路の結果に応じて、オンする第２のバイポー
ラトランジスタと、 前記第１のバイポーラトランジスタのベースと、前記第
２のバイポーラトランジスタのコレクタとの間に接続さ
れる抵抗素子と、 前記第２のバイポーラトランジスタのエミッタと接地電
源との間に接続される第２のツェナーダイオードとを含
む、請求項１０に記載の半導体集積回路システム。 - 【請求項１６】 前記コントローラは、 前記パワーダウンモードに切替えるときは、前記クロッ
ク信号を所定レベルに固定させる、請求項１１に記載の
半導体集積回路システム。 - 【請求項１７】 前記コントローラは、 前記パワーダウンモードに切替えるときは、前記スタテ
ィック型半導体記憶装置をスヌーズモードにするための
スヌーズモード信号を活性状態に切替える、請求項１１
に記載の半導体集積回路システム。 - 【請求項１８】 外部クロックを受けて内部クロックを
発生する内部クロック発生回路と、 行列状に配置されるメモリセルと、行に対応する複数の
ワード線と、列に対応する複数のビット線対とを含むメ
モリセルアレイと、 外部アドレスを取込み、選択されるビット線対を指定す
るカラムアドレスを出力するアドレスバッファと、 前記メモリセルアレイのデータを外部に出力するための
出力バッファと、 前記複数のビット線対に対応して設けられる複数の第１
のトランスファゲートと、 前記複数のビット線対に対応して設けられる複数のセン
スアンプと、 前記複数のセンスアンプのそれぞれに対応して設けられ
る複数の第１のラッチ回路と、 前記複数の第１のラッチ回路のそれぞれに対応して設け
られる複数の第２のトランスファゲートと、 前記複数の第２のトランスファゲートのそれぞれと前記
出力バッファとの間に設けられる複数の第２のラッチ回
路とを備え、 前記複数の第１のトランスファゲートのそれぞれは、 対応するカラムアドレスと前記内部クロックとの論理積
により得られる信号に基づき、対応するビット線対と対
応するセンスアンプとを電気的に接続し、 前記複数の第２のトランスファゲートのそれぞれは、 前記内部クロックを反転した信号に基づき、対応する第
１のラッチ回路と対応する第２のラッチ回路とを電気的
に接続する、半導体集積回路。 - 【請求項１９】 前記複数の第２のラッチ回路のそれぞ
れに対応して設けられる複数の第３のトランスファゲー
トと、 前記複数の第３のトランスファゲートのそれぞれと前記
出力バッファとの間に設けられる複数の第３のラッチ回
路とをさらに備え、 前記複数の第３のトランスファゲートのそれぞれは、 前記内部クロックと同相の信号に基づき、対応する第２
のラッチ回路と対応する第３のラッチ回路とを電気的に
接続する、請求項１８に記載の半導体集積回路。 - 【請求項２０】 前記複数のセンスアンプのそれぞれ
は、 電源電圧を受けるノードと、対応するビット線対の一方
に電気的に接続される第１ノードとの間に接続され、ゲ
ートが対応するビット線対の他方に電気的に接続される
第２ノードとの間に接続される第１トランジスタと、 電源電圧を受けるノードと、前記第２ノードとの間に接
続され、ゲートが前記第１ノードに接続される第２トラ
ンジスタと、 一方の導通端子が前記第１ノードに接続され、ゲートが
前記第２ノードに接続される第３トランジスタと、 一方の導通端子が前記第２ノードに接続され、ゲートが
前記第１ノードに接続される第４トランジスタと、 接地電源と、前記第３トランジスタの他方の導通端子お
よび前記第４トランジスタの他方の導通端子との間に接
続され、ゲートに前記対応するカラムアドレスと前記内
部クロックとの論理積により得られる信号を反転した信
号を受ける第５トランジスタとを含む、請求項１９に記
載の半導体集積回路。 - 【請求項２１】 外部クロックに同期した第１の内部ク
ロックと、前記第１の内部クロックを遅延した第２の内
部クロックとを発生する発生回路と、 行列状に配置されるメモリセルと、行に対応する複数の
ワード線と、列に対応する複数のビット線対とを含むメ
モリセルアレイと、 選択されるワード線に供給するワード線活性化信号を活
性状態にするワード線活性化信号発生回路とを備え、 前記ワード線活性化信号発生回路は、 前記第１の内部クロックのエッジおよび前記第２の内部
クロックのエッジに応じて、前記ワード線活性化信号の
活性期間を決定する、半導体集積回路。 - 【請求項２２】 前記ワード線活性化信号発生回路は、 前記第１の内部クロックの立上がりエッジで、前記ワー
ド線活性化信号を活性状態にする、請求項２１に記載の
半導体集積回路。 - 【請求項２３】 前記ワード線活性化信号発生回路は、 前記第２の内部クロックの立上がりエッジ、または前記
第１の内部クロックの次の立上がりエッジで、前記ワー
ド線活性化信号を非活性状態にする、請求項２２に記載
の半導体集積回路。 - 【請求項２４】 前記ワード線活性化信号発生回路は、 前記第２の内部クロックの立下がりエッジ、または前記
第１の内部クロックの次の立上がりエッジで、前記ワー
ド線活性化信号を非活性状態にする、請求項２２に記載
の半導体集積回路。 - 【請求項２５】 前記ワード線活性化信号発生回路は、 前記第２の内部クロックの立上がりエッジ、または前記
第１の内部クロックの立下がりエッジで、前記ワード線
活性化信号を非活性状態にする、請求項２２に記載の半
導体集積回路。 - 【請求項２６】 前記ワード線活性化信号発生回路は、 前記第２の内部クロックの立上がりエッジで、前記ワー
ド線活性化信号を活性状態にする、請求項２１に記載の
半導体集積回路。 - 【請求項２７】 前記ワード線活性化信号発生回路は、 前記第１の内部クロックの立下がりエッジで、前記ワー
ド線活性化信号を非活性状態にする、請求項２６に記載
の半導体集積回路。 - 【請求項２８】 前記ワード線活性化信号発生回路は、 前記第１の内部クロックの次の立上がりエッジで、前記
ワード線活性化信号を非活性状態にする、請求項２６に
記載の半導体集積回路。 - 【請求項２９】 前記ワード線活性化信号発生回路は、 前記メモリセルアレイの書込動作の対象となるワード線
に供給される第１のワード線活性化信号を活性状態にす
る第１信号発生回路と、 前記メモリセルアレイの読出動作の対象となるワード線
に供給される第２のワード線活性化信号を活性状態にす
る第２信号発生回路とを含み、 前記第１のワード線活性化信号の活性期間は、前記第２
のワード線活性化信号の活性期間よりも短い、請求項２
１に記載の半導体集積回路。 - 【請求項３０】 前記第２の内部クロックの活性期間
は、前記第１の内部クロックの活性期間より短く設定さ
れ、 前記第１信号発生回路は、前記第１の内部クロックがＨ
レベルの期間を、前記第１のワード線活性化信号の活性
期間とし、 前記第２信号発生回路は、前記第２の内部クロックがＨ
レベルの期間を、前記第２のワード線活性化信号の活性
期間とする、請求項２９に記載の半導体集積回路。
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2000
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