JP2006515453A - 低電力・高レイテンシモードおよび高電力・低ライトレイテンシモードならびに/あるいは独立して選択可能なライトレイテンシを備える記憶装置および方法 - Google Patents
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Abstract
Description
本発明は、ダイナミックランダムアクセスメモリ(DRAM)に関し、特に、低電力・高ライトレイテンシモード又は高電力・低ライトレイテンシモードのいずれかでDRAMを作動させる回路及び方法に関する。
集積回路が消費する電力は、あるアプリケーションにおいては集積回路の実用性に関して重要な要因となり得る。たとえば、携帯型パーソナルコンピュータで使用される記憶装置が消費する電力は、該コンピュータに給電するためのバッテリーを充電することなくコンピュータが使用可能である期間に大きな影響を与える。消費電力は、記憶装置がバッテリーから給電されない場合においても重要であるが、その理由は記憶装置から発生した熱を制限する必要があるためである。
記憶装置のための方法及び回路は、記憶装置が、記憶装置のライトレイテンシを増加させる低電力モード、又は、記憶装置のライトレイテンシを最小化する高電力モードのいずれかで作動することを許可する。低電力モードでは、記憶装置は、記憶装置がその記憶装置への書き込みアクセスを検出したときを除いて記憶装置内のライトレシーバへの電力を除去するため上記の従来形式で作動する。高電力モードでは、電力は殆どの状況下でライトレシーバから除去されないので、ライトレシーバは書き込みデータを内部回路へ直ちに結合可能であり、それによって、低電力モードで作動するときに生じることがあるライトレイテンシの増加を回避する。しかし、高電力モードであっても、電力は、好ましくは、記憶装置内のメモリセルにアクティブ状態である行が存在しないときにライトレシーバから除去される。また、記憶装置のリードトランスミッタがアクティブ状態である高電力モードにおいても、ライトレシーバから電力を除去することが好ましい。記憶装置が低電力モード又は高電力モードのいずれかで作動することを許可する方法及び回路は、好ましくは、ダイナミックランダムアクセスメモリ(DRAM)において使用され、該DRAM装置はコンピュータシステム又はその他の電子システムで使用される。
図1は本発明の一実施例によるデュアルパワーシステムを利用可能である従来の同期ダイナミックランダムアクセスメモリ(SDRAM)2のブロック図である。しかし、本発明の種々の実施形態が他のタイプのDRAM又は他のタイプの記憶装置で使用可能であることが理解される。
Claims (59)
- 複数のライトレシーバが高電力・低ライトレイテンシモード又は低電力・高レイテンシモードのいずれかで作動するよう記憶装置で使用されるライトレシーバ制御回路であって、該ライトレシーバ制御回路は、該高電力・低ライトレイテンシモードが有効にされているかどうかを示す第1の信号、及び、リードトランスミッタがアクティブ状態であるかどうかを示す第2の信号を受信する論理回路を備え、該論理回路は、該ライトレシーバがアクティブ状態であるかどうかとは無関係に、該リードトランスミッタがアクティブ状態ではない場合に電力を該ライトレシーバへ供給し、該リードトランスミッタがアクティブ状態である場合に該ライトレシーバから電力を除去するように、該高電力・低ライトレイテンシモードが有効にされていることを示す前記第1の信号に応答して作動可能であり、該論理回路は、該ライトレシーバがアクティブ状態であり該リードレシーバがアクティブ状態ではない場合に電力を該ライトレシーバへ供給し、該ライトレシーバがアクティブ状態ではないか、又は、該リードトランスミッタがアクティブ状態である場合に該ライトレシーバから電力を除去するように、該高電力・低ライトレイテンシモードが有効にされていないことを示す該第1の信号に応答してさらに作動可能である、ライトレシーバ制御回路。
- 前記論理回路は、メモリセルの行がアクティブ状態であるかどうかを示す第3の信号をさらに受信し、該論理回路は、前記第1の信号及び前記第2の信号の状態とは無関係に、メモリセルの行がアクティブ状態ではないことを示す前記第3の信号に応答して、電力が前記ライトレシーバへ供給されることを禁止するようさらに作動可能である、請求項1に記載のライトレシーバ制御回路。
- 前記論理回路は、パワーダウンモードがアクティブ状態であるかどうかを示す第3の信号をさらに受信し、該論理回路は、前記第1の信号及び前記第2の信号の状態とは無関係に、該パワーダウンモードがアクティブ状態であることを示す該第3の信号に応答して、電力が前記ライトレシーバへ供給されることを禁止するようさらに作動可能である、請求項1に記載のライトレシーバ制御回路。
- 前記第1の信号を発生するモードレジスタをさらに備え、該モードレジスタは、第1の状態において該第1の信号によって前記高電力・低ライトレイテンシモードが有効にされていることを示し、第2の状態において該第1の信号によって該高電力・低ライトレイテンシモードが有効にされていないことを示すようにプログラムされる、請求項1に記載のライトレシーバ制御回路。
- 前記モードレジスタが、信号の組み合わせをデコードすることによってプログラムされる、請求項4に記載のライトレシーバ制御回路。
- 前記第1の信号を発生するモード制御回路をさらに備え、該モード制御回路は、ライトレイテンシを決定し、該決定されたライトレイテンシが前記ライトレシーバを前記高電力・低ライトレイテンシモードで作動させることにより達成可能であるライトレイテンシよりも大きいかどうかに応じて該第1の信号を発生する、請求項1に記載のライトレシーバ制御回路。
- 前記モード制御回路が、リードレイテンシを示す第3の信号をさらに受信し、該モード制御回路が、該第3の信号によって示される該リードレイテンシに応じて前記ライトレイテンシを決定するように作動可能である、請求項6に記載のライトレシーバ制御回路。
- 前記論理回路が集積回路を備え、前記第1の信号が該集積回路の外部からアクセス可能な端子を介し該論理回路へ供給される信号を含む、請求項1に記載のライトレシーバ制御回路。
- 記憶装置であって、以下:
記憶装置の外部アドレス端子に適用された行アドレス信号を受信しデコードするよう作動可能である行アドレス回路;
該外部アドレス端子に適用された列アドレス信号を受信しデコードするよう作動可能である列アドレス回路;
該デコードされた行アドレス信号及び該デコードされた列アドレス信号によって決定される場所で書き込まれるか、又は、読み出されるデータを記憶するよう作動可能であるメモリセルのアレイ;
該データに対応するデータ信号を該アレイと該記憶装置の外部データ端子との間に結合するよう作動可能であり、それぞれが該外部データ端子の一つずつに接続された複数のライトレシーバ及びそれぞれが該外部データ端子の一つずつに接続された複数のリードトランスミッタを含むデータパス回路;
該記憶装置のそれぞれの外部コマンド端子に適用された複数のコマンド信号をデコードするよう作動可能であり、該デコードされたコマンド信号に対応する制御信号を発生するよう作動可能であるコマンドデコーダ;
前記ライトレシーバを高電力・低ライトレイテンシモード又は低電力・高ライトレイテンシモードのいずれかで作動させ、該高電力・低ライトレイテンシモードが有効にされているかどうかを示す第1の信号及びリードトランスミッタがアクティブ状態であるかどうかを示す第2の信号を受信する論理回路を備えたライトレシーバ制御回路であって、該論理回路は、該ライトレシーバがアクティブ状態であるかどうかとは無関係に、該リードトランスミッタがアクティブ状態ではない場合に該ライトレシーバへ電力を供給し、該リードトランスミッタがアクティブ状態である場合に該ライトレシーバから電力を除去するように、該高電力・低ライトレイテンシモードが有効にされていることを示す該第1の信号に応答して作動可能であり、該論理回路は、前記ライトレシーバがアクティブ状態であり該リードレシーバがアクティブ状態ではない場合に該ライトレシーバへ電力を供給し、該ライトレシーバがアクティブ状態でないか又は該リードトランスミッタがアクティブ状態である場合に該ライトレシーバから電力を除去するように、該高電力・低ライトレイテンシモードが有効にされていないことを示す該第1の信号に応答してさらに作動可能である、ライトレシーバ制御回路;および
該ライトレシーバ制御回路に接続され、該第1の信号を発生し、該第1の信号を前記ライトレシーバ制御回路へ供給するモード制御回路
を備える、記憶装置。 - 前記論理回路は、前記アレイ内のメモリセルの行がアクティブ状態であるかどうかを示す第3の信号をさらに受信し、該論理回路は、前記第1の信号及び前記第2の信号の状態とは無関係に、メモリセルの行がアクティブ状態ではないことを示す該第3の信号に応答して、電力が前記ライトレシーバへ供給されることを禁止するようさらに作動可能である、請求項9に記載の記憶装置。
- 前記論理回路は、前記記憶装置がパワーダウンモードで作動されているかどうかを示す第3の信号をさらに受信し、該論理回路は、前記第1の信号及び前記第2の信号の状態とは無関係に、該記憶装置がパワーダウンモードで作動されていることを示す該第3の信号に応答して、電力が前記ライトレシーバへ供給されることを禁止するようさらに作動可能である、請求項9に記載の記憶装置。
- 前記モード制御回路が、前記第1の信号を発生するモードレジスタを備え、該モードレジスタは、第1の状態において該第1の信号によって前記高電力・低ライトレイテンシモードが有効にされていることを示し、第2の状態において該第1の信号によって該高電力・低ライトレイテンシモードが有効にされていないことを示すようプログラムされる、請求項9に記載の記憶装置。
- 前記モードレジスタが、前記コマンドデコーダに組み込まれ、該モードレジスタが複数の前記コマンド信号をデコードすることによってプログラムされる、請求項12に記載の記憶装置。
- 前記モード制御回路が、前記第1の信号を発生する第2の論理回路を備え、該第2の論理回路は、ライトレイテンシを決定し、該決定されたライトレイテンシが前記ライトレシーバを前記高電力・低ライトレイテンシモードで作動させることにより達成可能であるライトレイテンシよりも大きいかどうかに応じて、該第1の信号を発生する、請求項9に記載の記憶装置。
- 前記第2の論理回路が、リードレイテンシを示す第3の信号を受信し、該第2の論理回路が該第3の信号によって示される該リードレイテンシに応じて該ライトレイテンシを決定するよう作動可能である、請求項14に記載の記憶装置。
- 前記モード制御回路が、該記憶装置の外部からアクセス可能な端子から前記論理回路までの信号パスを備え、前記第1の信号が該記憶装置の外部からアクセス可能な端子を介して該論理回路へ供給される信号を含む、請求項9に記載の記憶装置。
- ダイナミックランダムアクセスメモリ装置を備える、請求項9に記載の記憶装置。
- 前記論理回路が、該記憶装置の作動パラメータを示す第3の信号をさらに受信し、該論理回路が、前記第1の信号、前記第2の信号及び該第3の信号に応じて電力を前記ライトレシーバへ供給するよう作動可能である、請求項9に記載の記憶装置。
- 前記論理回路が、
前記第1の信号及び前記第3の信号に応じてレシーバイネーブル信号を発生する第1の回路、および
該レシーバイネーブル信号及び前記第2の信号に応じて電力を前記ライトレシーバへ供給する第2の回路
を備える、請求項18に記載の記憶装置。 - 集積回路を備え、前記第1の回路が、前記ライトレシーバよりも前記コマンドデコーダに近い場所で前記集積回路上に作製され、前記第2の回路が、前記コマンドデコーダよりも前記ライトレシーバに近い場所で前記集積回路上に作製される、請求項19に記載の記憶装置。
- 記憶装置であって、
該記憶装置の外部アドレス端子に供給された行アドレス信号を受信しデコードするよう作動可能である行アドレス回路;
該外部アドレス端子に供給された列アドレス信号を受信しデコードするよう作動可能である列アドレス回路;
該「デコードされた行アドレス信号及び該デコードされた列アドレス信号によって決定される場所で書き込まれるか、又は、読み出されるデータを記憶するよう作動可能であるメモリセルのアレイ;
該データに対応するデータ信号を該アレイと該記憶装置の外部データ端子との間に結合するよう作動可能であるデータパス回路;
該記憶装置のそれぞれの外部コマンド端子に供給された複数のコマンド信号をデコードするよう作動可能であり、該デコードされたコマンド信号に対応する制御信号を発生するよう作動可能であるコマンドデコーダ;
該記憶装置のリードレイテンシとは独立して該記憶装置のライトレイテンシを設定するよう作動可能であるライトレイテンシ制御回路
を備える、記憶装置。 - 前記ライトレイテンシ制御回路が、前記リードレイテンシを示す信号を受信する論理回路を備え、該論理回路が該信号によって示された該リードレイテンシに応じて該ライトレイテンシを決定する、請求項21に記載の記憶装置。
- 前記論理回路が、前記リードレイテンシよりも所定の値だけ小さい前記ライトレイテンシを決定する、請求項22に記載の記憶装置。
- 前記ライトレイテンシ制御回路が、該ライトレイテンシを選択するようにプログラムされたモードレジスタを備える、請求項21に記載の記憶装置。
- 前記モードレジスタが、前記コマンドデコーダに組み込まれ、該モードレジスタが複数の前記コマンド信号をデコードすることによりプログラムされる、請求項24に記載の記憶装置。
- 前記ライトレイテンシ制御回路が、該記憶装置の外部からアクセス可能な端子からの信号パスを備え、該ライトレイテンシが該記憶装置の該外部からアクセス可能な端子を介して信号を供給することにより選択される、請求項21に記載の記憶装置。
- ダイナミックランダムアクセスメモリ装置を備える、請求項21に記載の記憶装置。
- コンピュータシステムであって、以下:
プロセッサバスを有するプロセッサ;
該プロセッサバスを介して該プロセッサに接続され、データが該コンピュータシステムへ入力されることを可能にする入力装置;
該プロセッサバスを介して該プロセッサに接続され、データが該コンピュータシステムから出力されることを可能にする出力装置;
該プロセッサバスを介して該プロセッサに接続され、データが大容量記憶装置から読み出されることを可能にするデータ記憶装置;
該プロセッサバスを介して該プロセッサに接続されたメモリコントローラ;および
該メモリコントローラに接続された記憶装置
を備え、該記憶装置が、以下:
該記憶装置の外部アドレス端子に供給された行アドレス信号を受信しデコードするよう作動可能である行アドレス回路;
該外部アドレス端子に供給された列アドレス信号を受信しデコードするよう作動可能である列アドレス回路;
該デコードされた行アドレス信号及び該デコードされた列アドレス信号によって決定される場所で書き込まれるか、又は、読み出されるデータを記憶するよう作動可能であるメモリセルのアレイ;
該データに対応するデータ信号を該アレイと該記憶装置の外部データ端子との間に結合するよう作動可能であり、それぞれが該外部データ端子の一つずつに接続された複数のライトレシーバ及びそれぞれが該外部データ端子の一つずつに接続された複数のリードトランスミッタを含むデータパス回路;
該記憶装置のそれぞれの外部コマンド端子に供給された複数のコマンド信号をデコードするよう作動可能であり、前記デコードされたコマンド信号に対応する制御信号を発生するよう作動可能であるコマンドデコーダ;
該ライトレシーバを高電力・低ライトレイテンシモード又は低電力・高ライトレイテンシモードのいずれかで作動させ、該高電力・低ライトレイテンシモードが有効にされているかどうかを示す第1の信号及びリードトランスミッタがアクティブ状態であるかどうかを示す第2の信号を受信する論理回路を備えるライトレシーバ制御回路であって、該論理回路は、該ライトレシーバがアクティブ状態であるかどうかとは無関係に、該リードトランスミッタがアクティブ状態ではない場合に該ライトレシーバへ電力を供給し、前記リードトランスミッタがアクティブ状態である場合に該ライトレシーバから電力を除去するように、該高電力・低ライトレイテンシモードが有効にされていることを示す前記第1の信号に応答して作動可能であり、該論理回路は、該ライトレシーバがアクティブ状態であり該リードレシーバがアクティブ状態ではない場合に該ライトレシーバへ電力を供給し、該ライトレシーバがアクティブ状態でないか又は該リードトランスミッタがアクティブ状態である場合に該ライトレシーバから電力を除去するように、該高電力・低ライトレイテンシモードが有効にされていないことを示す該第1の信号に応答してさらに作動可能である、ライトレシーバ制御回路;および
該ライトレシーバ制御回路に接続され、該第1の信号を発生し、該第1の信号を該ライトレシーバ制御回路へ供給するモード制御回路
を備える、コンピュータシステム。 - 前記論理回路は、前記アレイ内のメモリセルの行がアクティブ状態であるかどうかを示す第3の信号をさらに受信し、該論理回路は、前記第1の信号及び前記第2の信号の状態とは無関係に、メモリセルの行がアクティブ状態ではないことを示す該第3の信号に応答して、電力が前記ライトレシーバへ供給されることを禁止するようさらに作動可能である、請求項28に記載のコンピュータシステム。
- 前記論理回路は、前記憶装置がパワーダウンモードで作動させられているかどうかを示す第3の信号をさらに受信し、該論理回路は、前記第1の信号及び前記第2の信号の状態とは無関係に、該記憶装置がパワーダウンモードで作動させられていることを示す該第3の信号に応答して、電力が前記ライトレシーバへ供給されることを禁止するようさらに作動可能である、請求項28に記載のコンピュータシステム。
- 前記モード制御回路が、前記第1の信号を発生するモードレジスタを備え、該モードレジスタは、第1の状態において該第1の信号によって前記高電力・低ライトレイテンシモードが有効にされていることを示し、第2の状態において該第1の信号によって該高電力・低ライトレイテンシモードが有効にされていないことを示すようプログラムされる、請求項28に記載のコンピュータシステム。
- 前記モードレジスタが、前記コマンドデコーダに組み込まれ、該モードレジスタが複数の前記コマンド信号をデコードすることによってプログラムされる、請求項31に記載のコンピュータシステム。
- 前記モード制御回路が、前記第1の信号を発生する第2の論理回路を備え、該第2の論理回路は、ライトレイテンシを決定し、該決定されたライトレイテンシが該ライトレシーバを前記高電力・低ライトレイテンシモードで作動させることにより達成可能であるライトレイテンシよりも大きいかどうかに応じて該第1の信号を発生する、請求項28に記載のコンピュータシステム。
- 前記第2の論理回路が、リードレイテンシを示す第3の信号を受信し、該第2の論理回路が該第3の信号によって示される該リードレイテンシに応じて前記ライトレイテンシを決定するよう作動可能である、請求項33に記載のコンピュータシステム。
- 前記モード制御回路が、前記記憶装置の外部からアクセス可能な端子から前記論理回路までの信号パスを備え、前記第1の信号が、該記憶装置の外部からアクセス可能な端子を介して該論理回路へ供給される信号を含む、請求項28に記載のコンピュータシステム。
- 前記記憶装置が、ダイナミックランダムアクセスメモリ装置を備える、請求項28に記載のコンピュータシステム。
- 前記論理回路が、前記記憶装置の作動パラメータを示す第3の信号をさらに受信し、該論理回路が、前記第1の信号、前記第2の信号及び該第3の信号に応じて電力を前記ライトレシーバへ供給するよう作動可能である、請求項28に記載のコンピュータシステム。
- 前記論理回路が、
前記第1の信号及び前記第3の信号に応じてレシーバイネーブル信号を発生する第1の回路、および
該レシーバイネーブル信号及び前記第2の信号に応じて電力を前記ライトレシーバへ供給する第2の回路
を備える、請求項37に記載のコンピュータシステム。 - 前記記憶装置が集積回路を備え、前記第1の回路が、前記ライトレシーバよりも前記コマンドデコーダに近い場所で前記集積回路上に作製され、前記第2の回路が、前記コマンドデコーダよりも前記ライトレシーバに近い場所で前記集積回路上に作製される、請求項38に記載のコンピュータシステム。
- コンピュータシステムであって、以下:
プロセッサバスを有するプロセッサ;
該プロセッサバスを介して該プロセッサに接続され、データが該コンピュータシステムへ入力されることを可能にする入力装置;
該プロセッサバスを介して該プロセッサに接続され、データが該コンピュータシステムから出力されることを可能にする出力装置;
該プロセッサバスを介して該プロセッサに接続され、データが大容量記憶装置から読み出されることを可能にするデータ記憶装置;
該プロセッサバスを介して該プロセッサに接続されたメモリコントローラと、および
該メモリコントローラに接続された記憶装置
を備え、該記憶装置が、以下:
該記憶装置の外部アドレス端子に供給された行アドレス信号を受信しデコードするよう作動可能である行アドレス回路;
該外部アドレス端子に供給された列アドレス信号を受信しデコードするよう作動可能である列アドレス回路;
該デコードされた行アドレス信号及び該デコードされた列アドレス信号によって決定される場所で書き込まれるか、又は、読み出されるデータを記憶するよう作動可能であるメモリセルのアレイ;
該データに対応するデータ信号を該アレイと該記憶装置の外部データ端子との間に結合するよう作動可能であるデータパス回路;
該記憶装置のそれぞれの外部コマンド端子に供給された複数のコマンド信号をデコードするよう作動可能であり、該デコードされたコマンド信号に対応する制御信号を発生するよう作動可能であるコマンドデコーダ;および
該記憶装置のリードレイテンシとは独立して該記憶装置のライトレイテンシを設定するよう作動可能であるライトレイテンシ制御回路
を備える、コンピュータシステム。 - 前記ライトレイテンシ制御回路が、前記リードレイテンシを示す信号を受信する論理回路を備え、該論理回路が、該信号によって示された該リードレイテンシに応じて該ライトレイテンシを決定する、請求項40に記載のコンピュータシステム。
- 前記論理回路が、前記リードレイテンシよりも所定の値だけ小さい前記ライトレイテンシを決定する、請求項41に記載のコンピュータシステム。
- 前記ライトレイテンシ制御回路が、前記ライトレイテンシを選択するようプログラムされたモードレジスタを備える、請求項40に記載のコンピュータシステム。
- 前記モードレジスタが、前記コマンドデコーダに組み込まれ、該モードレジスタが、複数の前記コマンド信号をデコードすることによりプログラムされる、請求項43に記載のコンピュータシステム。
- 前記ライトレイテンシ制御回路が、前記記憶装置の外部からアクセス可能な端子からの信号パスを備え、該ライトレイテンシが、該記憶装置の該外部からアクセス可能な端子を介して信号を供給することにより選択される、請求項40に記載のコンピュータシステム。
- 前記記憶装置が、ダイナミックランダムアクセスメモリ装置を備える、請求項40に記載のコンピュータシステム。
- データバスからそれぞれのデータビットを受信する複数のライトレシーバとデータバスにそれぞれのデータビットを供給する複数のリードトランスミッタとを有する記憶装置において、該ライトレシーバを高電力・低ライトレイテンシモード又は低電力・高ライトレイテンシモードのいずれかで作動させる方法であって、以下:
該ライトレシーバが該高電力・低ライトレイテンシモードで作動されている場合に該ライトレシーバがアクティブ状態であるかどうかとは無関係に、該リードトランスミッタがアクティブ状態ではない場合に前記ライトレシーバに電力を供給する工程;
該ライトレシーバが該高電力・低ライトレイテンシモードで作動されているときに該リードトランスミッタがアクティブ状態である場合に、該ライトレシーバから電力を除去する工程;
該ライトレシーバが該低電力・高ライトレイテンシモードで作動されているときに該ライトレシーバがアクティブ状態でありかつ該リードトランスミッタがアクティブ状態ではない場合に、該ライトレシーバに電力を供給する工程;および
該ライトレシーバが前記低電力・高ライトレイテンシモードで作動されているときに該ライトレシーバがアクティブ状態ではないか又は該リードトランスミッタがアクティブ状態である場合に、該ライトレシーバから電力を除去する工程
を包含する、方法。 - 請求項47に記載の方法であって、以下:
前記記憶装置内のメモリセルの行がアクティブ状態であるかどうかを判定する工程;
該記憶装置内のメモリセルの行がアクティブ状態であると判定された場合に、電力が前記ライトレシーバへ供給されることを可能にする工程;および
該記憶装置内のメモリセルの行がアクティブ状態ではないと判定された場合に、電力が該ライトレシーバへ供給されることを禁止する工程
さらに包含する、方法。 - 請求項47に記載の方法であって、以下:
前記記憶装置がパワーダウンモードで作動しているかどうかを判定する工程;
該記憶装置がパワーダウンモードで作動していないと判定された場合に、電力が前記ライトレシーバへ供給されることを可能にする工程;および
該記憶装置がパワーダウンモードで作動していると判定された場合に、電力が該ライトレシーバへ供給されることを禁止する工程
をさらに包含する、方法。 - 請求項47に記載の方法であって、前記記憶装置内のモードレジスタをプログラミングすることにより前記高電力・低ライトレイテンシモード又は前記低電力・高ライトレイテンシモードのいずれかを選択する工程をさらに包含する、方法。
- 請求項47に記載の方法であって、前記記憶装置の外部からアクセス可能な端子へ信号を供給することにより前記高電力・低ライトレイテンシモード又は前記低電力・高ライトレイテンシモードのいずれかを選択する工程をさらに包含する、方法。
- 請求項47に記載の方法であって、以下:
ライトレイテンシを決定すること、
該決定されたライトレイテンシが前記ライトレシーバを前記高電力・低ライトレイテンシモードで作動させることを必要とするライトレイテンシよりも大きい場合に、前記低電力・高ライトレイテンシモードを選択すること、および
該決定されたライトレイテンシが該ライトレシーバを該高電力・低ライトレイテンシモードで作動させることを必要とするライトレイテンシ以下である場合に、該高電力・低ライトレイテンシモードを選択すること
によって、該高電力・低ライトレイテンシモード又は該低電力・高ライトレイテンシモードのいずれかを選択する工程
をさらに包含する、方法。 - 前記ライトレイテンシを決定する工程の行為が、前記記憶装置の前記リードレイテンシに応じて該ライトレイテンシを決定することを包含する、請求項52に記載の方法。
- 前記記憶装置が、ダイナミックランダムアクセスメモリ装置を備える、請求項47に記載の方法。
- データバスからそれぞれのデータビットを受信する複数のライトレシーバとデータバスにそれぞれのデータビットを供給する複数のリードトランスミッタとを有する記憶装置において、該ライトレシーバを作動させる方法であって、以下:
該記憶装置のリードレイテンシとは独立して該記憶装置のライトレイテンシを決定する工程;
該決定されたライトレイテンシに応じて該ライトレシーバへ電力を供給する工程
を包含する、方法。 - 請求項55に記載の方法であって、前記決定されたライトレイテンシに応じて前記ライトレシーバへ電力を供給する工程の行為が、以下:
該決定されたライトレイテンシが所定のライトレイテンシよりも大きい場合、該ライトレシーバがアクティブ状態でありかつ前記リードレシーバがアクティブ状態ではないときに、該ライトレシーバへ電力を供給すること、
該決定されたライトレイテンシが所定のライトレイテンシよりも大きい場合、該ライトレシーバがアクティブ状態であるか又は該リードトランスミッタがアクティブ状態であるときに、該ライトレシーバへの電力を除去すること、
該決定されたライトレイテンシが所定のライトレイテンシ以下である場合、該ライトレシーバがアクティブ状態であるかどうかとは無関係に該リードレシーバがアクティブ状態ではないときに、該ライトレシーバへ電力を供給すること、および
該決定されたライトレイテンシが所定のライトレイテンシ以下である場合、該リードトランスミッタがアクティブ状態であるときに、該ライトレシーバから電力を除去すること
を包含する、方法。 - 前記記憶装置のリードレイテンシとは独立して前記記憶装置のライトレイテンシを決定することが、該ライトレイテンシを選択するために該記憶装置内のモードレジスタをプログラミングすることを包含する、請求項55に記載の方法。
- 前記記憶装置のリードレイテンシとは独立して前記記憶装置のライトレイテンシを決定することが、該記憶装置の外部からアクセス可能な端子を介して信号を供給することを包含する、請求項55に記載の方法。
- 前記メモリ装置が、ダイナミックランダムアクセスメモリ装置を備える、請求項55に記載の方法。
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