KR100929333B1 - 저전력, 고기록 레이턴시 모드 및 고전력, 저기록 레이턴시 모드 및/또는 독립적으로 선택 가능한 기록 레이턴시를 갖는 메모리 장치 및 방법 - Google Patents

저전력, 고기록 레이턴시 모드 및 고전력, 저기록 레이턴시 모드 및/또는 독립적으로 선택 가능한 기록 레이턴시를 갖는 메모리 장치 및 방법 Download PDF

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Abstract

논리 회로는 저전력 모드, 고기록 레이턴시 모드 또는 고전력 모드, 저기록 레이턴시 모드 중 어느 하나로 동적 랜덤 액세스 메모리 장치에서 기록 수신기들을 동작시킨다. 논리 회로는, 고전력, 저기록 레이턴시 모드가 인에이블되는지를 나타내는 제 1 신호, 메모리 장치 내의 메모리 셀들의 로우가 활성인지를 나타내는 제 2 신호, 메모리 장치가 전력 다운 모드에서 동작되는지를 나타내는 제 3 신호 및 메모리 장치 내의 판독 송신기들이 활성인지를 나타내는 제 4 신호를 수신한다. 메모리 장치 내의 메모리 셀들의 로우가 활성이고, 메모리 장치가 전력 다운 모드에서 동작되지 않고, 메모리 장치 내의 판독 송신기들이 활성이 아니라면, 고전력, 저기록 레이턴시 모드가 인에이블될 때마다, 논리 회로는 기록 수신기들에 대한 전력을 유지한다.
Figure R1020057010745
저전력 모드, 고기록 레이턴시 모드, 고전력 모드, 저기록 레이턴시 모드, 전력 다운 모드

Description

저전력, 고기록 레이턴시 모드 및 고전력, 저기록 레이턴시 모드 및/또는 독립적으로 선택 가능한 기록 레이턴시를 갖는 메모리 장치 및 방법{Memory device and method having low-power, high write latency mode and high-power, low write latency mode and/or independently selectable write latency}
본 발명은 동적 랜덤 액세스 메모리들("DRAMs")에 관한 것이며, 보다 상세하게는, 저전력, 고기록 레이턴시 모드 또는 고전력, 저기록 레이턴시 모드 중 어느 하나로 DRAM들을 동작시키는 회로 및 방법에 관한 것이다.
집적 회로들에 의해 소모되는 전력은, 특정 애플리케이션들에서 집적 회로들을 이용하는데 중요한 요소가 될 수 있다. 예를 들어, 휴대 개인용 컴퓨터들에 사용되는 메모리 장치들에 의해 소모되는 전력은, 이와 같은 컴퓨터들에 전력을 공급하는 배터리들을 재충전할 필요 없이 이들 컴퓨터가 사용될 수 있는 시간 길이에 큰 영향을 미친다. 전력 소모는 또한, 심지어 메모리 장치들이 배터리들에 의해 전력을 공급받지 않는 경우에도 중요할 수 있는데, 그 이유는 메모리 장치들에 의해 발생되는 열을 제한시킬 필요가 있을 수 있기 때문이다.
일반적으로, 메모리 장치 전력 소모는 메모리 장치들의 용량 및 동작 속도 둘 다에 따라서 증가된다. 메모리 장치의 용량이 증가될 때, 예를 들어, 메모리 장치들이 주기적으로 리플레시되어야만 되는 더 많은 메모리 셀들을 포함하고, 수신되어 처리되어야 만 되는 어드레스 비트들의 수는 증가된다. 메모리 장치들의 속도가 증가될 때, 메모리 장치들 내의 많은 수의 신호 라인들은 더욱 신속하게 상태를 변경시켜, 각 상태 변경으로 전력을 소모한다. 메모리 장치들의 전력 소모를 감소시키기 위한 각종 방법들이 사용되어 왔다. 예를 들어, 메모리 장치들의 필요로 되는 리플레시 레이트(reflesh rate)를 감소시키며, 메모리 장치들의 전체 또는 부분들을 동작시키는데 필요로 되는 전압 크기를 감소시키고, 그리고 다른 메모리 장치가 액세스되고 있을 때 메모리 장치들에 의해 소모되는 전력을 감소시키는 기술들이 개발되어 왔다. 예를 들어, DRAM이 특정 DRAM 리플레시 모드들로 동작하고 있을 때 입력 버퍼들에 대한 전력을 제거함으로써, 그러한 DRAM 리플레시 모드들 동안 전력 소모는 감소되었다.
종래 기술에 널리 공지된 바와 같이, 메모리 장치들은 일반적으로, 버스 아키텍쳐에서 메모리 제어기들 또는 시스템 제어기들과 같은 제어 장치들에 결합된다. 버스 아키텍쳐에서, 여러 메모리 장치들은 병렬로 서로 접속되고 제어 장치에 접속된다. 따라서, 제어 장치가 어드레스들 또는 데이터를 하나의 메모리 장치에 인가할 때, 모든 다른 메모리 장치들은 또한 그 어드레스들 또는 데이터를 수신한다. 어드레스들 및 데이터는 통상적으로 단순히 인버터들일 수 있는 수신기들 또는 입력 버퍼들을 통해 데이터 및 어드레스 버스들에 결합된다. 이들 수신기들 중 한 수신기에 결합되는 데이터 비트 또는 어드레스 비트가 상태를 변경시킬 때마다, 수신기들이 스위칭되고, 이로써 전력을 소모한다. 그러나, 메모리 장치들 중 단지 하나의 장치만이 이들 데이터 또는 어드레스들을 사용할 것이다. 따라서, 모든 다른 메모리 장치에서 수신기들을 스위칭함으로써 소모되는 전력은, 낭비된 전력으로 된다.
비활성 메모리 장치들에 의해 소모되는 전력을 감소시키기 위해 사용되었던 하나의 기술은 비활성 메모리 장치들에서 데이터 버퍼들로부터의 전력을 제거하는 것이다. 이 방법을 사용하여, 각 메모리 장치는 명령들을 디코딩하여, 메모리 장치에 액세스하도록 명령이 내려지고 있는 때를 결정한다. 각 메모리 장치는 또한 어드레스들을 디코딩하여, 메모리 액세스가 그 특정 메모리 장치로 지향될 때를 검출한다. 메모리 장치 내의 제어 회로들은, 그 특정 메모리 장치에 지시되는 기록 액세스가 검출될 때까지, 데이터 입력 버퍼들(기록 수신기들로도 알려짐) 모두에 대한 전력을 제거한다. 유사하게, 제어 회로들은 그 특정 메모리 장치로 지향되는 판독 액세스가 검출될 때까지 모든 데이터 출력 버퍼들(판독 송신기들로도 알려짐)로의 전력을 제거한다. 기록 액세스 또는 판독 액세스 각각이 메모리 장치로 지향되지 않으면, 기록 수신기들 및 판독 송신기들로의 전력을 제거함으로써, 메모리 장치에 의해 소모되는 전력을 상당히 감소시킬 수 있다.
메모리 장치가 비활성일 때 전력이 데이터 수신기들 및 송신기들로부터 제거될 수 있더라도, 전력은 유사하게 명령 및 어드레스 수신기들로부터 제거될 수 없는데, 그 이유는 명령 및 어드레스 수신기들은 판독 또는 기록 액세스가 메모리 장치로 지향될 때를 검출하도록 활성화 되어야 하기 때문이다. 전력이 명령 및 어드레스 버퍼들로부터 제거되면, 이들은 메모리 장치로 향하는 판독 또는 기록 액세스를 검출하는 내부 회로에 명령 및 어드레스 신호들을 결합시킬 수 없을 것이다.
기록 수신기들 및 판독 송신기들로의 전력을 선택적으로 제거하는 것이 전력 소모를 감소시키는 이점을 제공하지만, 이 이점은 데이터 액세스 속도를 감소키는 대가를 치른다. 더욱 상세하게, 메모리 장치가 메모리 장치로의 기록 명령 및 어드레스를 디코딩할 때까지, 종래 메모리 장치의 기록 수신기들에 전력이 인가되기 시작하지 않는다. 전력이 기록 수신기들에 완전히 인가될 때까지, 기록 수신기들은 기록 데이터를 메모리 장치의 회로에 결합시킬 수 없다. 종래의 메모리 장치들에서, 전형적으로, 메모리 장치들의 기록 수신기들을 충분히 파워-업하는데 6-8 ns를 필요로 할 수 있다. 300 MHz 클록 신호로 동작시, 예를 들어, 기록 수신기들이 기록 데이터를 내부 회로에 결합시킬 수 있기 전에 2 클록 사이클들이 필요로 할 것이다. 따라서, 그러한 메모리 장치의 최소 기록 레이턴시는 2 클록 사이클들이다. 그러나, 기록 레이턴시가 2 클록 사이클 보다 작게되도록 하는 것이 종종 바람직하다. 메모리 장치의 기록 레이턴시는 통상, 다양한 기술들을 사용하여 설정된다. 일부 메모리 장치들에서, 기록 레이턴시가 없거나, 기록 레이턴시가 소정 수의 클록 사이클들, 가령 1 클록 사이클로 고정된다. 다른 메모리 장치들의 경우에, 기록 레이턴시는 모드 레지스터를 프로그래밍하는 사용자에 의해 설정된다. 또 다른 메모리 장치들에서, 기록 레이턴시는 메모리 장치의 판독 레이턴시를 선택함으로써 설정된다. 기록 레이턴시는 예를 들어 판독 레이턴시 보다 1 또는 2 클록 사이클들이 작을 수 있다. 이 예에서, 2 클록 사이클들의 최소 기록 레이턴시는 판독 레이턴시를 3 또는 4 클록 사이클들로 제한시킬 것이다. 이 크기의 레이턴시들은 종래 메모리 장치들의 동작 속도를 크게 느리게 할 수 있다.
메모리 장치 내의 기록 수신기들에 대한 전력을 선택적으로 제거하는 것이 메모리 장치의 기록 레이턴시에 악영향을 미치지만, 메모리 장치의 판독 송신기들로의 전력을 선택적으로 제거하는 것은 메모리 장치의 판독 레이턴시에 악 영향을 미치지 않는다. 이 차이의 주 이유는, 판독 명령 및 판독 어드레스가 메모리 장치들에 결합된 훨씬 후가 될 때까지 판독 데이터가 메모리 장치로부터 결합될 수 없다는 것인데, 그 이유는 판독 데이터는 우선 메모리 셀들의 어레이로부터 액세스되어야 하고 그 이후에 메모리 장치의 버스 단자들에 결합되어야 하기 때문이다. 이와 달리, 기록 데이터는, 기록 명령 및 기록 어드레스가 메모리 장치들에 결합됨과 동시에 또는 그 직후에 메모리 장치의 데이터 버스 단자들에 결합될 수 있는데, 그 이유는 기록 데이터가 메모리 셀들의 어레이에 후속으로 결합되기 때문이다. 따라서, 수신기들 또는 송신기들에 대한 전력을 선택적으로 제거함으로써 초래되는 레이턴시들의 증가 문제는 단지 기록 수신기들로의 전력을 제거하는 경우에만 존재한다.
그러므로, 최소 기록 레이턴시를 성취하는 것이 전력 감소를 성취하는 것 보다 중요한 상황에서, 메모리 장치가 저전력 모드로 동작하지만 기록 레이턴시에 악영향을 미치지 않도록 하는 회로 및 방법이 필요로 된다.
메모리 장치를 위한 방법 및 회로는, 메모리 장치의 기록 레이턴시를 증가시킬 수 있는 저전력 모드 또는 메모리 장치의 기록 레이턴시를 최소화하는 고전력 모드 중 어느 한 모드로 메모리 장치를 동작할 수 있도록 한다. 저전력 모드에서, 메모리 장치는, 메모리 장치가 그 메모리 장치로의 기록 액세스를 검출할 때를 제외하고 메모리 장치 내의 기록 수신기들에 대한 전력을 제거하도록, 상술된 종래 방식으로 동작한다. 고전력 모드에서, 전력은 대부분의 상황들 하에서 기록 수신기들로부터 제거되지 않음으로써, 기록 수신기들이 기록 데이터를 내부 회로에 즉각 결합시킬 수 있으며, 이에 의해 저전력 모드에서 동작할 때 발생할 수 있는 기록 레이턴시들의 증가를 피하게 된다. 그러나, 심지어 고전력 모드에서, 메모리 장치의 메모리 셀들의 로우들(rows) 중 어느 것도 활성화되지 않을 때, 기록 수신기들로부터 전력이 제거되는 것이 바람직하다. 메모리 장치의 판독 송신기들이 활성화되었을 때, 심지어 고전력 모드에서 기록 수신기들로부터 전력을 제거하는 것이 또한 바람직하다. 메모리 장치들을 저전력 모드 또는 고전력 모드 중 어느 한 모드로 동작시키는 이 방법 및 회로는 동적 랜덤 액세스 메모리("DRAM") 장치들에 사용되는 것이 바람직하고, 이와 같은 DRAM 장치들은 컴퓨터 시스템 또는 일부 다른 전자 시스템에 사용될 수 있다.
도 1은 본 발명의 실시예에 따른 저전력 모드 또는 고전력 모드 중 어느 한 모드로 동작하도록 수정될 수 있는 종래 메모리 장치의 블록도.
도 2는 도 1의 메모리 장치를 저전력 모드 또는 고전력 모드 중 어느 한 모드로 동작시키는 본 발명에 따른 시스템의 일 실시예의 블록도.
도 3은 도 2의 이중 모드 시스템을 포함하는 도 1의 메모리 장치를 사용하는 컴퓨터 시스템의 블록도.
도 1은, 본 발명의 일 실시예에 따른 이중 전력 시스템을 사용할 수 있는 종래 동기식 동적 랜덤 액세스 메모리("SDRAM")(2)의 블록도이다. 그러나, 본 발명의 각종 실시예들이 또한 다른 유형들의 DRAM들 또는 다른 유형들의 메모리 장치들에 사용될 수 있다는 것을 이해할 것이다.
SDRAM(2)의 동작은, 제어 버스(6) 상으로 수신되는 고레벨 명령 신호들에 응답하여 명령 디코더(4)에 의해 제어된다. 전형적으로 메모리 제어기(도 1에 도시되지 않음)에 의해 발생되는 이들 고레벨 명령 신호들은 클록 인에이블 신호(CKE*), 클록 신호(CLK), 칩 선택 신호(CS*), 기록 인에이블 신호(WE*), 로우 어드레스 스트로브 신호(RAS*), 칼럼 어드레스 스트로브 신호(CAS*), 및 데이터 마스크 신호(DM)이며, 여기서 "*"는 신호를 액티브 로우(active low)로서 규정한다. 명령 디코더(4)는 참조 번호(10)로 모두 표시된 복수의 입력 버퍼들 또는 명령 수신기들을 포함하고, 이들을 통해 고레벨 명령 신호가 결합된다. 상술된 바와 같이, 명령 수신기들(10)은 통상적으로 거의 항상 전력을 공급받아서, 메모리 장치(2)로 지향되는 메모리 명령들이 검출될 수 있다. 명령 디코더(4)는 고레벨 명령 신호들에 응답하여 명령 신호들의 시퀀스를 발생시켜, 고레벨 명령 신호들 각각에 의해 지정된 기능(예를 들어, 판독 또는 기록)을 실행한다. 이들 명령 신호들, 및 이들의 각 기능들을 성취하는 방식은 종래의 것이다. 그러므로, 간결성을 위해, 이들 명령 신호들에 대한 부가 설명은 생략될 것이다. 명령 디코더(4)는 또한, 판독 레이턴시와 같은 SDRAM(2)의 동작 모드를 제어하도록 프로그래밍될 수 있는 모드 레지스터(11)를 포함할 수 있다.
SDRAM(2)은, 어드레스 버스(14)를 통해 로우 어드레스들 및 칼럼 어드레스들을 수신하는 어드레스 레지스터(12)를 포함한다. 어드레스 버스(14)는 일반적으로 메모리 제어기(도 1에 도시되지 않음)에 결합된다. 어드레스 레지스터(12)는 참조 번호(16)로 모두 지정된 복수의 입력 버퍼들 또는 어드레스 수신기들을 포함한다. 각 어드레스 수신기들(16)은 각 어드레스 비트를 어드레스 레지스터(12) 내의 회로에 결합시킨다. 또한 상술된 바와 같이, 어드레스 수신기들(16)은 통상적으로 거의 항상 전력을 공급받아, SDRAM(2)은 특정 메모리 명령들이 SDRAM(2)으로 지향되는 것을 결정할 수 있다. 로우 어드레스는 일반적으로, 어드레스 레지스터(12)에 의해 가장 먼저 수신되고, 로우 어드레스 멀티플렉서(18)에 인가된다. 로우 어드레스 멀티플렉서(18)는, 로우 어드레스의 부분을 형성하는 뱅크 어드레스 비트의 상태에 따라서 로우 어드레스를 2개의 메모리 뱅크들(20,22) 중 어느 한 뱅크와 연관된 다수의 구성요소들에 결합시킨다. 각 메모리 뱅크들(20, 22)은 각각의 로우 어드레스 래치(26) 및 로우 디코더(28)와 연관되며, 로우 어드레스 래치(26)는 로우 어드레스를 저장하고, 로우 디코더(28)는 로우 어드레스를 디코딩하고 이에 상응하는 신호들을 어레이들(20 또는 22) 중 한 어레이에 인가한다. 로우 어드레스 멀티플렉서(18)는 또한, 어레이들(20, 22) 내의 메모리 셀들을 리플레시하기 위해 로우 어드레스들을 로우 어드레스 래치들(26)에 결합시킨다. 로우 어드레스들은 리플레시 카운터(30)에 의해 리플레시 목적을 위해 생성되고, 리플레시 카운터(30)는 리플레시 제어기(32)에 의해 제어된다. 그 후, 리플레시 제어기(32)는 명령 디코더(4)에 의해 제어된다.
로우 어드레스가 어드레스 레지스터(12)에 인가되고 로우 어드레스 래치들(26) 중 한 래치에 저장된 후에, 칼럼 어드레스는 어드레스 레지스터(12)에 인가된다. 어드레스 레지스터(12)는 칼럼 어드레스를 칼럼 어드레스 래치(40)에 결합시킨다. SDRAM(2)의 동작 모드에 따라서, 칼럼 어드레스는 버스트 카운터(42)를 통해 칼럼 어드레스 버퍼(44) 또는 버스트 카운터(42) 중 어느 하나에 결합되고, 버스트 카운터는 칼럼 어드레스들의 시퀀스를 어드레스 레지스터(12)에 의해 출력되는 칼럼 어드레스에서 시작하는 칼럼 어드레스 버퍼(44)에 인가한다. 어느 한 경우에, 칼럼 어드레스 버퍼(44)는 칼럼 어드레스를 칼럼 디코더(48)에 인가하며, 칼럼 디코더(48)는 각종 칼럼 신호들을 각 어레이들(20, 22) 중 하나의 어레이에 대한 대응하는 감지 증폭기들 및 연관된 칼럼 회로(50, 52)에 인가한다.
어레이들(20, 22) 중 한 어레이로부터 판독될 데이터는 어레이들(20, 22) 중 각각 한 어레이를 위한 칼럼 회로(50, 52)에 결합된다. 그 후, 데이터는, 모두 참조 번호(57)로 표시된, 복수의 판독 송신기들을 포함하는 데이터 출력 레지스터(56)에 결합된다. 각 판독 송신기들(57)은 각 데이터 비트를 데이터 버스(58)의 각 컨덕터에 인가한다. 전력은 통상, 판독 송신기들(57)이 이 SDRAM(2)에 대한 판독 메모리 액세스를 검출하는 것에 응답하여 판독 데이터를 데이터 버스(58)에 결합시키도록 요청될 때에만 판독 송신기들(57)에 인가된다. 어레이들(20, 22) 중 한 어레이에 기록될 데이터는 데이터 버스(58)로부터 데이터 입력 레지스터(60)를 통해 결합된다. 데이터 입력 레지스터(60)는, 기록 데이터의 각 비트를 데이터 버스(58)로부터 데이터 입력 레지스터(60) 내의 내부 회로에 결합시키는 복수의 기록 수신기들(62)을 포함한다. 그 후, 기록 데이터는 어레이들(20,22) 중 한 어레이에 각각 전달되는 칼럼 회로(50, 52)에 결합된다. 마스크 레지스터(64)는, 데이터 마스크 DM 신호에 응답하여 예를 들어 어레이들(20,22)로부터 판독될 데이터를 선택적으로 마스킹함으로써 칼럼 회로(50,52) 내로 그리고 밖으로 데이터의 흐름을 선택적으로 변경한다. 상술된 바와 같이, 종래의 SDRAM들(2)에서, 전력은 통상, SDRAM(2)으로의 기록 메모리 액세스가 검출될 때에만 기록 수신기들(62)에 인가된다.
도 1의 SDRMA(2) 또는 또 다른 메모리 장치가 저전력, 고기록 레이턴시 모드 또는 고전력, 저기록 레이턴시 모드 중 어느 한 모드로 동작할 수 있도록 하는 시스템(100)의 한 실시예가 도 2에 도시된다.
도 2에 도시된 시스템(100)은, 전력이 기록 수신기들(62)(도 1)에 인가될 때 복수의 입력 신호들을 수신하여 수신기 인에이블 신호("RxEN")를 발생시키는 논리 회로(110)를 포함한다. 논리 회로(110)는 본질적으로 이들 입력 신호들의 특정 실조합들을 디코딩하도록 기능한다. 이 때문에, 논리 회로(110)는 명령 디코더(4)의 일부인 것이 바람직하지만, 이는 또한 SDRMA(2)의 또 다른 구성요소의 일부 또는 SDRAM(2)의 별개의 구성요소의 일부 또는 몇몇 다른 메모리 장치의 일부가 될 수 있다.
논리 회로(110)에 인가되는 입력 신호들은, 시스템(100)이 상술된 바와 같이 고전력, 저기록 레이턴시 모드로 동작할 수 있도록 하는 활성화되는 "저기록 레이턴시" 신호를 포함한다. 저기록 레이턴시 신호는 명령 디코더(4)(도 1) 내의 모드 레지스터(11)에 의해 제공되는 것이 바람직한데, 모드 레지스터는 종래 방식으로 이 모드를 선택하도록 프로그래밍된다. 그러나, 저기록 레이턴시 신호는 대안적으로, SDRAM(2) 내의 다른 구성요소들에 의해 제공될 수 있다. 예를 들어, 고 전력, 저기록 레이턴시 모드를 선택하는 논리 회로(도시되지 않음)가 제공될 수 있으며, 이와 같이 행하는 경우, 메모리 장치가 사용자에 의해 선택되거나 예를 들어 판독 레이턴시에 기초한 레이턴시 값인 기록 레이턴시를 성취할 수 있도록 할 것이다. 부가적인 예로서, 저기록 레이턴시 신호는 SDRAM(2)의 외부 액세스 가능한 단자에 인가되는 신호일 수 있으며, 그 결과, 고전력, 저기록 레이턴시 모드 또는 저전력, 고기록 레이턴시 모드 중 어느 한 모드가 SDRAM(2) 외부의 장치에 의해 직접 선택될 수 있다. 예를 들어, 이 모드는 실행중인 소프트웨어의 특성에 기초하여 마이크로프로세서에 의해 선택될 수 있다.
논리 회로(110)에 의해 디코딩되는 또 다른 입력 신호는 뱅크 0 (20)(도 1) 또는 뱅크 1 (22) 중 어느 하나에서의 로우가 활성화되었다는 것을 나타내는 "뱅크 활성' 신호이다. 이 기술분야에서 공지된 바와 같이, 메모리 셀들의 로우는, 데이터가 메모리 셀들의 뱅크들(20, 22) 중 어느 한 뱅크로부터 판독 또는 이에 기록될 수 있기 전 활성화되어야만 된다. SDRAM(2)에 활성 로우가 존재하지 않으면, 전력을 기록 수신기들(62)로 인가할 필요성이 기록 액세스 시간을 제한하지 않을 것인데, 그 이유는 기록 수신기들(62)을 파워-업하는 것보다 SDRAM(2)의 로우를 활성화시키는데 훨씬 더 많은 시간이 걸리기 때문이다. 뱅크 활성 신호가 통상 다른 목적들을 위해 SDRAM(2)에 제공된다. 그러나, 뱅크 활성 신호가 SDRAM(2)에 설마 있지 않으면, 이는 종래 수단에 의해 제공될 수 있다.
논리 회로(110)에 인가되는 또 다른 입력 신호는, 통상적으로 SDRMA(2)에 있는 "전력 다운" 신호이다. 전력 다운 신호는, SDRAM(2)이 상당 기간 동안 비활성화되어 있을 때 전력이 SDRAM(2) 내의 대부분의 회로로부터 제거되어야만 된다는 것을 표시하도록 활성화된다. 예를 들어, 컴퓨터 시스템이 비활성인 "슬립"(sleep) 모드를 갖는 컴퓨터 시스템들에서, 메모리 뱅크들(20, 22) 내의 메모리 셀들을 주기적으로 리플레시하는 것을 제외하고 SDRAM(2)은 보통 비활성 상태이다. 전력 다운 신호는 통상적으로, 명령 디코더(4) 내의 클록 인에이블 회로(도시되지 않음)에 의해 제공되지만, 이는 대안적으로, SDRAM(2) 내의 다른 회로 또는 종래 방식에서의 그 밖의 곳 또는 다른 어떤 수단에 의해 제공될 수 있다.
논리 회로에 대한 마지막 입력 신호는, 종래 방식으로 기록 수신기(62)로부터 전력을 제거하기 위해 보통 명령 디코더(4)에 의해 제공되는 수신기 인에이블("RXEN ^") 신호이다. 상술된 바와 같이, RXEN ^ 신호는 통상적으로, 명령 디코더(4)가 기록 메모리 액세스에 대응하는 명령을 검출하고 로우 디코더(28)가 SDRAM(2)에 대한 액세스를 검출할 때마다 활성화된다.
논리 회로(110)의 동작은 다음 진리표로부터 명백하게 되는데, 이 진리표에서 "1"은 활성 상태, "0"은 비활성 상태, X는 다른 신호들이 도시된 상태를 가질 때 신호가 사용되지 않는 "던트 케어(don't care)" 상태를 의미한다.
저기록 레이턴시 뱅크 활성 전력 다운 RXEN ^ 입력 RXEN 출력
0 0 0 0 0
0 1 0 1 1
1 0 0 0 0
1 1 0 X 1
X X 1 X 0
진리표는, 진리표로 표시된 기능들을 성취하도록 당업자가 논리 회로(110)를 용이하게 설계하는데 사용될 수 있다.
고전력, 저기록 레이턴시 모드에서, 명령 디코더(4)가 기록 수신기들(62)에 대한 전력을 제거 또는 인가하도록 시도하는지와 관계없이, SDRAM(2)에서 뱅크(20, 22)가 활성화되고 SDRAM(2)이 전력 다운 모드로 스위칭되지 않을 때마다, RXEN 신호가 전력을 기록 수신기들(62)에 인가하도록 활성화되는 것을 진리표로부터 알 수 있다. 저전력, 고기록 레이턴시 모드에서, SDRAM(2) 내의 뱅크(20, 22)가 활성화되고 SDRAM(2)이 전력 다운 모드로 스위칭되지 않는 한, 명령 디코더(4)로부터의 RXEN^ 신호는 RXEN 신호를 활성화시켜 전력을 기록 수신기들(62)에 인가한다. 그러나, 어느 한 모드에서, SDRAM(2) 내의 뱅크(20, 22)가 활성화되지 않거나 SDRAM(2)이 전력 다운 모드로 스위칭되면, 전력은 결코 기록 수신기들(62)에 인가되지 않는다.
도 2를 또 다시 참조하면, 시스템(100)은 또한, 논리 회로(110)로부터 RXEN 신호 및 "수신기 오프" RXOff 신호를 수신하는 수신기 인에이블 논리 회로(120)를 포함한다. 판독 송신기들(57)이 판독 데이터를 데이터 버스(58)에 인가하도록 전력이 판독 송신기들(57)(도 1)에 인가될 때마다 RXOff 신호는 활성화된다. RXOff 신호는, 판독 송신기들(57)로 전력을 인가하는데 사용되는 SDRAM(2) 내의 종래 회로에 의해 제공되는 것이 바람직하다. 이 때문에, 수신기 인에이블 논리 회로(120)는 기록 수신기들(62) 및 판독 송신기들(57) 근처에 바람직하게 위치되는데, 이들은 통상적으로 SDRAM(2)의 데이터 버스 단자들에 매우 가깝게 제조된다. 기록 수신기들(62) 및 판독 송신기들(57)과 수신기 인에이블 논리 회로(120)의 이 근접성은, 수신기 인에이블 논리 회로(120)가 논리 회로(110)의 부분이 아닌 것으로서 도 2에 도시되어 있기 때문이다. 그러나, 수신기 인에이블 논리 회로(120) 및 논리 회로(110)는 단일 논리 회로로 결합될 수 있고, 수신기 인에이블 논리 회로(120) 또는 논리 회로(110)는 2개 이상의 분리된 논리 회로들로 분할될 수 있다는 것을 이해할 것이다.
동작시, RXOff 신호가 활성화되지 않으면 RXEN 신호가 활성화될 때마다, 수신기 인에이블 논리 회로(120)는 활성 전력 신호 "PWR"을 출력한다. 따라서, RXOff 신호는 PWR 신호를 무시한다. 전력이 판독 송신기들(57)로부터 제거되자마자, RXOff 신호는 비활성 상태로 전이되어 수신기 인에이블 논리 회로(120)가 활성 PWR 신호를 출력할 수 있도록 한다.
도 2에 또한 도시된 바와 같이, 수신기 인에이블 논리 회로(120)로부터의 PWR 신호는 기록 수신기들(62)의 전력 인에이블 입력들에 결합되는데, 이들 중 2개가 도 2에 도시되어 있다. 기록 수신기들(62)은 데이터 버스(58)로부터 각 기록 데이터 비트들을 수신하여, 기록 데이터 비트들을 종래 설계일 수 있는 각 데이터 캐시 회로들(130)에 인가한다. 기록 데이터는 데이터 캐시 회로들(130)에 저장될 수 있으며, 후속하여 적절한 데이터 경로 회로(도시되지 않음)를 통해 메모리 셀들의 뱅크들(20,22)에 결합될 수 있다. 기록 데이터는 물론, 대안적으로 다른 수단에 의해 기록 수신기들(62)로부터 메모리 뱅크들(20, 22)에 결합될 수 있다.
상술된 바와 같이, 레이턴시 모드는 적절한 방식으로 모드 레지스터(11)(도 1)를 프로그래밍함으로써 선택될 수 있다. 그러나, 다른 기술들이 고전력, 저기록 레이턴시 모드 또는 저전력, 고기록 레이턴시 모드 간에서 선택하는데 사용될 수 있다. 예를 들어, 논리 회로(110)는 외부 액세스 가능한 단자를 통해 SDRAM(2)에 인가되는 신호의 작용으로서 저전력, 고기록 레이턴시 모드 또는 고전력, 저기록 레이턴시 모드 중 어느 한 모드를 선택하도록 설계될 수 있다. 외부 신호는 실행되고 있는 소프트웨어의 특성에 따라서 프로세서(도 2에 도시되지 않음) 또는 다른 회로에 의해 공급될 수 있다. 프로세서가 그래픽 프로그램과 같은 메모리 집중 애플리케이션을 실행하고 있다면, 프로세서는 고전력, 저기록 레이턴시 모드를 선택할 수 있다. 프로세서가 메모리 집중이 아닌 애플리케이션, 예를 들어 스프레드시트(spreadsheet)와 같은 계산 집중 프로그램을 실행하고 있다면, 프로세서는 저전력, 고기록 레이턴시 모드를 선택할 수 있다.
기록 레이턴시는 물론, 판독 레이턴시의 작용으로서 기록 레이턴시를 선택함으로써 종래 방식으로 결정될 수 있다. 3 클록 사이클들의 판독 레이턴시가 선택되면, 예를 들어, 기록 레이턴시는 적절한 수단에 의해 2 클록 사이클들(기록 레이턴시가 판독 레이턴시 보다 1 클록 사이클 작은 경우) 또는 1 클록 사이클(기록 레이턴시가 판독 레이턴시 보다 2 클록 사이클들 작은 경우)으로 자동적으로 설정된다. 기록 레이턴시가 판독 레이턴시 보다 2 클록 사이클들 작은 경우, 논리 회로(110)는 고전력, 저기록 레이턴시 모드를 자동적으로 선택하도록 설계되어, SDRAM(2)을 1 클록 사이클의 기록 레이턴시로 동작할 수 있도록 한다. 기록 레이턴시가 판독 레이턴시 보다 1 클록 사이클 작은 경우, 논리 회로(110)는 저전력, 고기록 레이턴시 모드를 선택하는데, 그 이유는 SDRAM(2)이 2 클록 사이클들의 기록 레이턴시로 동작되는 경우 고전력 모드를 사용함으로써 얻어지는 이점이 없기 때문이다. 기록 레이턴시 및/또는 고전력, 저기록 레이턴시 중 어느 것을 선택하는데 다른 기술들이 또한 사용될 수 있다.
도 3은 SDRAM(2) 또는, 저전력 모드 또는 고전력 모드 중 어느 한 모드로 동작하도록 하는 시스템(100)을 포함하는 이외 다른 어떤 메모리 장치를 사용할 수 있는 컴퓨터 시스템(400)의 실시예 또는 본 발명에 따른 시스템의 다른 어떤 실시예를 도시한 것이다. 컴퓨터 시스템(400)은, 특정 계산들 또는 작업들을 수행하는 특정 소프트웨어를 실행하는 것과 같은 각종 계산 기능들을 수행하기 위해 프로세서(402)를 포함한다. 프로세서(402)는, 통상적으로 어드레스 버스, 제어 버스, 및 데이터 버스를 포함하는 프로세서 버스(404)를 포함한다. 게다가, 컴퓨터 시스템(400)은 프로세서(402)에 결합되는 키보드 또는 마우스와 같은 하나 이상의 입력 장치들(414)을 포함하여 운영자를 컴퓨터 시스템(400)과 인터페이스한다. 전형적으로, 컴퓨터 시스템(400)은 또한 프로세서(402)에 결합되는 전형적으로 프린터 또는 비디오 단자와 같은 하나 이상의 출력 장치들(416)을 포함한다. 하나 이상의 데이터 저장 장치들(418)은 또한, 전형적으로 프로세서(402)에 결합되어, 외부 저장 매체(도시되지 않음)에 데이터를 저장하거나 이로부터 데이터를 검색한다. 전형적인 저장 장치들(418)의 예들은 하드 및 플로피 디스크들, 테이프 카세트들 및 콤팩트 디스크 판독 전용 메모리들(CD-ROMs)을 포함한다. 프로세서(402)는 또한, 전형적으로 정적 랜덤 액세스 메모리("SRAM")인 캐시 메모리(426), 및 메모리 제어기(430)를 통해 SDRAM(2)에 결합된다. 메모리 제어기(430)는 어드레스 버스(14)(도 1)에 결합되는 어드레스 버스를 포함하여, 로우 어드레스들 및 칼럼 어드레스들을 DRAM(2)에 결합시킨다. 메모리 제어기(430)는 또한 명령 신호들을 SDRAM(2)의 제어 버스(6)에 결합시키는 제어 버스를 포함한다. SDRMA(2)의 외부 데이터 버스(58)는 직접적으로 또는 메모리 제어기(430)를 통해 프로세서(402)의 데이터 버스에 결합된다.
본 발명의 특정 실시예들이 설명을 위해 본원에 서술되었지만, 본 발명의 원리 및 범위를 벗어나지 않고 각종 수정들을 행할 수 있다는 것을 상술된 바로부터 이해할 것이다. 따라서, 본 발명은 첨부된 청구항들에 의해서만 제한된다.

Claims (59)

  1. 고전력, 저기록 레이턴시 모드(high-power, low write latency mode) 또는 저전력, 고기록 레이턴시 모드(low-power, high write latency mode) 중 어느 하나로 복수의 기록 수신기들을 동작시키기 위한 메모리 장치에 이용하기 위한 기록 수신기 제어 회로에 있어서,
    상기 기록 수신기 제어 회로는, 상기 고전력, 저기록 레이턴시 모드가 인에이블되었는지를 나타내는 제 1 신호 및 판독 송신기들이 활성인지를 나타내는 제 2 신호를 수신하는 논리 회로를 포함하고, 상기 논리 회로는 상기 고전력, 저기록 레이턴시 모드가 인에이블되었다는 것을 나타내는 상기 제 1 신호에 응답하여, 상기 기록 수신기들이 활성인지 여부와 관계없이 상기 판독 송신기들이 활성이 아닐 때 전력을 상기 기록 수신기들에 인가하고, 상기 판독 송신기들이 활성일 때 상기 기록 수신기들로부터 전력을 제거하도록 동작 가능하며, 상기 논리 회로는 또한 상기 고전력, 저기록 레이턴시 모드가 인에이블되지 않았다는 것을 나타내는 상기 제 1 신호에 응답하여, 상기 기록 수신기들이 활성이고 상기 판독 수신기들이 활성이 아닐 때 전력을 상기 기록 수신기들에 인가하고, 상기 기록 수신기들이 활성이 아니거나 상기 판독 송신기들이 활성일 때 상기 기록 수신기들로부터 전력을 제거하도록 동작 가능한, 기록 수신기 제어 회로.
  2. 제 1 항에 있어서, 상기 논리 회로는 메모리 셀들의 로우(row)가 활성인지를 나타내는 제 3 신호를 또한 수신하며, 상기 논리 회로는 상기 제 1 및 제 2 신호들의 상태와 관계없이 메모리 셀들의 로우가 활성이 아니라는 것을 나타내는 상기 제 3 신호에 응답하여 전력이 상기 기록 수신기들에 인가되는 것을 금지하도록 또한 동작 가능한, 기록 수신기 제어 회로.
  3. 제 1 항에 있어서, 상기 논리 회로는, 전력 다운 모드가 활성인지를 나타내는 제 3 신호를 또한 수신하며, 상기 논리 회로는 상기 제 1 및 제 2 신호들의 상태와 관계없이 상기 전력 다운 모드가 활성이라는 것을 나타내는 상기 제 3 신호에 응답하여 전력이 상기 기록 수신기들에 인가되는 것을 금지하도록 또한 동작 가능한, 기록 수신기 제어 회로.
  4. 제 1 항에 있어서, 상기 제 1 신호를 생성하는 모드 레지스터를 더 포함하며, 상기 모드 레지스터는, 상기 제 1 신호가 상기 고전력, 저기록 레이턴시 모드가 인에이블되었다는 것을 나타내도록 하는 제 1 상태, 및 상기 제 1 신호가 상기 고전력, 저기록 레이턴시 모드가 인에이블되지 않았다는 것을 나타내도록 하는 제 2 상태로 프로그래밍되는, 기록 수신기 제어 회로.
  5. 제 4 항에 있어서, 상기 모드 레지스터는 신호들의 조합을 디코딩함으로써 프로그래밍되는, 기록 수신기 제어 회로.
  6. 제 1 항에 있어서, 상기 제 1 신호를 생성하는 모드 제어 회로를 더 포함하며, 상기 모드 제어 회로는 기록 레이턴시를 결정하고, 상기 결정된 기록 레이턴시가 상기 고전력, 저기록 레이턴시 모드에서 상기 기록 수신기들을 동작시킴으로써 성취될 수 있는 기록 레이턴시보다 큰지 여부의 작용으로서 상기 제 1 신호를 생성하는, 기록 수신기 제어 회로.
  7. 제 6 항에 있어서, 상기 모드 제어 회로는 판독 레이턴시를 나타내는 제 3 신호를 또한 수신하며, 상기 모드 제어 회로는 상기 제 3 신호에 의해 표시되는 상기 판독 레이턴시의 작용으로서 상기 기록 레이턴시를 결정하도록 동작 가능한, 기록 수신기 제어 회로.
  8. 제 1 항에 있어서, 상기 논리 회로는 집적 회로를 포함하며, 상기 제 1 신호는 상기 집적 회로의 외부 액세스 가능한 단자를 통해 상기 논리 회로에 인가되는 신호를 포함하는, 기록 수신기 제어 회로.
  9. 메모리 장치에 있어서:
    상기 메모리 장치의 외부 어드레스 단자들에 인가되는 로우 어드레스 신호들(row address signals)을 수신 및 디코딩하도록 동작 가능한 로우 어드레스 회로;
    상기 외부 어드레스 단자들에 인가되는 칼럼 어드레스 신호들(column address signals)을 수신 및 디코딩하도록 동작 가능한 칼럼 어드레스 회로;
    상기 디코딩된 로우 어드레스 신호들 및 상기 디코딩된 칼럼 어드레스 신호들에 의해 결정된 위치의 메모리 셀들의 어레이에 데이터를 기록 또는 이로부터 데이터를 판독하도록 동작 가능한 상기 메모리 셀들의 어레이;
    상기 어레이와 상기 메모리 장치의 외부 데이터 단자들 간의 데이터에 대응하는 데이터 신호들을 결합시키도록 동작 가능한 데이터 경로 회로로서, 상기 데이터 경로 회로는 상기 외부 데이터 단자들 중 각각의 하나에 각각 결합되는 복수의 기록 수신기들 및 상기 외부 데이터 단자들 중 각각의 하나에 각각 결합되는 복수의 판독 송신기들을 포함하는, 상기 데이터 경로 회로;
    상기 메모리 장치의 각각의 외부 명령 단자들에 인가되는 복수의 명령 신호들을 디코딩하도록 동작 가능한 명령 디코더로서, 상기 명령 디코더는 상기 디코딩된 명령 신호들에 대응하는 제어 신호들을 생성하도록 동작 가능한, 상기 명령 디코더;
    고전력, 저기록 레이턴시 모드 또는 저전력, 고기록 레이턴시 모드 중 어느 하나로 기록 수신기들을 동작시키기는 기록 수신기 제어 회로로서, 상기 기록 수신기 제어 회로는, 상기 고전력, 저기록 레이턴시 모드가 인에이블되었는지를 나타내는 제 1 신호 및 판독 송신기들이 활성인지를 나타내는 제 2 신호를 수신하는 논리 회로를 포함하고, 상기 논리 회로는 상기 고전력, 저기록 레이턴시 모드가 인에이블되었다는 것을 나타내는 상기 제 1 신호에 응답하여 상기 기록 수신기들이 활성인지 여부와 관계없이 상기 판독 송신기들이 활성이 아닐 때 전력을 기록 수신기들에 인가하고, 상기 판독 송신기들이 활성일 때 상기 기록 수신기들로부터 전력을 제거하도록 동작 가능하며, 상기 논리 회로는 또한 상기 고전력, 저기록 레이턴시 모드가 인에이블되지 않았다는 것을 나타내는 상기 제 1 신호에 응답하여 상기 기록 수신기들이 활성이고 상기 판독 수신기들이 활성이 아닐 때 전력을 상기 기록 수신기들에 인가하고, 상기 기록 수신기들이 활성이 아니거나 상기 판독 송신기들이 활성일 때 상기 기록 수신기들로부터 전력을 제거하도록 동작 가능한, 상기 기록 수신기 제어 회로; 및
    상기 기록 수신기 제어 회로에 결합된 모드 제어 회로로서, 상기 모드 제어 회로는 상기 제 1 신호를 생성하고 상기 제 1 신호를 상기 기록 수신기 제어 회로에 인가하는, 상기 모드 제어 회로를 포함하는, 메모리 장치.
  10. 제 9 항에 있어서, 상기 논리 회로는 상기 어레이 내의 메모리 셀들의 로우가 활성인지를 나타내는 제 3 신호를 또한 수신하며, 상기 논리 회로는 상기 제 1 및 제 2 신호들의 상태와 관계없이 메모리 셀들의 로우가 활성이 아니라는 것을 나타내는 상기 제 3 신호에 응답하여 전력이 상기 기록 수신기들에 인가되는 것을 금지하도록 또한 동작 가능한, 메모리 장치.
  11. 제 9 항에 있어서, 상기 논리 회로는 상기 메모리 장치가 전력 다운 모드로 동작되는지를 나타내는 제 3 신호를 또한 수신하며, 상기 논리 회로는, 상기 제 1 및 제 2 신호들의 상태와 관계없이 상기 메모리 장치가 전력 다운 모드로 동작된다는 것을 나타내는 상기 제 3 신호에 응답하여 전력이 상기 기록 수신기들에 인가되는 것을 금지하도록 또한 동작 가능한, 메모리 장치.
  12. 제 9 항에 있어서, 상기 모드 제어 회로는 상기 제 1 신호를 생성하는 모드 레지스터를 포함하며, 상기 모드 레지스터는 상기 제 1 신호가 상기 고전력, 저기록 레이턴시 모드가 인에이블되었다는 것을 나타내도록 하는 제 1 상태 및 상기 제 1 신호가 상기 고전력, 저기록 레이턴시 모드가 인에이블되지 않았다는 것을 나타내도록 하는 제 2 상태로 프로그래밍되는, 메모리 장치.
  13. 제 12 항에 있어서, 상기 모드 레지스터는 상기 명령 디코더에 포함되고, 상기 모드 레지스터는 복수의 명령 신호들을 디코딩함으로써 프로그래밍되는, 메모리 장치.
  14. 제 9 항에 있어서, 상기 모드 제어 회로는 상기 제 1 신호를 생성하는 제 2 논리 회로를 더 포함하며, 상기 제 2 논리 회로는 기록 레이턴시를 결정하고, 상기 결정된 기록 레이턴시가 상기 고전력, 저기록 레이턴시 모드에서 상기 기록 수신기들을 동작시킴으로써 성취될 수 있는 기록 레이턴시보다 큰지 여부의 작용으로서 상기 제 1 신호를 생성하는, 메모리 장치.
  15. 제 14 항에 있어서, 상기 제 2 논리 회로는 판독 레이턴시를 나타내는 제 3 신호를 또한 수신하며, 상기 제 2 논리 회로는 상기 제 3 신호에 의해 표시되는 상기 판독 레이턴시의 작용으로서 상기 기록 레이턴시를 결정하도록 동작 가능한, 메모리 장치.
  16. 제 9 항에 있어서, 상기 모드 제어 회로는, 상기 제 1 신호가 상기 메모리 장치의 외부 액세스 가능한 단자를 통해 상기 논리 회로에 인가되는 신호를 포함하도록 상기 메모리 장치의 외부 액세스 가능한 단자로부터 상기 논리 회로로의 신호 경로를 포함하는, 메모리 장치.
  17. 제 9 항에 있어서, 상기 메모리 장치는 동적 랜덤 액세스 메모리 장치를 포함하는, 메모리 장치.
  18. 제 9 항에 있어서, 상기 논리 회로는 상기 메모리 장치의 동작 파라미터를 나타내는 제 3 신호를 또한 수신하며, 상기 논리 회로는 상기 제 1, 제 2 및 제 3 신호들의 작용으로서 전력을 상기 기록 수신기들에 인가하도록 동작 가능한, 메모리 장치.
  19. 제 18 항에 있어서, 상기 논리 회로는:
    상기 제 1 및 제 3 신호들의 작용으로서 수신기 인에이블 신호를 생성하는 제 1 회로; 및
    상기 수신기 인에이블 신호 및 상기 제 2 신호의 작용으로서 전력을 상기 기록 수신기들에 인가하는 제 2 회로를 포함하는, 메모리 장치.
  20. 제 19 항에 있어서, 상기 메모리 장치는 집적 회로를 포함하며, 상기 제 1 회로는 상기 기록 수신기보다 상기 명령 디코더에 더 가까운 위치에서 상기 집적 회로 상에 제조되며, 상기 제 2 회로는 상기 명령 디코더보다 상기 기록 수신기에 더 가까운 위치에서 상기 집적 회로 상에 제조되는, 메모리 장치.
  21. 메모리 장치에 있어서,
    상기 메모리 장치의 외부 어드레스 단자들에 인가되는 로우 어드레스 신호들을 수신 및 디코딩하도록 동작 가능한 로우 어드레스 회로;
    상기 외부 어드레스 단자들에 인가되는 칼럼 어드레스 신호들을 수신 및 디코딩하도록 동작 가능한 칼럼 어드레스 회로;
    상기 디코딩된 로우 어드레스 신호들 및 상기 디코딩된 칼럼 어드레스 신호들에 의해 결정된 위치의 메모리 셀들의 어레이에 데이터를 기록 또는 이로부터 데이터를 판독하도록 동작 가능한 상기 메모리 셀들의 어레이;
    상기 어레이와 상기 메모리 장치의 외부 데이터 단자들 간의 데이터에 대응하는 데이터 신호들을 결합시키도록 동작 가능한 데이터 경로 회로로서, 상기 데이터 경로 회로는 기록 수신기들 및 판독 송신기들을 포함하는, 상기 데이터 경로 회로;
    상기 메모리 장치의 각각의 외부 명령 단자들에 인가되는 복수의 명령 신호들을 디코딩하도록 동작 가능한 명령 디코더로서, 상기 명령 디코더는 상기 디코딩된 명령 신호들에 대응하는 제어 신호들을 생성하도록 동작 가능한, 상기 명령 디코더;
    상기 메모리 장치의 상기 판독 레이턴시와 독립적으로 상기 메모리 장치의 기록 레이턴시를 설정하도록 동작 가능한 기록 레이턴시 제어 회로; 및
    기록 레이턴시가 미리 설정된 기록 레이턴시 보다 작거나 같은 경우, 상기 기록 수신기들이 활성인지 여부와 관계없이 상기 판독 송신기들이 활성이 아닐 때 전력을 상기 기록 수신기들에 인가하도록 동작 가능하고, 기록 레이턴시가 미리 설정된 기록 레이턴시 보다 작거나 같은 경우, 상기 판독 송신기들이 활성일 때 상기 기록 수신기들로부터 전력을 제거하도록 또한 동작 가능한 기록 수신기 제어 회로를 포함하는, 메모리 장치.
  22. 제 21 항에 있어서, 상기 기록 레이턴시 제어 회로는 상기 판독 레이턴시를 나타내는 신호를 수신하는 논리 회로를 포함하고, 상기 논리 회로는 상기 신호에 의해 표시되는 상기 판독 레이턴시의 작용으로서 상기 기록 레이턴시를 결정하는, 메모리 장치.
  23. 제 22 항에 있어서, 상기 논리 회로는 판독 레이턴시에서 미리 결정된 값을 뺀 것으로서 상기 기록 레이턴시를 결정하는, 메모리 장치.
  24. 제 21 항에 있어서, 상기 기록 레이턴시 제어 회로는 상기 기록 레이턴시를 선택하도록 프로그래밍되는 모드 레지스터를 포함하는, 메모리 장치.
  25. 제 24 항에 있어서, 상기 모드 레지스터는 상기 명령 디코더에 포함되고, 상기 모드 레지스터는 복수의 명령 신호들을 디코딩함으로써 프로그래밍되는, 메모리 장치.
  26. 제 21 항에 있어서, 상기 기록 레이턴시 제어 회로는, 상기 기록 레이턴시가 상기 메모리 장치의 외부 액세스 가능한 단자를 통해 신호를 인가함으로써 선택될 수 있도록 상기 메모리 장치의 외부 액세스 가능한 단자로부터의 신호 경로를 포함하는, 메모리 장치.
  27. 제 21 항에 있어서, 상기 메모리 장치는 동적 랜덤 액세스 메모리 장치를 포함하는, 메모리 장치.
  28. 컴퓨터 시스템에 있어서:
    프로세서 버스를 갖는 프로세서;
    데이터가 상기 컴퓨터 시스템으로 입력되도록 상기 프로세서 버스를 통해 상기 프로세서에 결합되는 입력 장치;
    데이터가 상기 컴퓨터 시스템으로부터 출력되도록 상기 프로세서 버스를 통해 상기 프로세서에 결합되는 출력 장치;
    데이터가 대량 저장 장치(mass storage device)로부터 판독되도록 상기 프로세서 버스를 통해 상기 프로세서에 결합되는 데이터 저장 장치;
    상기 프로세서 버스를 통해 상기 프로세서에 결합되는 메모리 제어기; 및
    상기 메모리 제어기에 결합되는 메모리 장치를 포함하고, 상기 메모리 장치는:
    상기 메모리 장치의 외부 어드레스 단자들에 인가되는 로우 어드레스 신호들을 수신 및 디코딩하도록 동작 가능한 로우 어드레스 회로;
    상기 외부 어드레스 단자들에 인가되는 칼럼 어드레스 신호들을 수신 및 디코딩하도록 동작 가능한 칼럼 어드레스 회로;
    상기 디코딩된 로우 어드레스 신호들 및 상기 디코딩된 칼럼 어드레스 신호들에 의해 결정된 위치의 메모리 셀들의 어레이에 데이터를 기록 또는 이로부터 데이터를 판독하도록 동작 가능한 상기 메모리 셀들의 어레이;
    상기 어레이와 상기 메모리 장치의 외부 데이터 단자들 간의 데이터에 대응하는 데이터 신호들을 결합시키도록 동작 가능한 데이터 경로 회로로서, 상기 데이터 경로 회로는 상기 외부 데이터 단자들 중 각각의 하나에 각각 결합되는 복수의 기록 수신기들 및 상기 외부 데이터 단자들 중 각각의 하나에 각각 결합되는 복수의 판독 송신기들을 포함하는, 상기 데이터 경로 회로;
    상기 메모리 장치의 각각의 외부 명령 단자들에 인가되는 복수의 명령 신호들을 디코딩하도록 동작 가능한 명령 디코더로서, 상기 명령 디코더는 상기 디코딩된 명령 신호들에 대응하는 제어 신호들을 생성하도록 동작 가능한, 상기 명령 디코더;
    고전력, 저기록 레이턴시 모드 또는 저전력, 고기록 레이턴시 모드 중 어느 하나로 상기 기록 수신기들을 동작시키는 기록 수신기 제어 회로로서, 상기 기록 수신기 제어 회로는, 상기 고전력, 저기록 레이턴시 모드가 인에이블되었는지를 나타내는 제 1 신호 및 판독 송신기들이 활성인지를 나타내는 제 2 신호를 수신하는 논리 회로를 포함하고, 상기 논리 회로는 상기 고전력, 저기록 레이턴시 모드가 인에이블되었다는 것을 나타내는 상기 제 1 신호에 응답하여, 상기 기록 수신기들이 활성인지 여부와 관계없이 상기 판독 송신기들이 활성이 아닐 때 전력을 상기 기록 수신기들에 인가하고, 상기 판독 송신기들이 활성일 때 상기 기록 수신기들로부터 전력을 제거하도록 동작 가능하며, 상기 논리 회로는 또한 상기 고전력, 저기록 레이턴시 모드가 인에이블되지 않았다는 것을 나타내는 상기 제 1 신호에 응답하여, 상기 기록 수신기들이 활성이고 상기 판독 송신기들이 활성이 아닐 때 전력을 상기 기록 수신기들에 인가하고, 상기 기록 수신기들이 활성이 아니거나 상기 판독 송신기들이 활성일 때 상기 기록 수신기들로부터 전력을 제거하도록 동작 가능한, 상기 기록 수신기 제어 회로; 및
    상기 기록 수신기 제어 회로에 결합되는 모드 제어 회로로서, 상기 모드 제어 회로는 상기 제 1 신호를 생성하고 상기 제 1 신호를 상기 기록 수신기 제어 회로에 인가하는, 상기 모드 제어 회로를 포함하는, 컴퓨터 시스템.
  29. 제 28 항에 있어서, 상기 논리 회로는 상기 어레이 내의 메모리 셀들의 로우가 활성인지를 나타내는 제 3 신호를 또한 수신하며, 상기 논리 회로는 상기 제 1 및 제 2 신호들의 상태와 관계없이 메모리 셀들의 로우가 활성이 아니라는 것을 나타내는 상기 제 3 신호에 응답하여 전력이 상기 기록 수신기들에 인가되는 것을 금지하도록 또한 동작 가능한, 컴퓨터 시스템.
  30. 제 28 항에 있어서, 상기 논리 회로는 상기 메모리 장치가 전력 다운 모드로 동작되는지를 나타내는 제 3 신호를 또한 수신하며, 상기 논리 회로는 상기 제 1 및 제 2 신호들의 상태와 관계없이 상기 메모리 장치가 전력 다운 모드로 동작된다는 것을 나타내는 상기 제 3 신호에 응답하여 전력이 상기 기록 수신기들에 인가되는 것을 금지하도록 또한 동작 가능한, 컴퓨터 시스템.
  31. 제 28 항에 있어서, 상기 모드 제어 회로는 상기 제 1 신호를 생성하는 모드 레지스터를 포함하며, 상기 모드 레지스터는 상기 제 1 신호가 상기 고전력, 저기록 레이턴시 모드가 인에이블되었다는 것을 나타내도록 하는 제 1 상태 및 상기 제 1 신호가 상기 고전력, 저기록 레이턴시 모드가 인에이블되지 않았다는 것을 나타내도록 하는 제 2 상태로 프로그래밍되는, 컴퓨터 시스템.
  32. 제 31 항에 있어서, 상기 모드 레지스터는 상기 명령 디코더에 포함되며, 상기 모드 레지스터는 복수의 명령 신호들을 디코딩함으로써 프로그래밍되는, 컴퓨터 시스템.
  33. 제 28 항에 있어서, 상기 모드 제어 회로는 상기 제 1 신호를 생성하는 제 2 논리 회로를 포함하며, 상기 제 2 논리 회로는 기록 레이턴시를 결정하고, 상기 결정된 기록 레이턴시가 상기 고전력, 저기록 레이턴시 모드에서 상기 기록 수신기들을 동작시킴으로써 성취될 수 있는 기록 레이턴시보다 큰지 여부의 작용으로서 상기 제 1 신호를 생성하는, 컴퓨터 시스템.
  34. 제 33 항에 있어서, 상기 제 2 논리 회로는 판독 레이턴시를 나타내는 제 3 신호를 수신하며, 상기 제 2 논리 회로는 상기 제 3 신호에 의해 표시되는 상기 판독 레이턴시의 작용으로서 상기 기록 레이턴시를 결정하도록 동작 가능한, 컴퓨터 시스템.
  35. 제 28 항에 있어서, 상기 모드 제어 회로는, 상기 제 1 신호가 상기 메모리 장치의 외부 액세스 가능한 단자를 통해 상기 논리 회로에 인가되는 신호를 포함하도록 상기 메모리 장치의 외부 액세스 가능한 단자로부터 상기 논리 회로로의 신호 경로를 포함하는, 컴퓨터 시스템.
  36. 제 28 항에 있어서, 상기 메모리 장치는 동적 랜덤 액세스 메모리 장치를 포함하는, 컴퓨터 시스템.
  37. 제 28 항에 있어서, 상기 논리 회로는 상기 메모리 장치의 동작 파라미터를 나타내는 제 3 신호를 또한 수신하며, 상기 논리 회로는 상기 제 1, 제 2 및 제 3 신호들의 작용으로서 전력을 상기 기록 수신기들에 인가하도록 동작 가능한, 컴퓨터 시스템.
  38. 제 37 항에 있어서, 상기 논리 회로는:
    상기 제 1 및 제 3 신호들의 작용으로서 수신기 인에이블 신호를 생성하는 제 1 회로; 및
    상기 수신기 인에이블 신호 및 상기 제 2 신호의 작용으로서 전력을 상기 기록 수신기들에 인가하는 제 2 회로를 포함하는, 컴퓨터 시스템.
  39. 제 38 항에 있어서, 상기 메모리 장치는 집적 회로를 포함하며, 상기 제 1 회로는 상기 기록 수신기보다 상기 명령 디코더에 더 가까운 위치에서 상기 집적 회로 상에 제조되며, 상기 제 2 회로는 상기 명령 디코더보다 상기 기록 수신기에 더 가까운 위치에서 상기 집적 회로 상에 제조되는, 컴퓨터 시스템.
  40. 컴퓨터 시스템에 있어서:
    프로세서 버스를 갖는 프로세서;
    데이터가 상기 컴퓨터 시스템에 입력되도록 상기 프로세서 버스를 통해 상기 프로세서에 결합되는 입력 장치;
    데이터가 상기 컴퓨터 시스템으로부터 출력되도록 상기 프로세서 버스를 통해 상기 프로세서에 결합되는 출력 장치;
    데이터가 대량 저장 장치로부터 판독되도록 상기 프로세서 버스를 통해 상기 프로세서에 결합되는 데이터 저장 장치;
    상기 프로세서 버스를 통해 상기 프로세서에 결합되는 메모리 제어기; 및
    상기 메모리 제어기에 결합되는 메모리 장치를 포함하고, 상기 메모리 장치는:
    상기 메모리 장치의 외부 어드레스 단자들에 인가되는 로우 어드레스 신호들을 수신 및 디코딩하도록 동작 가능한 로우 어드레스 회로;
    상기 외부 어드레스 단자들에 인가되는 칼럼 어드레스 신호들을 수신 및 디코딩하도록 동작 가능한 칼럼 어드레스 회로;
    상기 디코딩된 로우 어드레스 신호들 및 상기 디코딩된 칼럼 어드레스 신호들에 의해 결정된 위치의 메모리 셀들의 어레이에 데이터를 기록 또는 이로부터 데이터를 판독하도록 동작 가능한 상기 메모리 셀들의 어레이;
    상기 어레이와 상기 메모리 장치의 외부 데이터 단자들 간의 데이터에 대응하는 데이터 신호들을 결합시키도록 동작 가능한 데이터 경로 회로로서, 상기 데이터 경로 회로는 기록 수신기들 및 판독 송신기들을 포함하는, 상기 데이터 경로 회로;
    상기 메모리 장치의 각각의 외부 명령 단자들에 인가되는 복수의 명령 신호들을 디코딩하도록 동작 가능한 명령 디코더로서, 상기 명령 디코더는 상기 디코딩된 명령 신호들에 대응하는 제어 신호들을 생성하도록 동작 가능한, 상기 명령 디코더;
    상기 메모리 장치의 판독 레이턴시와 독립적으로 상기 메모리 장치의 기록 레이턴시를 설정하도록 동작 가능한 기록 레이턴시 제어 회로; 및
    기록 레이턴시가 미리 설정된 기록 레이턴시 보다 작거나 같은 경우, 상기 기록 수신기들이 활성인지 여부와 관계없이 상기 판독 송신기들이 활성이 아닐 때 전력을 상기 기록 수신기들에 인가하도록 동작 가능하고, 기록 레이턴시가 미리 설정된 기록 레이턴시 보다 작거나 같은 경우, 상기 판독 송신기들이 활성일 때 상기 기록 수신기들로부터 전력을 제거하도록 또한 동작 가능한 기록 수신기 제어 회로 를 포함하는, 컴퓨터 시스템.
  41. 제 40 항에 있어서, 상기 기록 레이턴시 제어 회로는 상기 판독 레이턴시를 나타내는 신호를 수신하는 논리 회로를 포함하고, 상기 논리 회로는 상기 신호에 의해 표시되는 상기 판독 레이턴시의 작용으로서 상기 기록 레이턴시를 결정하는, 컴퓨터 시스템.
  42. 제 41 항에 있어서, 상기 논리 회로는 판독 레이턴시에서 미리 결정된 값을 뺀 것으로서 상기 기록 레이턴시를 결정하는, 컴퓨터 시스템.
  43. 제 40 항에 있어서, 상기 기록 레이턴시 제어 회로는 상기 기록 레이턴시를 선택하도록 프로그래밍되는 모드 레지스터를 포함하는, 컴퓨터 시스템.
  44. 제 43 항에 있어서, 상기 모드 레지스터는 상기 명령 디코더에 포함되고, 상기 모드 레지스터는 복수의 명령 신호들을 디코딩함으로써 프로그래밍되는, 컴퓨터 시스템.
  45. 제 40 항에 있어서, 상기 기록 레이턴시 제어 회로는, 상기 기록 레이턴시가 상기 메모리 장치의 외부 액세스 가능한 단자를 통해 신호를 인가함으로써 선택될 수 있도록 상기 메모리 장치의 외부 액세스 가능한 단자로부터의 신호 경로를 포함하는, 컴퓨터 시스템.
  46. 제 40 항에 있어서, 상기 메모리 장치는 동적 랜덤 액세스 메모리 장치를 포함하는, 컴퓨터 시스템.
  47. 데이터 버스로부터 각각의 데이터 비트들을 수신하는 복수의 기록 수신기들 및 각각의 데이터 비트들을 데이터 버스에 인가하는 복수의 판독 송신기들을 갖는 메모리 장치에서, 고전력, 저기록 레이턴시 모드 또는 저전력, 고기록 레이턴시 모드 중 어느 하나로 상기 기록 수신기들을 동작시키는 방법에 있어서:
    상기 기록 수신기들이 상기 고전력, 저기록 레이턴시 모드로 동작될 때, 상기 기록 수신기들이 활성인지 여부에 관계없이 상기 판독 송신기들이 활성이 아닐 때 상기 기록 수신기들에 전력을 인가하는 단계;
    상기 기록 수신기들이 상기 고전력, 저기록 레이턴시 모드로 동작될 때, 상기 판독 송신기들이 활성일 때 상기 기록 수신기들로부터 전력을 제거하는 단계;
    상기 기록 수신기들이 상기 저전력, 고기록 레이턴시 모드로 동작될 때, 상기 기록 수신기들이 활성이고 상기 판독 송신기들이 활성이 아닐 때 상기 기록 수신기들에 전력을 인가하는 단계; 및
    상기 기록 수신기들이 상기 저전력, 고기록 레이턴시 모드로 동작될 때, 상기 기록 수신기들이 활성이 아니거나 상기 판독 송신기들이 활성일 때 상기 기록 수신기들에 대한 전력을 제거하는 단계를 포함하는, 기록 수신기 동작 방법.
  48. 제 47 항에 있어서,
    상기 메모리 장치 내의 메모리 셀들의 로우가 활성인지 여부를 결정하는 단계;
    상기 메모리 장치 내의 메모리 셀들의 로우가 활성이라고 결정하면, 전력을 상기 기록 수신기들에 인가하도록 하는 단계; 및
    상기 메모리 장치 내의 메모리 셀들의 로우가 활성이 아니라고 결정하면, 전력이 상기 기록 수신기들에 인가되는 것을 금지하도록 하는 단계를 더 포함하는, 기록 수신기 동작 방법.
  49. 제 47 항에 있어서,
    상기 메모리 장치가 전력 다운 모드로 동작되는지 여부를 결정하는 단계;
    상기 메모리 장치가 전력 다운 모드로 동작하지 않는다고 결정하면, 전력을 상기 기록 수신기들에 인가하도록 하는 단계; 및
    상기 메모리 장치가 전력 다운 모드로 동작된다고 결정하면, 전력을 상기 기록 수신기들에 인가하는 것을 금지하는 단계를 더 포함하는, 기록 수신기 동작 방법.
  50. 제 47 항에 있어서, 상기 메모리 장치 내의 모드 레지스터를 프로그래밍함으로써 상기 고전력, 저기록 레이턴시 모드 또는 상기 저전력, 고기록 레이턴시 모드 중 어느 하나를 선택하는 단계를 더 포함하는, 기록 수신기 동작 방법.
  51. 제 47 항에 있어서, 상기 메모리 장치의 외부 액세스 가능한 단자에 신호를 인가함으로써 상기 고전력, 저기록 레이턴시 모드 또는 상기 저전력, 고기록 레이턴시 모드 중 어느 하나를 선택하는 단계를 더 포함하는, 기록 수신기 동작 방법.
  52. 제 47 항에 있어서,
    기록 레이턴시를 결정하는 단계;
    상기 결정된 기록 레이턴시가 상기 고전력, 저기록 레이턴시 모드에서 상기 기록 수신기들을 동작시키는데 요구되는 기록 레이턴시보다 크면, 상기 저전력, 고기록 레이턴시 모드를 선택하는 단계; 및
    상기 결정된 기록 레이턴시가 상기 고전력, 저기록 레이턴시 모드에서 상기 기록 수신기들을 동작시키는데 요구되는 기록 레이턴시 이하이면, 상기 고전력, 저기록 레이턴시 모드를 선택하는 단계에 의해,
    상기 고전력, 저기록 레이턴시 모드 또는 상기 저전력, 고기록 레이턴시 모드 중 어느 하나를 선택하는 단계를 더 포함하는, 기록 수신기 동작 방법.
  53. 제 52 항에 있어서, 상기 기록 레이턴시를 결정하는 단계는 상기 메모리 장치의 판독 레이턴시의 작용으로서 상기 기록 레이턴시를 결정하는 단계를 포함하는, 기록 수신기 동작 방법.
  54. 제 47 항에 있어서, 상기 메모리 장치는 동적 랜덤 액세스 메모리 장치를 포함하는, 기록 수신기 동작 방법.
  55. 데이터 버스로부터 각각의 데이터 비트들을 수신하는 복수의 기록 수신기들 및 각각의 데이터 비트들을 데이터 버스에 인가하는 복수의 판독 송신기들을 갖는 메모리 장치에서, 상기 기록 수신기들을 동작시키는 방법에 있어서:
    상기 메모리 장치의 판독 레이턴시와 독립적으로 상기 메모리 장치의 기록 레이턴시를 결정하는 단계;
    상기 결정된 기록 레이턴시가 미리 결정된 기록 레이턴시 이하이면, 상기 기록 수신기들이 활성인지 여부와 관계없이 상기 판독 송신기들이 활성이 아닐 때 상기 기록 수신기들에 전력을 인가하는 단계; 및
    상기 결정된 기록 레이턴시가 미리 결정된 기록 레이턴시 이하이면, 상기 판독 송신기들이 활성일 때 상기 기록 수신기들로부터 전력을 제거하는 단계를 포함하는, 기록 수신기 동작 방법.
  56. 제 55 항에 있어서, 상기 결정된 기록 레이턴시의 작용으로서 상기 기록 수신기들에 전력을 인가하는 단계는:
    상기 결정된 기록 레이턴시가 미리 결정된 기록 레이턴시보다 크면, 상기 기록 수신기들이 활성이고 상기 판독 송신기들이 활성이 아닐 때 상기 기록 수신기들에 전력을 인가하는 단계; 및
    상기 결정된 기록 레이턴시가 미리 결정된 기록 레이턴시보다 크면, 상기 기록 수신기들이 활성이 아니거나 상기 판독 송신기들이 활성일 때 상기 기록 수신기들에 대한 전력을 제거하는 단계를 포함하는, 기록 수신기 동작 방법.
  57. 제 55 항에 있어서, 상기 메모리 장치의 상기 판독 레이턴시와 독립적으로 상기 메모리 장치의 상기 기록 레이턴시를 결정하는 단계는, 상기 기록 레이턴시를 선택하도록 상기 메모리 장치 내의 모드 레지스터를 프로그래밍하는 단계를 포함하는, 기록 수신기 동작 방법.
  58. 제 55 항에 있어서, 상기 메모리 장치의 상기 판독 레이턴시와 독립적으로 상기 메모리 장치의 상기 기록 레이턴시를 결정하는 단계는, 상기 메모리 장치의 외부 액세스 가능한 단자를 통해 신호를 인가하는 단계를 포함하는, 기록 수신기 동작 방법.
  59. 제 55 항에 있어서, 상기 메모리 장치는 동적 랜덤 액세스 메모리 장치를 포함하는, 기록 수신기 동작 방법.
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