JP2002158568A - 位相同期ループ及び遅延同期ループに用いられるインターリーブド遅延ライン - Google Patents

位相同期ループ及び遅延同期ループに用いられるインターリーブド遅延ライン

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Abstract

(57)【要約】 【課題】 大きな同期幅、堅い同期特性、小さな固有遅
延、エネルギー損失が小さく、工程・電圧・温度の変動
によく追随する遅延同期及び位相同期ループ。 【解決手段】 遅延の大きさは工程・温度・電圧の変化
に対して略独立である第１の部分と、第１の部分に直列
に接続され、遅延の大きさは工程・温度・電圧の変化に
対して略追随する第２の部分とから構成される位相同期
ループや遅延同期ループに用いられるインターリーブド
遅延ライン。そして本発明を用いて構築された一つのそ
して二つの同期循環回路といった２種類の遅延を組合せ
たり、インターリーブすることで、工程・温度・電圧の
変動する中においても、所望するジッター特性を得るこ
とが出来、多くの数の遅延タップを用いることなく、一
つの粗いタップの遅延変動に動的に追随し、迅速で強い
同期を得ることが出来る。遅延ラインと同期循環回路を
操作する方法についても開示されている。

Description

【発明の詳細な説明】
【０００１】
【発明の分野】この発明は位相同期ループ(phase locke
d loop)と遅延同期ループ(delay locked loop)、特にこ
のような回路で用いられる遅延ラインに関するものであ
る。
【０００２】
【発明の背景】位相同期ループは、２つの信号の位相差
を小さくするように構成された回路である。位相差が零
に近づくとき、もしくは予め指定された許容誤差内に収
まった時、２つの信号の位相は「同期」(locked)された
という。遅延同期ループは位相同期ループに似ている
が、しかし位相同期ループが入力信号もしくは基準信号
と同じ位相を持つ出力信号を生成するのに対して、遅延
同期ループは基準信号もしくは入力信号を遅延ラインに
渡し、その出力は基準信号もしくは入力信号に対して予
め指定された位相の遅れを持つ。
【０００３】位相同期ループ(PLL's)と遅延同期ループ
(DLL's)は、互いに既知の関係を持つ２つの信号を必要
とする回路において広く用いられている。例えば、送信
装置から受信装置へと情報を送信する時に、情報が信頼
ある形で送信されるためには受信装置の局所時計(クロ
ック)を送信装置の局所時計(クロック)に同期すること
が必要である。位相同期ループはこのような目的に用い
られる。位相同期ループと遅延同期ループのいずれも
が、長い期間にわたり利用されてきており、これらの多
くのアナログ回路の例は文献や多くの装置の中に見るこ
とが出来る。
【０００４】位相同期ループ・遅延同期ループのいずれ
も、アナログの部品・デジタル部品のどちらを用いても
作ることが出来る。アナログ回路においては、遅延を調
節するために一連の遅延が用いられるが、その一連の遅
延のそれぞれの要素は、その遅延が位相検知器に与える
アナログバイアス電圧により、変化してしまう。デジタ
ル回路においては、例えばトランジスタを調節して遅延
を調節するというのではなく、一連の遅延に含まれる遅
延段階の数を調節することによって、遅延の調節が行わ
れる。アナログ回路は 連続的な遅延の調節が出来る
が、それに対しデジタル回路は遅延を段階的に調節する
ことになる。その結果として、アナログ回路の一つの利
点は、そのジッターがデジタル回路の段階ジッターに比
して非常に小さいことである。
【０００５】位相に関係した回路を実装することは知ら
れている。例を挙げると、米国特許出願第０９／５８５
０３５号、２０００年６月１日出願（ミクロン社番号
第９８−０７８８号）、名称「粗い循環回路と精密な循
環回路を使って製られたデジタルデュアルループ遅延同
期ループ」では、粗い循環回路(coarse loop)と精密な
循環回路(fine loop)の両方から構成される遅延ライン
の回路が示されている。粗い循環回路は、入力信号から
の位相変化が粗い遅延段階に収まるような出力信号を作
るように設計されているのに対し、精密循環回路は、入
力信号からの位相のずれが粗い循環回路のずれに比して
十分に小さい、出力信号を作るように設計されている。
粗い循環回路は、位相同期状態もしくは位相遅延状態に
近い出力信号を作り出すように設計されているのに対
し、精密循環回路は、同期状態を得るために設計されて
いる。それゆえに、デュアルループ(粗いものと精密な
もの)による全てのデジタル位相同期ループと遅延同期
ループは、幅の広い同期を与えるのと同時に、合理的な
時間パラメータの範囲に収まる強い同期(tight lock)を
も与える。
【０００６】精密循環回路で利用される精密な遅延タッ
プを作る方法はいくつも存在する。例えばある一つの実
装においては、可変コンデンサを用いて負荷調節を実現
する。僅かにサイズが異なる装置を用いて、速い経路と
遅い経路との両方を形成することによる別の実装もあ
る。一番目の方法は、小さな固有遅延を持ち、工程・電
圧・温度(PVT)の変動に対してほとんど一定の遅延を持
つ。それに対して、二番目の方法は、大きな固有遅延を
持つが、遅延変動に対して良く追随する。それゆえ最終
的な装置の設計されたパラメータにより、うまく調整し
て利用しなければならない。従って、大きな同期幅を持
ち、強い同期の性質を持ち、小さな固有遅延(intrnsic
delay)であり、エネルギー損失が小さく、工程・電圧・
温度の変動に良く追随する遅延同期ループや位相同期ル
ープに対する需要が存在する。
【０００７】
【発明の要旨】本発明は位相同期ループと遅延同期ルー
プに用いるためのインターリーブド(interleaved)遅延
ラインに関するものである。本発明は工程・温度・電圧
の変動から影響されることなく可変量の遅延を与える第
1の部分と、該第１の部分に連なり、工程・温度・電圧
の変動に対して良く追随する可変量の遅延を与える第２
の部分とにより構成される交互に重ねられた遅延ライン
から構成される。本発明を利用して製られた二つの種類
の、単一のものと複数の同期ループとを組合わせる、も
しくは交互にインターリーブすることにより、工程・電
圧・温度が変動しても、たくさんの数の精密な遅延タッ
プを使わずに、１つの粗い遅延段階の遅延変動に動的に
追随し、迅速かつ堅い同期といった、所望されたジッタ
ー特性を実現できる。これらの、そして他の優位点と利
点は、以下の文章に記された望ましい実施例の記述によ
り明らかになる。また、遅延ラインと同期ループを動か
す方法についても開示している。
【０００８】
【望ましい実施例の詳細な説明】本発明は、記憶装置(1
0)を表している図１と関連して説明する。本発明は図１
の記憶装置(10)との関連において記述されているが、こ
れは本発明の応用例の１つとして示されているにすぎな
いと理解されるべきである。本発明は図1に示されてい
る応用例に限定されるものではない。
【０００９】これは例であり限定となるものではない
が、記憶装置(10)は動的同期ランダムアクセス記憶装置
(SDRAM)を含む。図１に示されるように、記憶装置(10)
は主記憶(12)を含む。主記憶(12)は一般的には、バンク
１から バンクＮで示される一つもしくはそれ以上のメ
モリーバンクを持つDRAM装置が含まれる。メモリーバン
ク１からバンクＮの各々は、行と列に配列された複数の
記憶セルを含む。例えばマイクロプロセッサのような外
部制御装置(図には含まれない)により、アドレスバス(1
8)に供給されるアドレスに応答して、行デコーダ(14)と
列デコーダ(16)は、それぞれ行と列にアクセスする。入
力回路(20)と出力回路(22)はデータバス(24)に接続さ
れ、主記憶(12)との間で双方向のデータ通信が行われ
る。記憶制御装置(26)は入力信号又は基準ロック信号(C
LKref) と制御線(28)に与えられる制御信号に反応し
て、記憶装置(10)と外部装置との間のデータ通信を制御
する。制御信号はチップセレクト(CS*)、行アクセスス
トロボ(RAS*)、列アクセスストロボ(CAS*)、書きこみイ
ネブル(WE*)、クロックイネブル(CKE)といった信号を含
むが、これに限定されるものではない。
【００１０】デジタル同期ループDLL(30)は、本発明の
趣旨に従って構築されており、これは入力回路(20)と出
力回路(22)とに接続されて、二つの信号の間での歪み除
去や時刻同期といったタイミング調整を行なう。本発明
はDLLについて記載されているが、本発明はいかなる種
類のPLLに対しても応用可能である。本発明の開示に従
えば、遅延同期ループ(30)は全てデジタル回路である。
当業者にとっては、図１の記憶装置(10)は本発明を図示
するために簡略化されたものであり、記憶装置の全ての
特徴についての詳細な解説をするためのものではないこ
とが容易にわかるはずである。
【００１１】図２は、主記憶(12)、二つの循環遅延同期
ループ(30)、出力回路(22)を含む図１の記憶装置(10)を
図示するブロック図である。出力回路(22)は、出力励振
器(34)に接続された出力ラッチ(32)を含む。出力ラッチ
(32)は接続線(35) を経由して主記憶(12)に接続され
る。出力励振器(34) は、データ出力信号DQを形成する
出力パッド(36)に接続される。
【００１２】遅延同期ループ(30)には、第１の回路すな
わち粗い循環回路(40)とそれに接続された第２の精密循
環回路(42)とを有する前進経路(38)が含まれる。一つの
実施例においては、粗い循環回路(40)は２０ns(ナノ秒)
にも及ぶ遅延幅を持ち、幅広い同期周波数幅を与える。
精密循環回路(42)は強い同期を与えるために、１ns(ナ
ノ秒)から１.２ns(ナノ秒)という遅延幅を持つ。粗い循
環回路(40)は入力時計信号CLKrefとフィードバック経路
(43)から局所時計信号(CLK DLL) とを受信する。精密循
環回路(42)は粗い循環回路(40)の出力を受ける。また、
精密回路(42)はそれ以外に CLKref信号と CLK DLL 信号
とを受け取る。そして精密回路(42)は局所時計信号(CLK
DLL)を出力する。レジスタを利用した全てのデジタル
遅延同期回路においては、位相ジッターは遅延ラインで
用いられる基本的な遅延段階により主として決定され
る。工程、供給電圧、温度の変化によって、１段階での
遅延は１３０psから３５０psまで変化する。高速な記憶
システムにおいては、適切なタイミングと有効なデータ
ウィンドウを保証するためには、この歪みを出来るかぎ
り削減することが必要である。図２に図示される二つの
循環回路による実施例により、歪みを削減することが可
能である。精密回路(42)は、精密遅延の補間(interpola
tion)と粗い回路(40)が同期を行った後における歪の削
減とを行うために用いることが出来る。
【００１３】小さな遅延解像度を持つ精密遅延ラインを
実現するためにはいくつかの方法がある。図３と図４は
２つの方法を図示している。図３は 負荷を調整するた
めの８つのタップを利用する方法の図示であり、それに
対して図４は高速経路と低速経路を持つ１つのタップ方
法を含んでいる方法を図示している。
【００１４】図３にある方法は、直列に接続された２つ
のインバータ(44)と(45)を利用する。負荷はコンデンサ
(56-63)を回路に組込むかどうかを選択するために用い
られるスイッチ(47-54)を操作することで調整される。
それらのコンデンサのうちの、１つのコンデンサ(63)の
実装についても図示されている。それぞれのコンデンサ
(56-63)も、同様な方法により実装される。コンデンサ
(63)は、一対のＮ型トランジスタとＰ型トランジスタに
より実装され、それらのトランジスタはそれぞれのゲー
ト端子を互いに接続し、Ｐ型装置の方は残りの端子を電
圧源(ここではVdd)に接続され、Ｎ型装置の方はソース
端子とドレイン端子はグランドに接続されている。コン
デンサ(56-63)を加えたり取り除いたりすることで、段
階的なやり方で遅延を増やしたり減らしたりすることが
出来る。工程・電圧・温度の変化に対しても、その遅延
はほとんど一定である。図３の方法は、非常に小さな
(例えば０.３nsといった)固有遅延を持つ。ここで固有
遅延は、精密回路が利用された時は、回路に加えられる
初期遅延に関係する。固有遅延は、回路の操作を緩慢な
ものにするため、一般的には良くない性質と言われてい
る。
【００１５】図４に図示される実施例は、第１のインバ
ータ(66)と、第２のインバータ(67)と、マルチプレクサ
(68)とから構成される低速経路(65)を含む。高速経路(7
0)は同様に、第１のインバータ(71)と、第２のインバー
タ(72)と、マルチプレクサ(73)から構成される。低速経
路(65)に含まれるインバータの大きさを変化させること
で、異なる遅延解像度を実現出来る。それゆえ、変更可
能な遅延を実現するために、図４の実施例では異なる経
路を利用している。図３に示される実施例とは対照的
に、工程・電圧・温度の変化に伴なって遅延が変化す
る、もしくは追随することになる。しかしながら、それ
ぞれの遅延タップの二つのインバータとマルチプレクサ
のために、大きな固有遅延が発生してしまう(１タップ
あたり０.３ns)。
【００１６】本発明に従って構築された交互に重ねられ
た遅延ラインは、次の目的を達成するために両方の遅延
補間手法を使うように設計されている。 (1) 工程・電圧・温度の変化する状況下でも、所望のジ
ッター特性を有すること (2) 多くの遅延タップを用いることなく、遅延変動に対
して動的な追随をすること、そして (3) 迅速で強い同期をすること
【００１７】インターリーブド遅延ライン(75)のブロッ
ク図は図５に示されている。シフトレジスタ(76)は マ
ルチプレクサ(77)(78)と接続されて制御回路を構成し、
制御回路は異なる遅延タップを選択するために用いら
れ、遅延タップは負荷調整タップから成る遅延ラインと
高速経路と低速経路から成る遅延ラインのいずれか一方
から選ばれる。初期状態ではこれらの遅延タップのうち
半分が選択され、遅延を増加させたり減少させたりする
ためのM個のタップによる同調幅を構成する。この配列
により、歪みや、工程・電圧・温度の変化する状況にお
ける、その他のタイミング誤りを減少させるために、一
層の柔軟さを持たせることが出来る。
【００１８】図６は、図５におけるインターリーブド遅
延ライン(75)を実装するための回路を図示する。図６で
は、位相検知器(80)がCLKref,CLK DLL信号を受信する。
位相検知回路(78)は、パルスから成る高速制御信号(FAS
T)と低速制御信号(SLOW)とを生成する。高速制御信号と
低速制御信号のパルスの数は、CLKref信号とCLK DLL信
号との間での位相のずれを表す。高速制御信号はCLK DL
L信号の位相を進めるために用いられ、低速制御信号はC
LK DLL信号の位相を遅らせるために用いられる。高速制
御信号と低速制御信号は制御ブロック(82)の入力とな
る。制御ブロック(82)は、可変遅延ライン(84)の容量負
荷の制御と、可変遅延ライン(86)の高速経路と低速経路
の数の制御をするための信号を出力する。可変遅延ライ
ン(84)は図３に図示されるように構成しても良いし、そ
の一方で、可変遅延ライン(86)は図４に図示されるよう
に構成しても良い。出力信号(CLK DLL信号)は、図示さ
れていないが、位相検知器(80)へフィードバックされ
て、入力となる。粗い回路は一般的には遅延ライン(84)
の前に接続されるため、遅延ライン(84)は粗い回路に応
答する。しかしながら、図６に図示される実装において
は、可変遅延ライン(84)と可変遅延ライン(86)の両方の
利点が得られる。
【００１９】一例としての実施例においては、それぞれ
の遅延ラインに８つの遅れタップ(M=8) が使用され、遅
延ライン(84)のための負荷調整タップによる一般的な遅
延は、遅延が２５psから３５psの変化をしたにもかかわ
らず、おおよそ３０ps(ｔdl)であった。
【００２０】高速/低速可変遅延ライン(86)の各段階で
の典型的な遅延は約５０ps(ｔdpp)であり、(各タップあ
たり)３５psから７０psの幅で変動する。このインター
リーブド遅延ラインでの同調幅は次の式で計算できる。 ｔtune＝Ｍ（ｔdl＋ｔdp）／２
【００２１】それゆえ、これまでに与えられた数値で計
算すると、同調幅ｔtuneは ２４０ps＜ｔtune＜４２０ｐｓ であることがわかり、それは粗い遅延の各段階の工程・
電圧・温度による変動をカバーする。そして最悪の状況
でもRMSジッターは ３５ps以下であり、ジッターの極値
から極値(peak-to-peak)までを見ても７０ps以下である
【００２２】図７は、励振の量を調整することで精密な
遅延を調節する他の実施例を図示している。位相検知器
(80)は高速制御信号と低速制御信号を生成し、それらは
選択制御部(88)に入力される。選択制御部(88)は個々の
励振段階(90)(91)(92)(93)を制御するための信号を生成
する。励振段階の一つは、例えば励振段階(91)は、一対
の並列に接続されたインバータとして図示されており、
そしてその一つのインバータがイネーブル制御信号と共
に“Ａ”に詳細に示されている。それゆえ、選択制御部
(88)は励振段階(90)(91)(92)(93)の一つもしくは両方の
インバータが利用されているかどうかを判別する。
【００２３】次に示す表は、ここで説明されている３種
類の遅延即ち図３に示す「負荷調整遅延法」、図７に示
す「励振調整法」そして、図４に示す「高速/低速経路
調整法」を比較している。
【表１】
【００２４】インターリーブド精密遅延ラインでは、高
速で強い同期を得るためにこれらの手法のうちのどの2
つを使うこともできる。しかし、もし後ろの２つの手法
が用いられた時、シミュレーションの結果である図８、
図９、図１０に示されるように、遅延が非線型に変化す
る状況が発生することがある。そのような状況下におい
ては、出力の稼働サイクル(duty cycle)の歪みが発生す
ることがある。エネルギー分布について言えば、負荷調
整遅延法が最も良く、高速/低速経路調整法が最も悪
い。
【００２５】図８、図９、図１０は、それぞれ図３に示
す「負荷調整遅延法」、図７に示す「励振調整法」そし
て、図４に示す「高速/低速経路調整法」を用いてのシ
ミュレーションである。
【００２６】本発明は遅延同期ループを背景として説明
されているが、本発明は図１１に示されているように位
相同期ループに用いることも出来る。図１１において
は、粗い循環回路は、位相検知器と、遅延ライン(96)を
制御する制御部(95)とから構成される。精密循環回路
は、位相検知器と、例えば図６に示されているものと同
種のインターリーブド精密遅延ライン(99)を制御する制
御部(98)とから構成される。インターリーブド精密遅延
ライン(99)の出力は、例えばインバータ(100)のような
適切なインバータを介して遅延ライン(96)に接続され
る。
【００２７】図１２は、本発明を用いている図１にある
SDRAM(10)を含む計算機システム(200)を図示している。
計算機システム(200)は、所定の計算又は仕事を行う所
定のソフトウェアを実行するといったような、様々な演
算機能を実行するプロセッサ(202)を含む。プロセッサ
(202)は、アドレスバス、制御バス、データバスといっ
たものを通常は含んでいるプロセッサバス(204)を含
む。加えて計算機システム(200)には、オペレータが計
算機システム(200)を操作するために、プロセッサ(202)
と接続されたキーボード・マウスといった一つもしくは
それ以上の入力装置(214)も含まれる。一般的には計算
機システム(200)には、プロセッサ(202)と接続されたプ
リンタやビデオ端末といった一つもしくはそれ以上の出
力装置(216)も含まれる。一つもしくはそれ以上のデー
タ記憶装置(218)も通常はプロセッサ(202)と接続されて
おり、プロセッサ(202)は内部もしくは外部の記憶メデ
ィア(図示されていない)との間でデータを格納したり取
り出したりすることができる。典型的な記憶装置(218)
の例にはハードディスクやフレキシブルディスク、カセ
ットテープ、CD-ROMSといったものが含まれる。一般に
はプロセッサ(202)は通常はSRAMであるキャッシュメモ
リ(226) や メモリコントローラ(230)を通してSDRAM(11
0) とも接続されている。メモリコントローラ(230)は通
常は、SDRAM(110)と接続された制御バス(236)とアドレ
スバス(238)とを含む。データバス(240)はプロセッサバ
ス(204)と(図に示されているように)メモリコントロー
ラ(230)を介して直接接続する場合もあれば、他の手法
による場合もある。
【００２８】本発明は典型的な実施例と関係した形で記
述されているが、しかしながら当業者にとっては多くの
修正や変化が可能であることに気付くはずである。その
ような修正や変更は本発明の範疇に含まれていることが
意図されており、以下の特許請求の範囲によってのみ制
限されるものである。
【図面の簡単な説明】
本発明の理解を容易にし、実施出来るようにするため、
本発明は以下の図面と関連する形で説明されるが、これ
は図解を目的とするものであり、この図面により制限を
意図したものではない。
【図１】図１は本発明の趣旨に従って構成された、イン
ターリーブド遅延ラインを持つ遅延同期装置を用いた記
憶装置のブロック図である。
【図２】図１に含まれる遅延同期ループを記憶装置の特
定の部分と関係した形で示したブロック図である。
【図３】遅延ラインにおける精密循環回路における遅延
を補間するための方法を図示している。
【図４】遅延ラインにおける精密循環回路における遅延
を補間するための方法を図示している。
【図５】図３及び図４に示されている方法を用いている
インターリーブド遅延ラインを示すブロック図である。
【図６】インターリーブド経路を有する同期回路を実現
するための回路を図示している。
【図７】遅延経路の精密循環回路のため、遅延を補間す
る他の方法を示している。
【図８】図３を具体化した遅延調整によるシミュレーシ
ョンである。
【図９】図７を具体化した遅延調整によるシミュレーシ
ョンである。
【図１０】図４を具体化した遅延調整によるシミュレー
ションである。
【図１１】位相同期回路において本発明が用いられる様
子を図示している。
【図１２】図１にて示される記憶装置を用いたコンピュ
ータシステムのブロック図である。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１３年１０月１７日（２００１．１０．
１７）
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正内容】
【図７】
【手続補正８】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正内容】
【図８】
【手続補正９】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正内容】
【図９】
【手続補正１０】
【補正対象書類名】図面
【補正対象項目名】図１０
【補正方法】変更
【補正内容】
【図１０】
【手続補正１１】
【補正対象書類名】図面
【補正対象項目名】図１１
【補正方法】変更
【補正内容】
【図１１】
【手続補正１２】
【補正対象書類名】図面
【補正対象項目名】図１２
【補正方法】変更
【補正内容】
【図１２】
───────────────────────────────────────────────────── フロントページの続き (71)出願人 599125445 8000 Ｓ． Ｆｅｄｅｒａｌ Ｗａｙ， Ｐ．Ｏ．Ｂｏｘ ６， Ｂｏｉｓｅ， Ｉ ｄａｈｏ 83707−0006ＵＳＡ Ｆターム(参考） 5J001 AA04 AA11 BB12 DD05 DD09 5J106 AA05 CC15 CC26 CC59 DD24 GG14 KK13 KK14 5M024 AA36 BB03 BB04 BB27 BB33 BB34 DD59 GG01 HH11 JJ02 JJ38 PP01 PP02 PP03 PP07

Claims (80)

    【特許請求の範囲】
  1. 【請求項１】 プロセス・温度・電圧の変動から実質的
    に独立した可変遅延量を有する第１の部分と、 第１の部分に直列に接続され、プロセス・温度・電圧の
    変動にほぼ追随して変化する可変遅延量を有する第２の
    部分と、を具えるインターリーブド遅延ライン。
  2. 【請求項２】 第１の部分の固有遅延は小さく、第２の
    部分の固有遅延は、第１の部分よりも大きい請求項１に
    記載のインターリーブド遅延ライン。
  3. 【請求項３】 第１の部分は、負荷を変化させることに
    よって遅延が変化する遅延ラインを含み、第２の部分
    は、所望の信号経路を選択することによって遅延が変化
    する遅延ラインを含んでいる請求項１に記載のインター
    リーブド遅延ライン。
  4. 【請求項４】 第１の部分と第２の部分の遅延量を制御
    するための制御回路をさらに具えている請求項１に記載
    のインターリーブド遅延ライン。
  5. 【請求項５】 固有遅延の小さな可変遅延量を有する第
    １の部分と、 固有遅延のより大きな可変遅延量を与える第２の部分を
    具えているインターリーブド遅延ライン。
  6. 【請求項６】 第１の部分の遅延は、プロセス・温度・
    電圧の変化から実質的に独立しており、第２の部分の遅
    延は、プロセス・温度・電圧の変動にほぼ追随して変化
    する請求項５に記載のインターリーブド遅延ライン。
  7. 【請求項７】 第１の部分は、負荷を変化させることに
    よって遅延が変化する遅延ラインを含んでおり、第２の
    部分は、所望の信号経路を選択することによって遅延が
    変化する遅延ラインを含んでいる請求項５に記載のイン
    ターリーブド遅延ライン。
  8. 【請求項８】 第１の部分と第２の部分の遅延量を制御
    するための制御回路をさらに具えている請求項５に記載
    のインターリーブド遅延ライン。
  9. 【請求項９】 段階的に可変な容量性負荷を有する第１
    の回路経路と、 各々が２以上の経路を有するステージを複数有する第２
    の回路経路と、 第１の回路経路のキャパシタンス量及び第２の回路経路
    のステージ経路の数を制御するための制御回路と、を具
    えるインターリーブド遅延ライン。
  10. 【請求項１０】 第１の回路経路の固有遅延は、第２の
    回路の固有遅延よりも小さい請求項９に記載のインター
    リーブド遅延ライン。
  11. 【請求項１１】 第１の回路経路は、プロセス・温度・
    電圧の変動から実質的に独立しており、第２の回路経路
    は、プロセス・温度・電圧の変動にほぼ追随して変化す
    る請求項９に記載のインターリーブド遅延ライン。
  12. 【請求項１２】 段階的に可変な容量性負荷を有する第
    １の回路経路と、 可変励振量が互いに関連づけられたステージを複数有す
    る第２の回路経路と、 第１の回路のキャパシタンス量及び第２の回路のステー
    ジ数を制御するための制御回路と、を具えているインタ
    ーリーブド遅延ライン。
  13. 【請求項１３】 第１の回路経路の固有遅延は、第２の
    回路経路の固有遅延よりも小さい請求項１２に記載のイ
    ンターリーブド遅延ライン
  14. 【請求項１４】 第１の回路経路は、プロセス・温度・
    電圧の変動から実質的に独立しており、第２の回路経路
    は、プロセス・温度・電圧にほぼ追随して変化する請求
    項１２に記載のインターリーブド遅延ライン
  15. 【請求項１５】 可変励振量が互いに関連づけられたス
    テージを複数有する第１の回路経路と、 各々が少なくとも高速経路と低速経路を有するステージ
    を複数有する第２の回路経路と、 第１の回路経路のステージの数及び第２の回路経路のス
    テージの数を制御する制御回路と、を具えているインタ
    ーリーブド遅延ライン
  16. 【請求項１６】 第１の回路経路の固有遅延は、第２の
    回路経路の固有遅延よりも小さい請求項１５に記載のイ
    ンターリーブド遅延ライン
  17. 【請求項１７】 プロセス・温度・電圧の変動から実質
    的に独立した可変遅延量を有する第１の部分と、第１の
    部分と直列に接続され、プロセス・温度・電圧の変動に
    ほぼ追随して変化する可変遅延量を有する第２の部分と
    を具える遅延ラインと、 遅延ラインの遅延を制御するための制御回路と、 制御回路への入力信号を生成する位相検知器と、 遅延ラインの出力を、遅延ラインの入力及び位相検知器
    へ接続するフィードバック経路と、を具えている同期ル
    ープ。
  18. 【請求項１８】 遅延ラインの第１の部分の固有遅延は
    小さく、遅延ラインの第２の部分の固有遅延は、第１の
    部分の固有遅延よりも大きい請求項１７に記載の同期ル
    ープ。
  19. 【請求項１９】 遅延ラインの第１の部分における遅延
    は負荷を変化させることによって変化し、遅延ラインの
    第２の部分における遅延は、所望の信号経路を選択する
    ことによって変化する請求項１７に記載の同期ループ。
  20. 【請求項２０】 所望の信号経路は、低速経路又は高速
    経路である請求項１９に記載の同期ループ。
  21. 【請求項２１】 所望の信号経路は、インバータを経由
    する直列経路又はインバータを経由する並列経路である
    請求項１９に記載の同期ループ。
  22. 【請求項２２】 固有遅延の小さな可変遅延量を有する
    第１の部分と、固有遅延がより大きな可変遅延量を有す
    る第２の部分を具える遅延ラインと、 遅延ラインの遅延を制御するための制御回路と、 制御回路への入力信号を生成する位相検知器と、 遅延ラインの出力を、遅延ラインの入力及び位相検知器
    へ接続するフィードバック経路と、を具えている同期ル
    ープ。
  23. 【請求項２３】 遅延ラインの第１の部分の遅延は、プ
    ロセス・温度・電圧の変化から実質的に独立しており、
    遅延ラインの第２の部分の遅延は、プロセス・温度・電
    圧の変動にほぼ追随して変化する請求項２２に記載の同
    期ループ。
  24. 【請求項２４】 遅延ラインの第１の部分における遅延
    は負荷を変化させることによって変化し、遅延ラインの
    第２の部分における遅延は所望の信号経路を選択するこ
    とによって変化する請求項２２に記載の同期ループ。
  25. 【請求項２５】 所望の信号経路は、低速経路又は高速
    経路である請求項２４に記載の同期ループ。
  26. 【請求項２６】 所望の信号経路は、インバータを経由
    する直列経路又はインバータを経由する並列経路である
    請求項２４に記載の同期ループ。
  27. 【請求項２７】 段階的に可変な容量性負荷を有する第
    １の回路経路と、 第１の回路と直列に接続され、各々が２以上の経路を有
    するステージを複数有する第２の経路と、 第１の回路経路のキャパシタンスの量及び第２の回路経
    路のステージの数を制御する制御回路と、 制御回路への入力信号を生成する位相検知器と、 第２の回路経路の出力と、第１の回路経路及び位相検知
    器の入力との間にあるフィードバック回路と、を具えて
    いる同期ループ。
  28. 【請求項２８】 第１の回路経路の固有遅延は、第２回
    路経路の固有遅延よりも小さい請求項２７に記載の同期
    ループ。
  29. 【請求項２９】 第１の回路経路は、プロセス・温度・
    電圧の変動から実質的に独立しており、第２の回路経路
    は、プロセス・温度・電圧の変化にほぼ追随する請求項
    ２７に記載の同期ループ。
  30. 【請求項３０】 ２つの経路は、高速経路と低速経路を
    含んでいる請求項２７に記載の同期ループ。
  31. 【請求項３１】 ２つの経路は、インバータを経由する
    直列経路と、インバータを経由する並列経路を含んでい
    る請求項２７に記載の同期ループ。
  32. 【請求項３２】 段階的に可変な容量性負荷を有する第
    １の回路経路と、 可変励振量が互いに関連づけられたステージを複数有す
    る第２の回路経路と、 第１の回路経路のキャパシタンスの量及び第２の回路経
    路のステージの数を制御する制御回路と、 第２の回路経路の出力と、第１の回路経路及び位相検知
    器の入力との間にあるフィードバック回路と、を具えて
    いる同期ループ。
  33. 【請求項３３】 第１の回路経路の固有遅延は、第２の
    回路の固有遅延よりも小さい請求項３２に記載の同期ル
    ープ。
  34. 【請求項３４】 第１の回路経路は、プロセス・温度・
    電圧の変動から実質的に独立しており、第２の回路は、
    プロセス・温度・電圧にほぼ追随して変化する請求項３
    ２に記載の同期ループ。
  35. 【請求項３５】 可変励振量が互いに関連づけられたス
    テージを複数有する第１の回路経路と、 各々が少なくとも高速経路と低速経路を有するステージ
    を複数有する第２の回路経路と、 第１の回路のステージの数及び第２の回路のステージの
    数を制御する制御回路と、 制御回路への入力信号を生成する位相検知器と、 第１の回路経路の出力を、第２の回路経路及び位相検知
    器の入力へ接続するためのフィードバック経路と、を具
    えている同期ループ。
  36. 【請求項３６】 第１の回路経路の固有遅延は、第２の
    回路経路の固有遅延よりも小さい請求項３５に記載の同
    期ループ。
  37. 【請求項３７】 出力信号と基準信号の間で位相関係を
    作るための第１の同期ループと、第１の同期ループに応
    答する第２の同期ループを具えるデュアル同期ループで
    あって、 プロセス・温度・電圧の変動から実質的に独立した可変
    遅延量を有する第１の部分と、第１の部分に直列接続さ
    れ、プロセス・温度・電圧の変動にほぼ追随して変化す
    る可変遅延量を有する第２の部分とを具えた遅延ライン
    と、 遅延ラインの遅延を制御する制御回路と、 制御回路への入力信号を生成する位相検知器と、 遅延ラインの出力を、第１の同期ループの入力及び位相
    検知器へ接続するフィードバック経路とを具え、 出力信号は、遅延ラインの出力で利用可能であるデュア
    ル同期ループ。
  38. 【請求項３８】 遅延ラインの第１の部分の固有遅延は
    小さく、遅延ラインの第２の部分の固有遅延は、第１の
    部分の固有遅延よりも大きい請求項３７に記載のデュア
    ル同期ループ。
  39. 【請求項３９】 遅延ラインの第１の部分における遅延
    は負荷を変化させることによって変化し、遅延ラインの
    第２の部分における遅延は所望の信号経路を選択するこ
    とにより変化する請求項３７に記載のデュアル同期ルー
    プ。
  40. 【請求項４０】 所望の信号経路は、低速経路又は高速
    経路である請求項３９に記載のデュアル同期ループ。
  41. 【請求項４１】 所望の信号経路は、インバータを経由
    する直列経路又はインバータを経由する並列経路である
    請求項３９に記載のデュアル同期ループ。
  42. 【請求項４２】 出力信号と基準信号の間で位相関係を
    作る第１の同期ループと、第１の同期ループに応答する
    第２の同期ループを具えるデュアル同期ループであっ
    て、 固有遅延の小さい可変遅延量を有する第１の部分と、固
    有遅延がより大きな可変遅延量を有する第２の部分を具
    えた遅延ラインと、 遅延ラインの遅延を制御する制御回路と、 制御回路への入力するための信号を生成する位相検知器
    と、 遅延ラインの出力を、第１の同期ループの入力及び位相
    検知器へ接続するフィードバック経路とを具え、 出力信号は、遅延ラインの出力で利用可能であるデュア
    ル同期ループ。
  43. 【請求項４３】 遅延ラインの第１の部分の遅延は、プ
    ロセス・温度・電圧の変動から実質的に独立しており、
    遅延ラインの第２の部分の遅延は、プロセス・温度・電
    圧の変動にほぼ追随して変化する請求項４２に記載のデ
    ュアル同期ループ。
  44. 【請求項４４】 遅延ラインの第１の部分における遅延
    は負荷を変化させることによって変化し、遅延ラインの
    第２の部分における遅延は所望の信号経路を選択するこ
    とで変化する請求項４２に記載のデュアル同期ループ。
  45. 【請求項４５】 所望の信号経路は低速経路又は高速経
    路である請求項４４に記載のデュアル同期ループ。
  46. 【請求項４６】 所望の信号経路はインバータを経由す
    る直列経路又はインバータを経由する並列経路である請
    求項４２に記載のデュアル同期ループ。
  47. 【請求項４７】 出力信号と基準信号の間で位相関係を
    作る第１の同期ループと、第１の同期ループに応答する
    第２の同期ループを具えるデュアル同期ループであっ
    て、 段階的に可変な容量性負荷を有する第１の回路経路と、 第１の回路経路と直列に接続され、各々が２以上の経路
    を有するステージを複数有する第２の回路経路と、 第１の回路経路のキャパシタンスの量及び第２の回路経
    路のステージの数を制御する制御回路と、 制御回路への入力信号を生成する位相検知器と、 第２の同期ループの出力を、第１の同期ループの入力及
    び位相検知器へ接続するフィードバック経路とを具え、 出力信号は、第２の同期ループの出力で利用可能である
    デュアル同期ループ。
  48. 【請求項４８】 第１の回路経路の固有遅延は、第２の
    回路経路の固有遅延よりも小さい請求項４７に記載のデ
    ュアル同期ループ。
  49. 【請求項４９】 第１の回路経路は、プロセス・温度・
    電圧の変動から実質的に独立しており、第２の回路は、
    プロセス・温度・電圧にほぼ追随して変化する請求項４
    ７に記載のデュアル同期ループ。
  50. 【請求項５０】 ２つの経路は、高速経路と低速経路を
    含んでいる請求項４７に記載のデュアル同期ループ。
  51. 【請求項５１】 ２つの経路は、インバータ経由の直列
    経路とインバータ経由の並列経路を含んでいる請求項４
    ７に記載のデュアル同期ループ。
  52. 【請求項５２】 出力信号と基準信号の間で位相関係を
    作る第１の同期ループと、第１の同期ループに応答する
    第２の同期ループを具えるデュアル同期ループであっ
    て、 段階的に可変な容量性負荷を有する第１の回路経路と、
    可変励振量が互いに関連づけられた複数のステージを有
    する第２の回路経路と、 第１の回路経路のキャパシタンスの量及び第２の回路経
    路のステージの数を制御する制御回路と、 制御回路へ入力するための信号を生成する位相検知器
    と、 第２の同期ループの出力を、第１の同期ループの入力及
    び位相検知器へ接続するフィードバック経路とを具え、 出力信号は、第２の同期ループの出力で利用可能である
    デュアル同期ループ。
  53. 【請求項５３】 第１の回路経路の固有遅延は、第２の
    回路経路の固有遅延よりも小さい請求項５２に記載のデ
    ュアル同期ループ。
  54. 【請求項５４】 第１の回路経路は、プロセス・温度・
    電圧の変動から実質的に独立しており、第２の回路経路
    は、プロセス・温度・電圧にほぼ追随して変化する請求
    項５２に記載のデュアル同期ループ。
  55. 【請求項５５】 出力信号と基準信号の間で位相関係を
    作る第１の同期ループと、第１の同期ループに応答する
    第２の同期ループを具えるデュアル同期ループであっ
    て、 可変励振量が互いに関連づけられたステージを複数有す
    る第１の回路経路と、各々が少なくとも高速経路と低速
    経路を有するステージを複数有する第２の回路経路と、 第１の回路経路のステージの数及び第２の回路経路のス
    テージの数を制御する制御回路と、 制御回路へ入力するための信号を生成する位相検知器
    と、 第２の回路の出力を、第１の回路の入力及び位相検知器
    へ接続するフィードバック経路とを具えているデュアル
    同期ループ。
  56. 【請求項５６】 第１の回路経路の固有遅延は、第２の
    回路経路の固有遅延よりも小さい請求項５５に記載のデ
    ュアル同期ループ。
  57. 【請求項５７】 複数の記憶セルと、 ローカルクロック信号によりクロックされ、記憶セルへ
    の情報の書込み及び記憶セルからの情報の読出しを行な
    う回路と、 ローカルクロック信号と基準信号との間で位相関係を作
    る第１の同期ループ、及び該第１の同期ループに応答す
    る第２の同期ループを具え、ローカルクロック信号を外
    部基準信号に同期させるデュアル同期ループと、を具え
    た記憶装置であって、 プロセス・温度・電圧の変動から実質的に独立した可変
    遅延量を有する第１の部分、及び第１の部分と直列に接
    続され、プロセス・温度・電圧の変動にほぼ追随して変
    化する可変遅延量を有する第２の部分を具えた遅延ライ
    ンと、 遅延ラインの遅延を制御する制御回路と制御回路へ入力
    するための信号を生成する位相検知器と遅延ラインの出
    力を、第１の同期ループの入力及び位相検知器へ接続す
    るフィードバック経路とを具え。ローカルクロック信号
    は遅延ラインの出力で利用可能である記憶装置。
  58. 【請求項５８】 複数の記憶セルと、 ローカルクロック信号によりクロックされ、記憶セルへ
    の情報の書込み及び記憶セルからの情報の読出しを行な
    う回路と、 ローカルクロック信号と基準信号との間で位相関係を作
    る第１の同期ループ、及び該第１の同期ループに応答す
    る第２の同期ループを具え、ローカルクロック信号を外
    部基準信号に同期させるデュアル同期ループと、を具え
    た記憶装置であって、 固有遅延の小さい可変遅延量を有する第１の部分、及び
    固有遅延がより大きな可変遅延量を有する第２の部分を
    具えた遅延ラインと、 遅延ラインの遅延を制御する制御回路と制御回路へ入力
    するための信号を生成する位相検知器と遅延ラインの出
    力を、第１の同期ループの入力及び位相検知器へ接続す
    るフィードバック経路とを具え。ローカルクロック信号
    は遅延ラインの出力で利用可能である記憶装置。
  59. 【請求項５９】 複数の記憶セルと、 ローカルクロック信号によりクロックされ、記憶セルへ
    の情報の書込み及び記憶セルからの情報の読出しを行な
    う回路と、 ローカルクロック信号と基準信号との間で位相関係を作
    る第１の同期ループ、及び該第１の同期ループに応答す
    る第２の同期ループを具え、ローカルクロック信号を外
    部基準信号にロックするデュアル同期ループと、を具え
    た記憶装置であって、 段階的に可変の容量性負荷を有する第１の回路経路と、 第１の回路経路と直列に接続され、各々が２以上の経路
    を有するステージを複数有する第２の回路経路と、 第１の回路経路のキャパシタンスの量及び第２の回路経
    路のステージの数を制御する制御回路と、 制御回路への入力信号を生成する位相検知器と、 遅延ラインの出力を、第１の同期ループの入力及び位相
    検知器へ接続するフィードバック回路とを具え、 ローカルクロック信号は第２の同期ループの出力で利用
    可能である記憶装置。
  60. 【請求項６０】 複数の記憶セルと、 ローカルクロック信号によりクロックされ、記憶セルへ
    の情報の書込み及び記憶セルからの情報の読出しを行な
    う回路と、 ローカルクロック信号と基準信号との間で位相関係を作
    る第１の同期ループ、及び該第１の同期ループに応答す
    る第２の同期ループを具え、ローカルクロック信号を外
    部基準信号にロックするデュアル同期ループと、を具え
    た記憶装置であって、 段階的に可変の容量性負荷を有する第１の回路経路と、
    可変励振量が互いに関連づけられたステージを複数有す
    る第２の回路経路と、 第１の回路経路のキャパシタンスの量及び第２の回路経
    路のステージの数を制御する制御回路と、 制御回路への入力信号を生成する位相検知器と、 第２の同期ループの出力を、第１の同期ループの入力及
    び位相検知器へ接続するフィードバック回路とを具え、 出力信号は第２の同期ループの出力で利用可能である記
    憶装置。
  61. 【請求項６１】 複数の記憶セルと、 ローカルクロック信号によりクロックされ、記憶セルへ
    の情報の書込み及び記憶セルからの情報の読出しを行な
    う回路と、 ローカルクロック信号と基準信号との間で位相関係を作
    る第１の同期ループ、及び該第１の同期ループに応答す
    る第２の同期ループを具え、ローカルクロック信号を外
    部基準信号にロックするデュアル同期ループと、を具え
    た記憶装置であって、 可変励振量が互いに関連づけられたステージを複数有す
    る第１の回路経路と、各々が少なくとも高速経路及び低
    速経路を有するステージを複数有する第２の回路経路
    と、 第１の回路経路のステージの数及び第２の回路経路のス
    テージの数を制御する制御回路と、 制御回路への入力信号を生成する位相検知器と、 第２の回路の出力を、第１の回路の入力及び位相検知器
    へ接続するフィードバック回路と、を具えている記憶装
    置。
  62. 【請求項６２】 プロセッサバスを有するプロセッサ
    と、 プロセッサバスを介してプロセッサに接続された入力装
    置と、 プロセッサバスを介してプロセッサに接続された出力装
    置と、 プロセッサバスに接続された記憶装置であって、複数の
    記憶セルと、ローカルクロック信号によりクロックさ
    れ、記憶セルへの情報の書込み及び記憶セルからの情報
    の読出しを行なう回路と、ローカルクロック信号と基準
    信号との間で位相関係を作る第１の同期ループ、及び該
    第１の同期ループに応答する第２の同期ループを具え、
    ローカルクロック信号を外部基準信号にロックするデュ
    アル同期ループとを有する記憶装置と、を具えるコンピ
    ュータシステムであって、 プロセス・温度・電圧の変動から実質的に独立した可変
    遅延量を有する第１の部分と、第１の部分と直列に接続
    され、プロセス・温度・電圧の変動にほぼ追随して変化
    する可変遅延量を有する第２の部分とを具えた遅延ライ
    ンと、 遅延ラインの遅延を制御するための制御回路と、 制御回路への入力信号を生成する位相検知器と、 遅延ラインの出力を、第１の同期ループの入力及び位相
    検知器へ接続するフィードバック経路とを具え、 ローカルクロック信号は、遅延ラインの出力で利用可能
    であるコンピュータシステム。
  63. 【請求項６３】 プロセッサバスを有するプロセッサ
    と、 プロセッサバスを介してプロセッサに接続された入力装
    置と、 プロセッサバスを介してプロセッサに接続された出力装
    置と、 プロセッサバスに接続された記憶装置であって、複数の
    記憶セルと、ローカルクロック信号によりクロックさ
    れ、記憶セルへの情報の書込み及び記憶セルからの情報
    の読出しを行なう回路と、ローカルクロック信号と基準
    信号との間で位相関係を作る第１の同期ループ、及び該
    第１の同期ループに応答する第２の同期ループを具え、
    ローカルクロック信号を外部基準信号にロックするデュ
    アル同期ループとを有する記憶装置と、を具えるコンピ
    ュータシステムであって、 段階的に可変の容量性負荷を有する第１の回路経路と、 第１の回路経路と直列に接続され、各々が２以上の経路
    を有するステージを複数有する第２の回路経路と、 第１の回路経路のキャパシタンスの量及び第２の回路経
    路のステージの数を制御する制御回路と、 制御回路への入力信号を生成する位相検知器と、 遅延ラインの出力を、第１の同期ループの入力及び位相
    検知器へ接続するフィードバック回路とを具え、 ローカルクロック信号は第２の同期ループの出力で利用
    可能であるコンピュータシステム。
  64. 【請求項６４】 プロセッサバスを有するプロセッサ
    と、 プロセッサバスを介してプロセッサに接続された入力装
    置と、 プロセッサバスを介してプロセッサに接続された出力装
    置と、 プロセッサバスに接続された記憶装置であって、複数の
    記憶セルと、ローカルクロック信号によりクロックさ
    れ、記憶セルへの情報の書込み及び記憶セルからの情報
    の読出しを行なう回路と、ローカルクロック信号と基準
    信号との間で位相関係を作る第１の同期ループ、及び該
    第１の同期ループに応答する第２の同期ループを具え、
    ローカルクロック信号を外部基準信号にロックするデュ
    アル同期ループとを有する記憶装置と、を具えるコンピ
    ュータシステムであって、 段階的に可変の容量性負荷を有する第１の回路経路と、
    可変励振量が互いに関連づけられたステージを複数有す
    る第２の回路経路と、 第１の回路経路のキャパシタンスの量及び第２の回路経
    路のステージの数を制御する制御回路と、 制御回路への入力信号を生成する位相検知器と、 第２の同期ループの出力を、第１の同期ループの入力及
    び位相検知器へ接続するフィードバック回路とを具え、 出力信号は第２の同期ループの出力で利用可能であるコ
    ンピュータシステム。
  65. 【請求項６５】 プロセッサバスを有するプロセッサ
    と、 プロセッサバスを介してプロセッサに接続された入力装
    置と、 プロセッサバスを介してプロセッサに接続された出力装
    置と、 プロセッサバスに接続された記憶装置であって、複数の
    記憶セルと、ローカルクロック信号によりクロックさ
    れ、記憶セルへの情報の書込み及び記憶セルからの情報
    の読出しを行なう回路と、ローカルクロック信号と基準
    信号との間で位相関係を作る第１の同期ループ、及び該
    第１の同期ループに応答する第２の同期ループを具え、
    ローカルクロック信号を外部基準信号にロックするデュ
    アル同期ループとを有する記憶装置と、を具えるコンピ
    ュータシステムであって、 可変励振量が互いに関連づけられたステージを複数有す
    る第１の回路経路と、各々が少なくとも高速経路と低速
    経路を有するステージを複数有する第２の回路経路と、 第１の回路経路のステージの数及び第２の回路経路のス
    テージの数を制御する制御回路と、 制御回路へ入力するための信号を生成する位相検知器
    と、 第２の回路の出力を、第１の回路の入力及び位相検知器
    へ接続するフィードバック経路とを具えているコンピュ
    ータシステム。
  66. 【請求項６６】 遅延ラインを操作する方法であって、 一方がプロセス・温度・電圧の変動から実質的に独立し
    た回路で、一方がプロセス・温度・電圧の変動に追随し
    て変化する回路である、異なる２種類の可変遅延回路を
    通じて信号を伝播し、 遅延量を制御するための制御信号を生成する、遅延ライ
    ンの操作方法。
  67. 【請求項６７】 遅延ラインを操作する方法であって、 一方が固有遅延の小さい回路で、他方がそれより固有遅
    延の大きい回路である、異なる２種類の遅延回路を通じ
    て信号を伝播し、 遅延量を制御するための制御信号を生成する、遅延ライ
    ンの操作方法。
  68. 【請求項６８】 遅延ラインを操作する方法であって、 段階的に可変の容量性負荷を有する第１の回路経路を通
    じて信号を伝播し、 各々が２以上の経路を有するステージを複数有する第２
    の回路経路を通じて信号を伝播し、 第１の回路経路のキャパシタンスの量と第２の回路経路
    のステージの数を制御する、遅延ラインの操作方法。
  69. 【請求項６９】 遅延ラインを操作する方法であって、 段階的に可変の容量性負荷を有する第１の回路経路を通
    じて信号を伝播し、 可変励振量が互いに関係づけられたステージを複数有す
    る第２の回路経路を通じて信号を伝播し、 第１の回路のキャパシタンスの量と第２の回路のステー
    ジの数を制御する、遅延ラインの操作方法。
  70. 【請求項７０】 遅延ラインを操作する方法であって、 可変励振量が互いに関連づけられたステージを複数有す
    る第１の回路経路を通じて信号を伝播し、 各々が少なくとも高速経路及び低速経路を有するステー
    ジを複数有する第２の回路経路を通じて信号を伝播し、 第１の回路経路のステージの数と第２の回路経路のステ
    ージの数を制御する、遅延ラインの操作方法。
  71. 【請求項７１】 同期ループを操作する方法であって、 一方がプロセス・温度・電圧の変動から実質的に独立し
    た回路で、一方がプロセス・温度・電圧の変動に追随し
    て変化する回路である、異なる２種類の可変遅延回路を
    通じて信号を伝播し、 伝播した信号を、一方の遅延回路の入力及び位相検知器
    へフィードバックし、 フィードバック信号と基準信号との位相差を検出して、
    遅延回路の制御信号を生成する、同期ループの操作方
    法。
  72. 【請求項７２】 同期ループを操作する方法であって、 一方がプロセス・温度・電圧の変動から実質的に独立し
    た回路で、一方がプロセス・温度・電圧の変動に追随し
    て変化する回路である、異なる２種類の可変遅延回路を
    通じて信号を伝播し、 伝播した信号を、一方の遅延回路の入力及び位相検知器
    へフィードバックし、 フィードバック信号と基準信号との位相差を検出して、
    遅延回路の制御信号を生成する、同期ループの操作方
    法。
  73. 【請求項７３】 同期ループを操作する方法であって、 段階的に可変な容量性負荷を有する第１の回路経路を通
    じて信号を伝播し、 各々が２以上の経路を有するステージを複数有する第２
    の回路経路を通じて信号を伝播し、 伝播した信号を、第１の回路経路の入力及び位相検知器
    へフィードバックし、 フィードバック信号と基準信号との位相差を検出して、
    第１及び第２の回路経路の制御信号を生成する、同期ル
    ープの操作方法。
  74. 【請求項７４】 同期ループを操作する方法であって、 段階的に可変な容量性負荷を有する第１の回路経路を通
    じて信号を伝播し、 可変励振量が互いに関連づけられたステージを複数有す
    る第２の回路経路を通じて信号を伝播し、 伝播した信号を、第１の回路経路の入力及び位相検知器
    へフィードバックし、 フィードバック信号と基準信号との位相差を検出して、
    第１及び第２の回路経路の制御信号を生成する、同期ル
    ープの操作方法。
  75. 【請求項７５】 同期ループを操作する方法であって、 可変励振量が互いに関連づけられたステージを複数有す
    る第１の回路経路を通じて信号を伝播し、 各々が少なくとも高速経路と低速経路を有するステージ
    を複数有する第２の回路経路を通じて信号を伝播し、 伝播した信号を、第１の回路経路の入力及び位相検知器
    へフィードバックし、 フィードバック信号と基準信号との位相差を検出して、
    第１及び第２の回路経路の制御信号を生成する、同期ル
    ープの操作方法。
  76. 【請求項７６】 デュアル同期ループを操作する方法で
    あって、 第１の同期ループを通じて信号を伝播して、出力信号と
    基準信号の間で位相関係を作り、 一方がプロセス・温度・電圧の変動から実質的に独立し
    た回路で、一方がプロセス・温度・電圧の変動に追随し
    て変化する回路である、異なる２種類の可変遅延回路を
    通じて信号を伝播し、 伝播された信号を、第１の回路経路の入力及び位相検知
    器へフィードバックし、 フィードバック信号と基準信号との位相差を検出して、
    遅延回路の制御信号を生成する、デュアル同期ループの
    操作方法。
  77. 【請求項７７】 デュアル同期ループを操作する方法で
    あって、 第１の同期ループを通じて信号を伝播して、出力信号と
    基準信号の間で位相関係を作り、 一方が固有遅延の小さい回路で、他方が固有遅延の大き
    い回路である、異なる２種類の遅延回路を通じて信号を
    伝播し、 伝播された信号を、第１の回路経路の入力及び位相検知
    器へフィードバックし、 フィードバック信号と基準信号との位相差を検出して、
    遅延回路の制御信号を生成する、デュアル同期ループの
    操作方法。
  78. 【請求項７８】 デュアル同期ループを操作する方法で
    あって、 第１の同期ループを通じて信号を伝播して、出力信号と
    基準信号の間で位相関係を作り、 段階的に可変な容量性負荷を有する第１の回路経路を通
    じて信号を伝播し、 各々が２以上の経路を有するステージを複数有する第２
    の回路経路を通じて信号を伝播し、 伝播された信号を、第１の同期ループの入力及び位相検
    知器へフィードバックし、 フィードバック信号と基準信号との位相差を検出して、
    第１及び第２の回路経路の制御信号を生成する、デュア
    ル同期ループの操作方法。
  79. 【請求項７９】 デュアル同期ループを操作する方法で
    あって、 第１の同期ループを通じて信号を伝播して、出力信号と
    基準信号の間で位相関係を作り、 段階的に可変な容量性負荷を有する第１の回路経路を通
    じて信号を伝播し、 可変励振量が互いに関係づけられたステージを複数有す
    る第２の回路経路を通じて信号を伝播し、 伝播された信号を、第１の同期ループの入力及び位相検
    知器へフィードバックし、 フィードバック信号と基準信号との位相差を検出して、
    第１及び第２の回路経路の制御信号を生成する、デュア
    ル同期ループの操作方法。
  80. 【請求項８０】 デュアル同期ループを操作する方法で
    あって、 第１の同期ループを通じて信号を伝播して、出力信号と
    基準信号の間で位相関係を作り、 可変励振量が互いに関係づけられたステージを複数有す
    る第１の回路経路を通じて信号を伝播し、 各々が少なくとも高速経路と低速経路を有するステージ
    を複数有する第２の回路経路を通じて信号を伝播し、 伝播された信号を、第１の同期ループの入力及び位相検
    知器へフィードバックし、 フィードバック信号と基準信号との位相差を検出して、
    第１及び第２の回路経路の制御信号を生成する、デュア
    ル同期ループの操作方法。
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