CN111865300B - 应用于双环路延迟锁相环的可编程数字控制延迟线 - Google Patents

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Abstract

本发明提供了一种应用于双环路延迟锁相环的可编程数字控制延迟线，可以提供两种分辨率的延迟量，一种低分辨率的延迟量，另一种高分辨率的延迟量。本发明的延迟线主要由第一延迟线和第二延迟线组成。第一延迟线主要有双延迟时间单元和单延迟时间单元组成。第二延迟线主要有双延迟时间单元组成。双延迟单元由两个MUX构成，在基于时间数字转换器的锁相环中提供偶数个MUX的固有延迟时间，第二种单延迟单元由三个MUX构成，在基于时间数字转换器的锁相环中提供奇数个MUX的固有延迟时间，通过控制字来改变输入信号的路径来达到粗调和精调的目的。同时可编程数字控制延迟线可以作为两个时间数字转换器的组成部分，也可以用于双环延迟锁相环的数字控制延迟线。

Description

应用于双环路延迟锁相环的可编程数字控制延迟线
技术领域
本发明涉及锁相环技术领域，特别涉及一种双环路锁相环的可编程数字控制延迟线。
背景技术
在集成电路(IC)中，内部时钟信号通常需要由锁相环回路(delay locked loop,DLL)的可编程数字控制线所产生。随着半导体技术、存储器芯片的发展及通信技术的快速发展，芯片的集成度越来越高、工作速度越来越快，使得芯片内部时钟信号的质量需求越来越高。由于全数字双环路延迟锁相环具有“零偏移”、低噪声、低抖动、易集成以及已于设计，同时还能产生相位差为180°的时钟信号的特点，因此适合应用于大规模高速芯片的时钟同步。
全数字双环路延迟锁相环(DLL)的核心电路是可编程数字控制延迟线(DLCL)，它主要的作用就是根据数字控制信号产生一个与原输入时钟信号有一点过延迟时间的新的输出信号。通常可编程数字控制延迟线主要有粗调数字延迟线和精调数字控制延迟线组成。通常设计各级间延迟时间是相同的。通常精调数字控制延迟线的可调范围是一个粗调延迟单元的长度。目前，对于双环路的延迟锁相都需要两个粗调数字延迟线和两个精调数字控制延迟线来实现。然而，对于一个双环路延迟锁相环增加了两条不同延迟精度的延迟线，进而增加了全数字双环路延迟锁相环的面积。
现有一种基于MUX结构的数字控制延迟线，如图1所示，主要有两条MUX延迟线组成。该基于MUX结构的数字控制延迟线只能用作粗调延迟单元。工作过程为：MUX结构的数字控制延迟线根据控制按照路径1来提供延迟时间，并且该结构不适用用于双环路延迟锁相环中。
总之，目前需要本领域技术人员迫切解决的一个技术问题就是：如何减小双环路中数字控制延迟线的数量，来减小全数字双环路锁相环的面积，进而减小大规模高速芯片的面积。
发明内容
本发明的目的在于提供一种基于MUX结构的可编程数字控制延迟线结构，所要解决的问题是提供一种全数字双环路延迟锁相环，该结构可以有效地降低了全数字锁相环结构所需的晶体管数量，减小整个双环路锁相环的面积，降低双环路延迟锁相环的功耗。
为解决上述技术问题，本发明提供一种基于MUX结构的可编程数字控制延迟线，包括：
双延迟时间单元模块，所述双延迟时间单元模块主要由MUX1和MUX2级联组成，用于提供两个或零个MUX的固有延迟时间。
单延迟时间单元模块，所述单延迟时间单元模块主要由三个MUX1级联组成，用于提供一个或零个MUX的固有延迟时间。
第一延迟线模块，所述第一延迟线模块主要由N/2个双延迟时间单元模块和一个单延迟时间单元模块组成。
第二延迟线模块，所述第二延迟线模块主要由N/2个双延迟时间单元模块组成。
多路选择器模块，该模块主要用来根据多路选择器的控制信号来选择第二延迟线模块中的双延迟时间单元模块的输出信号作为与输入时钟信号有180°相位差的时钟信号。
可选地，所述双延迟时间单元模块中的是由两个不同尺寸的MUX组成，且对于第一个MUX而言，同一输入信号从两个不同的输入端输入到输出的时间相等，对于第二个MUX而言，同一信号从两个不同的输入端输入到输出的时间不相等。
可选地，所述的双延迟时间单元模块中，MUX1的一个输入端I1连接输入时钟信号，另一个输入端I0连接上一个双延迟时间单元模块的输出信号，MUX2的两个输入端均连接来自该模块的第一个MUX1的输出信号。
可选地，所述的第一延迟线模块中，第一级双延迟时间单元模块中的第一个MUX1的输入端I0连接用于时间数字转换器的输入信号START2或时钟输入信号，输入端I1连接最后一级单延迟时间单元模块的输出。
可选地，当锁相环处于初始化阶段时，第一组控制字的第一位设置为高电平，其余均设置为低电平，第二组控制字全部设置为低电平，使得可编程控制延迟线作为延迟锁相环的组成部分，提供内部环路的延时
可选地，所述在单延迟时间单元模块中，第一个MUX1的输入端I1连接输入时钟信号，另一输入端连接上一级双延迟时间单元模块的输出信号，第二个MUX1的输入端I1连接第一个MUX的输出信号，另一输入端I0悬空，第三个MUX1的输入端I1连接第一个MUX的输出信号，另一个输入端I0连接第二个MUX1的输出信号。
可选地，所述的第一延迟线模块中，最后一级单延迟时间单元模块中的第一个MUX1的输入端I0连接输入时钟信号，输入端I1连接上一级双延迟时间单元模块的输出。
可选地，所述的第二延迟延迟线的最后一级双延迟时间单元的输出连接至第一级双延迟时间单元的一个MUX1的I0端，I1端输入START2信号，第二个MUX的输入端均连接第一个MUX的输出信号，第二级双延迟时间单元模块的第一个MUX的I0输入端连接第一延迟线模块的第一个双延迟时间单元模块的输出信号，I1输入端连接第二延迟线的上一级双延迟时间单元模块的输出信号。第二延迟线模块的第N/2级双延迟单元模块的第一个MUX的I0输入端连接第一延迟线模块的第N/2-1级双延迟时间单元模块的输出信号，I1输入端连接第二延迟线模块的上一级双延迟时间单元模块的输出信号可选地，MUX1的两个输入端连接两个尺寸一致的反相器。
可选地，MUX2的I0输入端和I1输入端连接的两个反相器的尺寸不一致，其中I1连接的反向器与MUX1的输入端的反相器尺寸一致。
可选地，多路选择器模块的输入端连接第二延迟线模块的每一个MUX的输出信号，多路选择器做用于180°相位差锁相环的组成部分，根据控制字选择其中一个完成与输入时钟信号相差180°的信号，当双环路锁相环在相位调整阶段时，将控制字编码之后送入可编程数字控制延迟线，根据控制字来实现整个锁相环的粗调和精调，多路选择器控制字C用来实现粗调控制。
可选地，可编程数字控制延迟线设置有四组控制字，第一组控制字S控制着双延迟时间单元的第一个MUX选通路径和单延迟时间单元中的第三个MUX的选通路径，第二组控制信号Sa控制着第一延迟线的双延迟单元的第二个MUX所选通路径，第三组控制字信号D控制着第二延迟线的双延迟时间单元的第二个MUX所选通路径，第四组字控制为180°延迟锁相环的粗调控制字，
可选地，第二延迟线模块的输出端输出零相位差的输出时钟信号，同时根据另一环路延迟锁相环(180°相位差延迟锁相环)的粗调控制字，控制多路选择器输出相位差为180°的输出时钟信号，该结构还可以通过控制字D来实现180°相位差延迟锁相环的精调。
可选地，该结构用于基于时间数字转换器的全数字双环路锁相环时，当所述第一延迟线模块用于时间数字转换器的相位差量化阶段时，所述第一延迟线模块的控制字S的第一位设置为低电平，其余均设置为高电平，控制字Sa全设置为高电平(“1”)，第一延迟线模块的输入信号沿着MUX1和MUX2的I1输入口往后传播。
可选地，当所述第二延迟线模块用于时间数字转换器的相位差量化阶段时时，所述第一延迟线模块的控制字设置为S，使其START2信号从一个二选一MUX的I0输入端进入，沿着后续MUX延迟链的MUX的I1输入端进行传播，此时第二延迟线作为时间数字转换器的延迟链。
可选地，当所述第一延迟线和第二延迟线用于相位调整阶段时，根据时间数字转化器的量化结果，将量化后的控制字编码之后送入可编程数字控制延迟线，根据控制字来实现整个锁相环的粗调和精调。
与现有的技术相比，本发明的技术方案具有以下有益效果：
1、能够用作时间数字转换器的延迟链结构。
2、能够同时用作两个时间数字转换器的延迟链结构。
3、由于数字控制延迟线由双延迟时间单元模块和单延迟时间单元模块组成，双延迟时间单元模块由两个不同的MUX组成，根据双延迟时间单元模块的连接方式以及MUX不同输入端进入到输出的固有延迟不一致，改变控制字Sa和D使得信号从MUX2的不同输入端进入，进而得到不同的延迟时间，来实现精细延迟的效果。
4、能够用于双环路延迟锁相环结构中，分别产生0°和180°相位差的输出时钟信号，共用同一延迟线来减小双环路延迟锁相环的晶体管数量，减小双环路延迟锁相环的面积，降低双延迟锁相环的功耗。
附图说明
图1a是传统基于MUX的可编程数字延迟线的电路原理图。
图1b和图1c所示的传统基于MUX的可编程数字延迟线不同工作模式下的信号传播路径。
图2a为本发明具体实施例基于MUX的可编程数字延迟线的原理图。
图2b为本发明具体实施例的基于MUX的可编程数字延迟线用作时间数字转换器时，输入信号的传播路径。
图2c、图2d为本发明具体实施例的基于MUX的可编程数字延迟线用作锁相环延迟线时，在粗调阶段时输入时钟信号的传播路径。
图2e为图2a本发明具体实施例的基于MUX的可编程数字延迟线用作锁相环延迟线时，在精调阶段时输入时钟信号的传播路径。
图3a为本发明具体实施例的基于MUX的可编程数字延迟线中MUX1的原理图。
图3b为本发明具体实施例的基于MUX的可编程数字延迟线中MUX2的原理图。
具体实施方式
以下结合附图和具体实施例对本发明提出的技术方案作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
请参考图2-3，一种应用于双环路延迟锁相环的可编程数字延迟线电路，包括：
双延迟时间单元模块206，所述双延迟时间单元模块206主要由两种不同的多路选择器MUX1 207和MUX2 208级联组成，用于提供两个或零个MUX的固有延迟时间tMUX，其中固有时间tMUX是输入信号从MUX1 207的I0输入端或I1输入端输入到输出端的固有延迟时间，或是输入信号从MUX2的I1输入端输入到输出的固有延迟时间；
单延迟时间单元模块209，所述单延迟时间单元模块209主要由三个MUX1207级联组成，用于提供一个或零个MUX的固有延迟时间；
第一延迟线模块201，所述第一延迟线模块201主要由N/2个双延迟时间单元模块206和一个单延迟时间单元模块208级联组成；
第二延迟线模块203，所述第二延迟线模块203主要由N/2个双延迟时间单元模块206级联组成；
多路选择器模块204，该模块主要用来根据多路选择器的控制信号来选择第二延迟线模块203中的双延迟时间单元模块206的输出信号，用于产生与输入时钟信号有180°相位差的输出时钟信号。
功能转换模块一202和功能转化模块二205用于启用时间数字转换器。
对于在一个双延迟时间单元模块206中，MUX1 207的一个输入端I1连接输入时钟信号，另一个输入端I0连接上一个双延迟时间单元模块206的输出信号，MUX2 208的两个输入端均连接来自该双延迟单元206的MUX1 207的输出信号，对于在第一延迟线模块201中，第一个双延迟时间单元模块206中的第一个MUX1 207的输入端I0连接START2信号，输入端I1连接输入时钟信号。
在单延迟时间单元模块209中，第一个MUX1 207的输入端I1连接输入时钟信号，另一输入端连接上一级双延迟时间单元模块111的输出信号，第二个MUX1 207的输入端I1连接第一个MUX1 207的输出信号，另一输入端I0悬空，第三个MUX1 207的输入端I1连接第一个MUX1 207的输出信号，另一个输入端I0连接第二个MUX1 207的输出信号。
在第一延迟线模块201中，最后一级单延迟时间单元模块206的输出连接到第一个双延迟时间单元模块206中第一个MUX1 207的I0输入端。
对于在第二延迟线模块203，第一级双延迟时间单元模块206的MUX1 207的I0输入端连接第一延迟线模块201的输出信号，I1端输入START2信号，MUX2 208的输入端均连接第一个MUX1 207的输出信号，第二级双延迟时间单元模块206的第一个MUX1 207的I0输入端连接第一延迟线模块201的第一个双延迟时间单元模块206的输出信号，I1输入端连接第二延迟线203的上一个双延迟时间单元模块206的输出信号，第二延迟线203的其余双延迟时间单元模块与第二个双延迟时间单元模块206由同样的连接方式。
多路选择器模块204的输入端连接第二延迟线模块203的每一个MUX1的输出信号，多路选择器作为180°相位差锁相环的组成部分，根据控制字选择其中一个完成与输入时钟信号相差180°的信号，多路选择器204控制字C用来实现粗调控制。可选地，第二延迟线模块203的输出端输出零相位差的输出时钟信号，同时根据另一环路延迟锁相环(180°相位差延迟锁相环)的粗调控制字，控制多路选择输出相位差为180°的输出时钟信号，该结构还可以通过控制字D来实现180°相位差延迟锁相环的精调。
请参考图2a，本发明一实施例提供一种基于MUX的可编程数字延迟线，包括：第一延迟线模块201、第二延迟线模块203、多路选择器模块(MUX)204、功能转换模块一(用于启用时间数字转换器)202、功能转化模块二(用于启用时间数字转换器)205。
所述第一延迟线模块201包括多个双延迟时间单元206和一个单延迟时间单元209组成。在第一延迟线模块201前有个功能转换模块一202，用于切换第一延迟线201是用作时间数字转换器一的组成部分还是用作锁相环的可编程数字控制延迟线。所述第二延迟线模块203前同样有一个功能转换模块二205，用于切换第二延迟线模块203是用作时间数字转化器二的组成部分还是用作锁相环的可编程时间数字延迟线模块。
所述第一延迟线模块201和第二延迟线模块203用于时间数字转换器的延迟链或用于可编程数字控制延迟线，即第一延迟线模块201和第二延迟线模块203作为基于时间数字转换器的双环路锁相环的重要模块，可以当作时间数字转换器的组成部分，也可以根据时间数字转换器的量化结果来控制其，实现粗调和精调的作用，还可以作为产生一个相位差位180°的输出信号的锁相环的可编程数字控制延迟线。
该可编程数字延迟线电路可以重复使用减小整个锁相环的面积，当所述锁相环在相位差量化阶段时，所述可编程数字延迟线电路的作用相当于反相器延迟链作为时间数字转换器的组成部分，当基于时间数字转换器的锁相环在相位调整阶段时，所述可编程数字延迟线电路既可以作为粗调延迟线同时还可以作为精调延迟线
可编程数字控制延迟线设置有四组控制字，第一组控制字S控制着双延迟时间单元模块206的MUX1 207选通路径和单延迟时间单元模块209中的第三个MUX1 207的选通路径，第二组控制信号Sa控制着第一延迟线201的双延迟单元模块206的MUX2 208的选通路径，第三组控制字信号D控制着第二延迟线203的双延迟时间单元模块206的MUX2 208的选通路径，第四组控制C为180°延迟锁相环的粗调控制字。
在相位差量化阶段时，设置TDC1_en和TDC2_en为高电平，使能功能转化模块一202和功能转换模块二205，同时，设置控制字S所有位为高电平，以及控制字Sa和控制字D均设置为高电平，使得START1信号和START2信号分别沿着图2b所示的路径1和路径2所示。
在相位调整阶段时(粗调)，设置TDC1_en和TDC2_en为高电平，使能功能转化模块一202和功能转换模块二205，使得第一延迟线模块201和第二延迟线模块203用于锁相环的可编程数字控制延迟线。在相位调整阶段时，假设时间数字转换器转换后的相位差位11个MUX的固有时间长度，则编码器产生控制字S(假设控制S为7位)为S[6:0]＝011_1101，第一延迟线模块201和第二延迟线模块203根据控制字使输入时钟信号clk沿着路径3进行传输，如图2c所示。假设延迟时间为10个MUX的固有时间长度时，编码器产生的控制字为S[6:0]＝111_1101，其clk的传出路径4如图2d所示。通过控制字S来控制第一延迟线模块201和第二延迟线模块203来实现粗调延迟时间。
在相位调整阶段时(精调)，根据精调控制字Sa和Da来完成精细延迟的调整。控制字Sa和Da主要控制双延迟时间单元模块206的MUX2 208的选通路径，由于输入MUX2 208的信号从I0输入端和I1输入端输入到输出的时间不一致，因此可以根据这一特性来实现精调，具体的输入时钟的传播路径如图2e所示。MUX1 207结构如图3a所示，输入端I0和I1连接两个相同尺寸的反相器301，反相器后面连接两个并联的传输门304，传输门的输出端连接有与反相器301相同的反相器302。MUX2 208结构如图3b所示，输入端I0连接反相器302，输入端I1连接反相器301，反相器302和反相器301具有不同尺寸，反相器后面连接两个并联的传输门304，传输门的输出端连接有与反相器301相同的反相器305。假设控制字Sa为6位，设置控制Sa[5:0]为低电平时，该延迟线为环路增加6个精细延迟单元时间，路径如图2e所示，控制每一个双延迟时间单元模块206来完成精调。
用于产生180°相位差的延迟锁相环的可编程数字控制延迟线。当该延迟锁相环采用基于时间数字转换器实现时，该结构的第二延迟线203作为180°相位差延迟锁相环的时间数字转换器的组成部分，具体实现方式是使能TDC_en2，使得START2信号沿着图2b所示的路径2进行传播，进而时间相位差的量化。在相位调整阶段时，根据量化结果产生粗调控制字C，该粗调控制字C控制多路选择器模块204产生相位为180°的输出时钟信号，同时可以调整第二延迟线203的控制字D来实现精调。因此，该可编程数字F控制延迟线非常适用于双环路延迟锁相环。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (8)

1.一种应用于双环路延迟锁相环的可编程数字控制延迟线，包括功能转换模块，其特征在于，还包括：
双延迟时间单元模块，所述双延迟时间单元模块包括互相级联的二选一多路选择器MUX1和MUX2，用于提供两个或零个MUX的固有延迟时间tMUX，其中固有时间tMUX是输入信号从MUX1的I0输入端或I1输入端输入到输出端的固有延迟时间，或是输入信号从MUX2的I1输入端输入到输出的固有延迟时间；
单延迟时间单元模块，所述单延迟时间单元模块包括三个互相级联二选一MUX1，用于提供一个或零个MUX的固有延迟时间；
第一延迟线模块，所述第一延迟线模块包括互相级联的N/2个双延迟时间单元模块和一个单延迟时间单元模块组成的N+1级延迟线；
第二延迟线模块，所述第二延迟线模块包括互相级联的N/2个双延迟时间单元模块级联构成的N级延迟线；
多路选择器模块，该模块用于根据多路选择器的控制信号来选择第二延迟线模块中的双延迟时间单元模块的输出信号，用于产生与输入时钟信号有180°相位差的输出时钟信号；
在单延迟时间单元模块中，第一个MUX1的输入端I1连接输入时钟信号，另一输入端连接上一级双延迟时间单元模块的输出信号，第二个MUX1的输入端I1连接第一个MUX1的输出信号，另一输入端I0悬空，第三个MUX1的输入端I1连接第一个MUX1的输出信号，另一个输入端I0连接第二个MUX1的输出信号；
在第一延迟线模块中，最后一级单延迟时间单元模块的输出连接到第一延迟线模块的第一级双延迟时间单元模块中MUX1的I1输入端。
2.如权利要求1所述的应用于双环路延迟锁相环的可编程数字控制延迟线，其特征在于，所述多路选择器MUX1和MUX2的尺寸不一样，且对于MUX1而言，同一输入信号沿着两个不同的输入到输出路径的传播延迟相等，对于MUX2而言，同一信号沿着两个不同的输入到输出路径的传播延迟不相等。
3.如权利要求1或2所述的应用于双环路延迟锁相环的可编程数字控制延迟线，其特征在于，对于在一个双延迟时间单元模块中，MUX1的一个输入端I1连接输入时钟信号，另一个输入端I0连接上一级双延迟时间单元模块的输出信号，MUX2的两个输入端均连接来自该双延迟时间单元模块的MUX1的输出信号，对于在第一延迟线模块中，第一个双延迟时间单元模块中的MUX1的输入端I0连接用于时间数字转换器的延迟线输入信号START1，输入端I1连接输入时钟信号。
4.如权利要求1所述的应用于双环路延迟锁相环的可编程数字控制延迟线，其特征在于，对于在第二延迟线模块中，第一级双延迟时间单元模块的第一个MUX1的I1输入端连接第一延迟线模块的输出信号，I0输入端输入START2信号，MUX2的输入端均连接MUX1的输出信号，第二个双延迟时间单元模块的第一个MUX的I0输入端连接第一延迟线模块的第一个双延迟时间单元模块的输出信号，I1输入端连接第二延迟线模块的上一个双延迟时间单元模块的输出信号，第二延迟线模块的第N级双延迟单元模块的第一个MUX的I0输入端连接第一延迟线模块的第N-1级双延迟时间单元模块的输出信号，I1输入端连接第二延迟线模块的上一级双延迟时间单元模块的输出信号。
5.如权利要求1所述的应用于双环路延迟锁相环的可编程数字控制延迟线，其特征在于，可编程数字控制延迟线设置有四组控制字，第一组控制字S控制着双延迟时间单元模块的MUX1所选通路径和单延迟时间单元模块中的第三个MUX1所选通路径，第二组控制信号Sa控制着第一延迟线的双延迟时间单元模块的MUX2所选通路径，第三组控制字信号D控制着第二延迟线的双延迟时间单元模块的MUX2所选通路径，第四组控制字C为180°延迟锁相环的粗调控制字。
6.如权利要求5所述的应用于双环路延迟锁相环的可编程数字控制延迟线，其特征在于，多路选择器模块的输入端连接第二延迟线模块的每一个MUX的输出信号，多路选择器用于180°相位差锁相环的组成部分，根据控制字选择其中一个完成与输入时钟信号相差180°的信号，所述多路选择器通过控制字C来实现180°相位差延迟锁相环的粗调控制，通过控制字D来实现180°相位差延迟锁相环的精调。
7.如权利要求5所述的应用于双环路延迟锁相环的可编程数字控制延迟线，其特征在于，当锁相环处于初始化阶段时，第一组控制字S的第一位设置为低电平(“0”)，其余均设置为高电平(“1”)，第二组控制字Sa全部设置为高电平，使得可编程控制延迟线作为延迟锁相环的初始延迟时间的组成部分。
8.如权利要求5所述的应用于双环路延迟锁相环的可编程数字控制延迟线，其特征在于，该结构用于基于时间数字转换的全数字双环路锁相环时，当锁相环在相位差量化阶段时，使能时间数字转换器，同时第一组控制字S的第一位设置为低电平(“0”)，其余均设置为高电平(“1”)，第二组控制字Sa全部设置为高电平，第三组控制D字全部设置为高电平(“1”)，使得START1信号和START2信号沿着第一延迟线模块和第二延迟线模块传播，作为时间数字转换器的重要组成部分。
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