CN110401441B - 一种基于时间寄存器的锁相环电路及其控制方法 - Google Patents

一种基于时间寄存器的锁相环电路及其控制方法 Download PDF

Info

Publication number
CN110401441B
CN110401441B CN201910694899.4A CN201910694899A CN110401441B CN 110401441 B CN110401441 B CN 110401441B CN 201910694899 A CN201910694899 A CN 201910694899A CN 110401441 B CN110401441 B CN 110401441B
Authority
CN
China
Prior art keywords
level
time register
voltage
capacitor
pvc
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910694899.4A
Other languages
English (en)
Other versions
CN110401441A (zh
Inventor
阴亚东
陈志璋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuzhou University
Original Assignee
Fuzhou University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuzhou University filed Critical Fuzhou University
Priority to CN201910694899.4A priority Critical patent/CN110401441B/zh
Publication of CN110401441A publication Critical patent/CN110401441A/zh
Application granted granted Critical
Publication of CN110401441B publication Critical patent/CN110401441B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

本发明涉及一种基于时间寄存器的锁相环电路及其控制方法，包括鉴频器、时间寄存器控制电路、相位电压转换器、采样保持电路、压控振荡器以及分频器；本发明具有可移植性强，可耐受极低工作电压，受工艺影响小，占用更低的功耗、更少的芯片的优点。与传统数字锁相环相比，本发明的锁相环电路不存在量化误差导致的杂散问题。

Description

一种基于时间寄存器的锁相环电路及其控制方法
技术领域
本发明涉及锁相环电路设计领域，特别是一种基于时间寄存器的锁相环电路及其控制方法。
背景技术
当前锁相环电路总体上分为两大类：
第一种是基于电荷泵的模拟锁相环，如图1所示。由于采用的电荷泵的电流失配、死区、电荷共享等问题，因而其输出的时钟信号频谱中存在参考时钟杂散，且该杂散随着工作电压的降低而变得严重。因而该锁相环电路无法适用于极低工作电压的情况。此外，该锁相环电路需要使用窄带宽的模拟环路滤波器，因而占用大量芯片面积。
第二种是数字锁相环，如图2所示。数字锁相环将相位量化为数字信息，进而在数字域中进行处理以实现锁相环锁定，因而克服了模拟锁相环的缺点。其具有参考时钟杂散低、可耐极低工作电压、芯片面积相对较少、可移植性强等优点。但由于量化分辨率问题存在，其无法根本上消除量化误差引入的杂散问题。
发明内容
有鉴于此，本发明的目的是提出一种基于时间寄存器的锁相环电路及其控制方法，具有可移植性强，可耐受极低工作电压，受工艺影响小，占用更低的功耗、更少的芯片的优点。与传统数字锁相环相比，本发明的锁相环电路不存在量化误差导致的杂散问题。
本发明采用以下方案实现：一种基于时间寄存器的锁相环电路，包括鉴频器、时间寄存器控制电路、相位电压转换器、采样保持电路、压控振荡器以及分频器；
所述鉴频器的输入接参考时钟与反馈时钟，输出连接至所述时间寄存器控制电路的输入，所述时间寄存器控制电路的输出连接至所述相位电压转换器的输入，所述相位电压转换器的输出经所述采样保持电路连接至压控振荡器，所述压控振荡器产生输出时钟，所述压控振荡器产生的输出时钟输入至所述分频器并产生反馈时钟，该反馈时钟连接至鉴频器的输入。
进一步地，所述时间寄存器控制电路包括第一时钟发生器、时间寄存放大器、时间寄存积分器以及时间寄存加法器；第一时钟发生器的输入端作为时间寄存器控制电路的输入，输出端分别连接时间寄存放大器的输入端、时间寄存积分器的输入端以及驱动信号总线，所述驱动信号总线分别与时间寄存放大器、时间寄存积分器以及时间寄存加法器相连，所述时间寄存放大器的输出端、时间寄存积分器的输出端均连接至所述时间寄存加法器的输入端，所述时间寄存加法器的输出端作为所述时间寄存器控制电路的输出。
进一步地，所述相位电压转换器包括第二时钟发生器、电荷泵以及第一电容；所述第二时钟发生器的输入端作为所述相位电压转换器的输入，输出端分别连接至电荷泵的输入端、采样保持电路的第一输入端；所述电荷泵的输出端分别连接至采样保持电路的第二输入端、第一电容的一端，所述第一电容的另一端接地。
进一步地，所述采样保持电路包括开关、第二电容，所述开关的一端作为采样保持电路的第二输入端，开关的另一端连接至第二电容的一端并作为采样保持电路的输出端，第二电容的另一端接地；采样保持电路的第一输入端所接信号用于控制开关的状态。
本发明还提供了一种基于上文所述的基于时间寄存器的锁相环电路的控制方法，具体为：所述分频器将压控振荡器的输出时钟CKO进行分频后产生反馈时钟CKB；所述鉴频器将反馈时钟CKB与参考时钟CKR进行相位比较，根据相位比较情况产生包括UP、DW和RST在内的3路信号；UP、DW和RST作用于时间寄存器控制电路，从而产生PID_A和PID_B两路信号；PID_A和PID_B信号作用于相位电压转换电路，产生电压VPID和采样时钟SW；采样保持电路在采样时钟SW的驱动下对电压VPID进行电压采样，从而形成控制电压VT；VT输入到压控振荡器，控制其产生输出时钟CKO，并且CKO的频率与VT电压值一一对应。
进一步地，当参考时钟CKR由无效电平转变为有效电平时，鉴频器将UP设置为有效电平；当反馈时钟CKB由无效电平转变为有效电平时，鉴频器将DW设置为有效电平；当UP和DW都为有效电平时，RST输出一段电平脉冲，一旦RST输出该电平脉冲，则鉴频器将无视CKR和CKB的状态，将UP和DW转变为无效电平。
进一步地，鉴频器的输出UP、DW、RST作用于时间寄存器控制电路，产生驱动信号、时钟CKM和时钟CKN；当UP由无效电平转变为有效电平时，第一时钟发生器将CKM立即设置为有效电平，之后在RST连续出现二次电平脉冲时转变为无效电平；当DW由无效电平转变为有效电平时，第一时钟发生器将CKN立即设置为有效电平，之后在RST连续出现二次电平脉冲时转变为无效电平；时间寄存放大器对CKM和CKN之间的相位差ΔΦMN进行检测，并依此产生时钟CKP和CKQ，且CKP和CKQ之间的相位差ΔΦPQ为ΔΦMN放大G倍的结果；时间寄存积分器对CKM和CKN之间的相位差ΔΦMN进行检测，并依此产生时钟CKJ和CKK，且CKJ 和CKK之间的相位差ΔΦKJ为历次ΔΦMN 的累加；时间寄存加法器将时钟CKP、CKQ、CKJ和CKK进行综合而产生输出信号PID_A和PID_B；其中PID_A和PID_B之间的相位差ΔΦPID等于CKP和CKQ之间的相位差ΔΦPQ、CKJ和CKK之间的相位差ΔΦKJ两者之和；
第一时钟发生器产生驱动信号以驱动时间寄存放大器、时间寄存积分器和时间寄存加法器进行工作；
所述时间寄存器控制电路以两个RST上的电平脉冲为一个工作周期，当第一个RST上的电平脉冲到来后，将驱动时间寄存放大器和时间寄存积分器完成一次操作；当第二个RST上的电平脉冲到来后，将驱动时间寄存加法器完成一次操作； 如此反复。
进一步地，时间寄存器控制电路的输出信号PID_A和PID_B作用于第二时钟发生器，并产生RST_PVC、PW_PVC和SW这3路信号；当时PID_A或PID_B中任一信号由无效电平转变为有效电平时，第二时钟发生器在RST_PVC上输出一电平脉冲；然后，第二时钟发生器在PW_PVC上产生一电平脉冲，其脉冲宽度等于PID_A和PID_B之间的相位差ΔΦPID加上一偏置宽度tPVC ；在PW_PVC上的电平脉冲结束后，将SW设置为有效电平，持续一段时间tSW后将SW恢复为无效电平；
RST_PVC和PW_PVC作用于电荷泵，RST_PVC的电平脉冲将驱动电荷泵对第一电容进行充电，以使第一电容上的电压VPID变为某一高电平；然后PW_PVC上存在的电平脉冲又将促使电荷泵对第一电容进行放电，而放电的时间与该PW_PVC的脉冲宽度一一对应；当放电结束时，第一电容上的电压VPID将与该PW_PVC上的脉冲宽度一一对应；
RST_PVC和PW_PVC作用于电荷泵，RST_PVC的电平脉冲将驱动电荷泵对第一电容进行放电，以使第一电容上的电压VPID变为某一低电平；然后PW_PVC上存在的电平脉冲又将促使电荷泵对第一电容进行充电，而充电的时间与该PW_PVC的脉冲宽度一一对应；当充电结束时，第一电容上的电压VPID将与该PW_PVC上的脉冲宽度一一对应。
进一步地，将相位电压转换器的VPID和SW作用于采样保持电路；当SW为有效电平时，开关闭合，相位电压转换器中第一电容存储的电荷将与第二电容上存储的电荷进行交换；当SW为无效电平时，开关打开，第二电容上的电压降保持不变；第二电容上的电压即为采样保持电路的输出电压VT。
进一步地，采样保持电容的输出电压VT作用于压控振荡器，以对输出时钟CKO的频率进行控制，确保VT的电压与CKO的振荡频率一一对应；输出时钟CKO作用于分频器，经过分频后产生反馈时钟CKB。
与现有技术相比，本发明有以下有益效果：本发明的锁相环电路将模拟锁相环和数字锁相环的优点相结合；能够同时具有结构的简单、无量化误差造成的杂散、无电流失配造成的参考杂散、无需使用大面积电容构成的无源滤波器等优点，同时又具备较强的可移植性、可编程性、以及抗电源电压波动、工艺偏差和温度漂移的能力。
附图说明
图1为本发明背景技术中电荷泵锁相环电路结构示意图。
图2为本发明背景技术中的数字锁相环电路结构示意图。
图3为本发明实施例的基于时间寄存器的锁相环电路结构示意图。
图4为本发明实施例的时间寄存器控制电路结构示意图。
图5为本发明实施例的时间寄存器控制电路关键信号的时序图。
图6为本发明实施例的相位电压转换器和采样保持电路示意图。
图7为本发明实施例的相位电压转换器关键信号时序图1。
图8为本发明实施例的相位电压转换器关键信号时序图2。
具体实施方式
下面结合附图及实施例对本发明做进一步说明。
应该指出，以下详细说明都是示例性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。
需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
如图3所示，本实施例提供了一种基于时间寄存器的锁相环电路，包括鉴频器、时间寄存器控制电路、相位电压转换器、采样保持电路、压控振荡器以及分频器；
所述鉴频器的输入接参考时钟与反馈时钟，输出连接至所述时间寄存器控制电路的输入，所述时间寄存器控制电路的输出连接至所述相位电压转换器的输入，所述相位电压转换器的输出经所述采样保持电路连接至压控振荡器，所述压控振荡器产生输出时钟，所述压控振荡器产生的输出时钟输入至所述分频器并产生反馈时钟，该反馈时钟连接至鉴频器的输入。
如图4所示，在本实施例中，所述时间寄存器控制电路包括第一时钟发生器、时间寄存放大器、时间寄存积分器以及时间寄存加法器；第一时钟发生器的输入端作为时间寄存器控制电路的输入，输出端分别连接时间寄存放大器的输入端、时间寄存积分器的输入端以及驱动信号总线，所述驱动信号总线分别与时间寄存放大器、时间寄存积分器以及时间寄存加法器相连，所述时间寄存放大器的输出端、时间寄存积分器的输出端均连接至所述时间寄存加法器的输入端，所述时间寄存加法器的输出端作为所述时间寄存器控制电路的输出。
如图6所示，在本实施例中，所述相位电压转换器包括第二时钟发生器、电荷泵以及第一电容；所述第二时钟发生器的输入端作为所述相位电压转换器的输入，输出端分别连接至电荷泵的输入端、采样保持电路的第一输入端；所述电荷泵的输出端分别连接至采样保持电路的第二输入端、第一电容的一端，所述第一电容的另一端接地。
如图6所示，在本实施例中，所述采样保持电路包括开关、第二电容，所述开关的一端作为采样保持电路的第二输入端，开关的另一端连接至第二电容的一端并作为采样保持电路的输出端，第二电容的另一端接地；采样保持电路的第一输入端所接信号用于控制开关的状态。
本实施例还提供了一种基于上文所述的基于时间寄存器的锁相环电路的控制方法，如图3所示，具体为：所述分频器将压控振荡器的输出时钟CKO进行分频后产生反馈时钟CKB；所述鉴频器将反馈时钟CKB与参考时钟CKR进行相位比较，根据相位比较情况产生包括UP、DW和RST在内的3路信号；UP、DW和RST作用于时间寄存器控制电路，从而产生PID_A和PID_B两路信号；PID_A和PID_B信号作用于相位电压转换电路，产生电压VPID和采样时钟SW；采样保持电路在采样时钟SW的驱动下对电压VPID进行电压采样，从而形成控制电压VT；VT输入到压控振荡器，控制其产生输出时钟CKO，并且CKO的频率与VT电压值一一对应。
在本实施例中，当参考时钟CKR由无效电平转变为有效电平时，鉴频器将UP设置为有效电平；当反馈时钟CKB由无效电平转变为有效电平时，鉴频器将DW设置为有效电平；当UP和DW都为有效电平时，RST输出一段电平脉冲，一旦RST输出该电平脉冲，则鉴频器将无视CKR和CKB的状态，将UP和DW转变为无效电平。
在本实施例中，如图4所示，鉴频器的输出UP、DW、RST作用于时间寄存器控制电路，产生驱动信号、时钟CKM和时钟CKN；当UP由无效电平转变为有效电平时，第一时钟发生器将CKM立即设置为有效电平，之后在RST连续出现二次电平脉冲时转变为无效电平；当DW由无效电平转变为有效电平时，第一时钟发生器将CKN立即设置为有效电平，之后在RST连续出现二次电平脉冲时转变为无效电平；时间寄存放大器对CKM和CKN之间的相位差ΔΦMN进行检测，并依此产生时钟CKP和CKQ，且CKP和CKQ之间的相位差ΔΦPQ为ΔΦMN放大G倍的结果；时间寄存积分器对CKM和CKN之间的相位差ΔΦMN进行检测，并依此产生时钟CKJ和CKK，且CKJ 和CKK之间的相位差ΔΦKJ为历次ΔΦMN 的累加；时间寄存加法器将时钟CKP、CKQ、CKJ和CKK进行综合而产生输出信号PID_A和PID_B；其中PID_A和PID_B之间的相位差ΔΦPID等于CKP和CKQ之间的相位差ΔΦPQ、CKJ和CKK之间的相位差ΔΦKJ两者之和；
第一时钟发生器产生驱动信号以驱动时间寄存放大器、时间寄存积分器和时间寄存加法器进行工作；
所述时间寄存器控制电路以两个RST上的电平脉冲为一个工作周期，当第一个RST上的电平脉冲到来后，将驱动时间寄存放大器和时间寄存积分器完成一次操作；当第二个RST上的电平脉冲到来后，将驱动时间寄存加法器完成一次操作； 如此反复，具体工作过程如图5所示。
在本实施例中，如图6所示，时间寄存器控制电路的输出信号PID_A和PID_B作用于第二时钟发生器，并产生RST_PVC、PW_PVC和SW这3路信号；当时PID_A或PID_B中任一信号由无效电平转变为有效电平时，第二时钟发生器在RST_PVC上输出一电平脉冲；然后，第二时钟发生器在PW_PVC上产生一电平脉冲，其脉冲宽度等于PID_A和PID_B之间的相位差ΔΦPID加上一偏置宽度tPVC ；在PW_PVC上的电平脉冲结束后，将SW设置为有效电平，持续一段时间tSW后将SW恢复为无效电平；
RST_PVC和PW_PVC作用于电荷泵，RST_PVC的电平脉冲将驱动电荷泵对第一电容进行充电，以使第一电容上的电压VPID变为某一高电平；然后PW_PVC上存在的电平脉冲又将促使电荷泵对第一电容进行放电，而放电的时间与该PW_PVC的脉冲宽度一一对应；当放电结束时，第一电容上的电压VPID将与PW_PVC上的脉冲宽度一一对应；其工作过程如图7所示。
RST_PVC和PW_PVC作用于电荷泵，RST_PVC的电平脉冲将驱动电荷泵对第一电容进行放电，以使第一电容上的电压VPID变为某一低电平；然后PW_PVC上存在的电平脉冲又将促使电荷泵对第一电容进行充电，而充电的时间与该PW_PVC的脉冲宽度一一对应；当充电结束时，第一电容上的电压VPID将与PW_PVC上的脉冲宽度一一对应。其工作过程如图8所示。
在本实施例中，如图6所示，将相位电压转换器的VPID和SW作用于采样保持电路；当SW为有效电平时，开关闭合，相位电压转换器中第一电容存储的电荷将与第二电容上存储的电荷进行交换；当SW为无效电平时，开关打开，第二电容上的电压降保持不变；第二电容上的电压即为采样保持电路的输出电压VT。
在本实施例中，采样保持电容的输出电压VT作用于压控振荡器，以对输出时钟CKO的频率进行控制，确保VT的电压与CKO的振荡频率一一对应；输出时钟CKO作用于分频器，经过分频后产生反馈时钟CKB。
本领域内的技术人员应明白，本申请的实施例可提供为方法、系统、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质（包括但不限于磁盘存储器、CD-ROM、光学存储器等）上实施的计算机程序产品的形式。
本申请是参照根据本申请实施例的方法、设备（系统）、和计算机程序产品的流程图和／或方框图来描述的。应理解可由计算机程序指令实现流程图和／或方框图中的每一流程和／或方框、以及流程图和／或方框图中的流程和／或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能的步骤。
以上所述，仅是本发明的较佳实施例而已，并非是对本发明作其它形式的限制，任何熟悉本专业的技术人员可能利用上述揭示的技术内容加以变更或改型为等同变化的等效实施例。但是凡是未脱离本发明技术方案内容,依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与改型，仍属于本发明技术方案的保护范围。

Claims (9)

1.一种基于时间寄存器的锁相环电路，其特征在于，包括鉴频器、时间寄存器控制电路、相位电压转换器、采样保持电路、压控振荡器以及分频器；
所述鉴频器的输入接参考时钟与反馈时钟，输出连接至所述时间寄存器控制电路的输入，所述时间寄存器控制电路的输出连接至所述相位电压转换器的输入，所述相位电压转换器的输出经所述采样保持电路连接至压控振荡器，所述压控振荡器产生输出时钟，所述压控振荡器产生的输出时钟输入至所述分频器并产生反馈时钟，该反馈时钟连接至鉴频器的输入；
其中，所述时间寄存器控制电路包括第一时钟发生器、时间寄存放大器、时间寄存积分器以及时间寄存加法器；第一时钟发生器的输入端作为时间寄存器控制电路的输入，输出端分别连接时间寄存放大器的输入端、时间寄存积分器的输入端以及驱动信号总线，所述驱动信号总线分别与时间寄存放大器、时间寄存积分器以及时间寄存加法器相连，所述时间寄存放大器的输出端、时间寄存积分器的输出端均连接至所述时间寄存加法器的输入端，所述时间寄存加法器的输出端作为所述时间寄存器控制电路的输出。
2.根据权利要求1所述的一种基于时间寄存器的锁相环电路，其特征在于，所述相位电压转换器包括第二时钟发生器、电荷泵以及第一电容；所述第二时钟发生器的输入端作为所述相位电压转换器的输入，输出端分别连接至电荷泵的输入端、采样保持电路的第一输入端；所述电荷泵的输出端分别连接至采样保持电路的第二输入端、第一电容的一端，所述第一电容的另一端接地。
3.根据权利要求1所述的一种基于时间寄存器的锁相环电路，其特征在于，所述采样保持电路包括开关、第二电容，所述开关的一端作为采样保持电路的第二输入端，开关的另一端连接至第二电容的一端并作为采样保持电路的输出端，第二电容的另一端接地；采样保持电路的第一输入端所接信号用于控制开关的状态。
4.一种基于权利要求1-3任一项所述的基于时间寄存器的锁相环电路的控制方法，其特征在于：所述分频器将压控振荡器的输出时钟CKO进行分频后产生反馈时钟CKB；所述鉴频器将反馈时钟CKB与参考时钟CKR进行相位比较，根据相位比较情况产生包括UP、DW和RST在内的3路信号；UP、DW和RST作用于时间寄存器控制电路，从而产生PID_A和PID_B两路信号；PID_A和PID_B信号作用于相位电压转换电路，产生电压VPID和采样时钟SW；采样保持电路在采样时钟SW的驱动下对电压VPID进行电压采样，从而形成控制电压VT；VT输入到压控振荡器，控制其产生输出时钟CKO，并且CKO的频率与VT电压值一一对应。
5.根据权利要求4所述的一种基于时间寄存器的锁相环电路的控制方法，其特征在于：当参考时钟CKR由无效电平转变为有效电平时，鉴频器将UP设置为有效电平；当反馈时钟CKB由无效电平转变为有效电平时，鉴频器将DW设置为有效电平；当UP和DW都为有效电平时，RST输出一段电平脉冲，一旦RST输出该电平脉冲，则鉴频器将无视CKR和CKB的状态，将UP和DW转变为无效电平。
6.根据权利要求4所述的一种基于时间寄存器的锁相环电路的控制方法，其特征在于：鉴频器的输出UP、DW、RST作用于时间寄存器控制电路，产生驱动信号、时钟CKM和时钟CKN；当UP由无效电平转变为有效电平时，第一时钟发生器将CKM立即设置为有效电平，之后在RST连续出现二次电平脉冲时转变为无效电平；当DW由无效电平转变为有效电平时，第一时钟发生器将CKN立即设置为有效电平，之后在RST连续出现二次电平脉冲时转变为无效电平；时间寄存放大器对CKM和CKN之间的相位差ΔΦMN进行检测，并依此产生时钟CKP和CKQ，且CKP和CKQ之间的相位差ΔΦPQ为ΔΦMN放大G倍的结果；时间寄存积分器对CKM和CKN之间的相位差ΔΦMN进行检测，并依此产生时钟CKJ和CKK，且CKJ 和CKK之间的相位差ΔΦKJ为历次ΔΦMN 的累加；时间寄存加法器将时钟CKP、CKQ、CKJ和CKK进行综合而产生输出信号PID_A和PID_B；其中PID_A和PID_B之间的相位差ΔΦPID等于CKP和CKQ之间的相位差ΔΦPQ、CKJ和CKK之间的相位差ΔΦKJ两者之和；
第一时钟发生器产生驱动信号以驱动时间寄存放大器、时间寄存积分器和时间寄存加法器进行工作；
所述时间寄存器控制电路以两个RST上的电平脉冲为一个工作周期，当第一个RST上的电平脉冲到来后，将驱动时间寄存放大器和时间寄存积分器完成一次操作；当第二个RST上的电平脉冲到来后，将驱动时间寄存加法器完成一次操作； 如此反复。
7.根据权利要求4所述的一种基于时间寄存器的锁相环电路的控制方法，其特征在于：时间寄存器控制电路的输出信号PID_A和PID_B作用于第二时钟发生器，并产生RST_PVC、PW_PVC和SW这3路信号；当时PID_A或PID_B中任一信号由无效电平转变为有效电平时，第二时钟发生器在RST_PVC上输出一电平脉冲；然后，第二时钟发生器在PW_PVC上产生一电平脉冲，其脉冲宽度等于PID_A和PID_B之间的相位差ΔΦPID加上一偏置宽度tPVC ；在PW_PVC上的电平脉冲结束后，将SW设置为有效电平，持续一段时间tSW后将SW恢复为无效电平；
RST_PVC和PW_PVC作用于电荷泵，RST_PVC的电平脉冲将驱动电荷泵对第一电容进行充电，以使第一电容上的电压VPID变为某一高电平；然后PW_PVC上存在的电平脉冲又将促使电荷泵对第一电容进行放电，而放电的时间与该PW_PVC的脉冲宽度一一对应；当放电结束时，第一电容上的电压VPID将与PW_PVC上的该脉冲宽度一一对应；
RST_PVC和PW_PVC作用于电荷泵，RST_PVC的电平脉冲将驱动电荷泵对第一电容进行放电，以使第一电容上的电压VPID变为某一低电平；然后PW_PVC上存在的电平脉冲又将促使电荷泵对第一电容进行充电，而充电的时间与该PW_PVC的脉冲宽度一一对应；当充电结束时，第一电容上的电压VPID将与PW_PVC上的该脉冲宽度一一对应。
8.根据权利要求4所述的一种基于时间寄存器的锁相环电路的控制方法，其特征在于：将相位电压转换器的VPID和SW作用于采样保持电路；当SW为有效电平时，开关闭合，相位电压转换器中第一电容存储的电荷将与第二电容上存储的电荷进行交换；当SW为无效电平时，开关打开，第二电容上的电压降保持不变；第二电容上的电压即为采样保持电路的输出电压VT。
9.根据权利要求4所述的一种基于时间寄存器的锁相环电路的控制方法，其特征在于：采样保持电容的输出电压VT作用于压控振荡器，以对输出时钟CKO的频率进行控制，确保VT的电压与CKO的振荡频率一一对应；输出时钟CKO作用于分频器，经过分频后产生反馈时钟CKB。
CN201910694899.4A 2019-07-30 2019-07-30 一种基于时间寄存器的锁相环电路及其控制方法 Active CN110401441B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910694899.4A CN110401441B (zh) 2019-07-30 2019-07-30 一种基于时间寄存器的锁相环电路及其控制方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910694899.4A CN110401441B (zh) 2019-07-30 2019-07-30 一种基于时间寄存器的锁相环电路及其控制方法

Publications (2)

Publication Number Publication Date
CN110401441A CN110401441A (zh) 2019-11-01
CN110401441B true CN110401441B (zh) 2021-03-02

Family

ID=68326694

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910694899.4A Active CN110401441B (zh) 2019-07-30 2019-07-30 一种基于时间寄存器的锁相环电路及其控制方法

Country Status (1)

Country Link
CN (1) CN110401441B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111865300B (zh) * 2020-07-08 2022-05-17 福州大学 应用于双环路延迟锁相环的可编程数字控制延迟线
CN112130651B (zh) * 2020-10-28 2022-06-07 北京百瑞互联技术有限公司 一种soc系统的复位方法、装置及其存储介质
CN114421980B (zh) * 2022-01-17 2023-04-21 福州大学 一种间歇式频率校准ook调制发射机电路及控制方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5920233A (en) * 1996-11-18 1999-07-06 Peregrine Semiconductor Corp. Phase locked loop including a sampling circuit for reducing spurious side bands
CN101420226B (zh) * 2008-12-16 2012-08-15 凌阳科技股份有限公司 全数字锁相回路
CN103078644B (zh) * 2012-12-31 2016-02-10 东南大学 时间数字转换器
JP2017038157A (ja) * 2015-08-07 2017-02-16 株式会社リコー 半導体装置、及びｐｌｌ回路の制御方法
CN109861687A (zh) * 2019-03-14 2019-06-07 杭州芯声智能科技有限公司 支持低输入参考频率的混合结构锁相环及其运行方法

Also Published As

Publication number Publication date
CN110401441A (zh) 2019-11-01

Similar Documents

Publication Publication Date Title
CN110401441B (zh) 一种基于时间寄存器的锁相环电路及其控制方法
EP1793499B1 (en) Fractional-n frequency synthesizer
US9002488B2 (en) Clock synthesis systems, circuits and methods
US5727038A (en) Phase locked loop using digital loop filter and digitally controlled oscillator
US9543970B2 (en) Circuit for digitizing phase differences, PLL circuit and method for the same
US8471611B2 (en) Fractional-N phase locked loop based on bang-bang detector
US10911037B2 (en) Systems and methods for phase synchronization of local oscillator paths in oscillator-operated circuits
WO2021068326A1 (zh) 一种基于控制信号脉宽提取的锁相加速电路及锁相环系统
US8826062B2 (en) Apparatus for synchronizing a data handover between a first clock domain and a second clock domain through phase synchronization
EP1249936A2 (en) Lock detection circuit
GB2545752A (en) Phase locked loops
US8258834B2 (en) Lock detector, method applicable thereto, and phase lock loop applying the same
US10784872B1 (en) Fractional realignment techniques for PLLs
CN101447788B (zh) 锁相环锁定信号的产生电路
US20150256165A1 (en) Methods and apparatus for generating a modulated waveform
US9369139B1 (en) Fractional reference-injection PLL
Patel et al. Phase Frequency Detector and Charge Pump For DPLL Using 0.18 µm CMOS Technology
US8264388B1 (en) Frequency integrator with digital phase error message for phase-locked loop applications
CN111642138B (zh) 锁频环、电子设备和频率生成方法
CN113193868A (zh) 锁相检测装置和锁相检测方法、锁相环
CN106941352B (zh) 一种振荡器输出频率信号的校准方法及其电路
US6369625B1 (en) Phase locked loop circuit
TWI544773B (zh) 使用混合式相位誤差偵測器的時脈與資料回復電路
CN215186702U (zh) 锁相检测装置、锁相环
EP2806563A1 (en) Phase lock detection in fractional-Q digital PLL

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant