CN115188402A - 一种延迟锁相环和存储器 - Google Patents

一种延迟锁相环和存储器 Download PDF

Info

Publication number
CN115188402A
CN115188402A CN202210890964.2A CN202210890964A CN115188402A CN 115188402 A CN115188402 A CN 115188402A CN 202210890964 A CN202210890964 A CN 202210890964A CN 115188402 A CN115188402 A CN 115188402A
Authority
CN
China
Prior art keywords
signal
delay
coarse tuning
coarse
clock signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210890964.2A
Other languages
English (en)
Inventor
王瑾伦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN202210890964.2A priority Critical patent/CN115188402A/zh
Publication of CN115188402A publication Critical patent/CN115188402A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Pulse Circuits (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

本公开实施例提供了一种延迟锁相环和存储器，该延迟锁相环包括粗调延迟线，且粗调延迟线包括第一粗调模块和第二粗调模块；其中，第一粗调模块，配置为接收预设控制字和第一时钟信号，基于预设控制字对第一时钟信号进行延迟处理，输出第一粗调信号；第二粗调模块，配置为接收第一粗调信号，对第一粗调信号进行固定延迟处理，输出第二粗调信号；其中，第一粗调信号和第二粗调信号的相位不同，且第一粗调信号和第二粗调信号用于进行细调延迟处理。这样，粗调延迟线仅需要设置一条主要的调整链路对第一时钟信号进行调整，无需设置奇、偶两条链路分别对两个时钟信号进行调整，简化了粗调延迟线的结构，能够降低功耗。

Description

一种延迟锁相环和存储器
技术领域
本公开涉及半导体存储器技术领域，尤其涉及一种延迟锁相环和存储器。
背景技术
在动态随机存取存储器中，延迟锁相环通过多条延迟线分别对四相位时钟信号进行相位同步和锁定，从而减少由于工艺、电压、温度变化引发的时序变化。目前，每一延迟线至少包括粗调延迟线和细调延迟线，但是粗调延迟线的结构及相关控制部分较为复杂，不仅增加电路的制造成本，而且功耗较高。
发明内容
本公开提供了一种延迟锁相环和存储器，能够简化粗调延迟线的结构，同时降低功耗。
本公开的技术方案是这样实现的：
第一方面，本公开实施例提供了一种延迟锁相环，所述延迟锁相环包括粗调延迟线，且所述粗调延迟线包括第一粗调模块和第二粗调模块；其中，
所述第一粗调模块，配置为接收预设控制字和第一时钟信号，基于所述预设控制字对所述第一时钟信号进行延迟处理，输出第一粗调信号；
所述第二粗调模块，配置为接收所述第一粗调信号，对所述第一粗调信号进行固定延迟处理，输出第二粗调信号；
其中，所述第一粗调信号和所述第二粗调信号的相位不同，且所述第一粗调信号和所述第二粗调信号用于进行细调延迟处理。
在一些实施例中，所述第一粗调模块，还配置为接收使能信号，在所述使能信号处于第一状态的情况下，基于所述预设控制字对所述第一时钟信号进行延迟处理，得到第一粗调信号；所述第二粗调模块，还配置为接收所述使能信号，在所述使能信号处于第一状态的情况下，对所述第一粗调信号进行固定延迟处理，得到第二粗调信号。
在一些实施例中，所述第一粗调模块包括M个第一延迟单元，且第1个第一延迟单元是指靠近所述第一粗调模块的输出端的第一延迟单元，第M个第一延迟单元是指靠近所述第一粗调模块的输入端的第一延迟单元；所述预设控制字包括M位参数，且所述预设控制字的第N位参数为第一值，所述预设控制字的其余参数为第二值；所述第一粗调模块，具体配置为通过第N个～第1个第一延迟单元对所述第一时钟信号进行延迟，且通过第1个所述第一延迟单元输出所述第一粗调信号；其中，N为正整数，且M小于或等于N。
在一些实施例中，第1个所述第一延迟单元的第一控制端接收所述预设控制字的第1位参数，第1个所述第一延迟单元的第二控制端接收地信号，第1个所述第一延迟单元的第一输入端接收所述第一时钟信号，第1个所述第一延迟单元的第二输入端接收第2个所述第一延迟单元的输出信号，第1个所述第一延迟单元的输出端用于输出所述第一粗调信号；第i个所述第一延迟单元的第一控制端接收所述预设控制字的第i位参数，第i个所述第一延迟单元的第二控制端接收所述预设控制字的第(i-1)位参数，第i个所述第一延迟单元的第一输入端接收所述第一时钟信号，第i个所述第一延迟单元的第二输入端接收第(i+1)个所述第一延迟单元的输出信号；第M个所述第一延迟单元的第一控制端接收所述预设控制字的第M位参数，第M个所述第一延迟单元的第二控制端接收所述预设控制字的第(M-1)位参数，第M个所述第一延迟单元的第一输入端接收所述第一时钟信号，第M个所述第一延迟单元的第二输入端接收所述使能信号；其中，i为正整数，且i小于或等于M。
在一些实施例中，所述第二粗调模块包括1个第二延迟单元；第二延迟单元的第一控制端接收电源信号，第二延迟单元的第二控制端接收地信号，第二延迟单元的第一输入端接收所述第一粗调信号，第二延迟单元的第二输入端接收所述使能信号。
在一些实施例中，所述第一延迟单元包括第一非门、或门、第一与非门、第二与非门和第三与非门；其中，所述或门的第一输入端和所述第一与非门的第一输入端连接，且连接点用于形成所述第一延迟单元的第一控制端；所述第一非门的输入端用于形成所述第一延迟单元的第二控制端；所述第一与非门的第二输入端用于形成所述第一延迟单元的第一输入端；所述第二与非门的第一输入端用于形成所述第一延迟单元的第二输入端；所述第三与非门的输出端用于形成所述第一延迟单元的输出端；所述第一非门的输出端和所述或门的第二输入端连接，所述或门的输出端和所述第二与非门的第二输入端连接，所述第一与非门的输出端和所述第三与非门的第一输入端连接，所述第二与非门的输出端和所述第三与非门的第二输入端连接；所述第二延迟单元和所述第一延迟单元的结构相同。
在一些实施例中，所述第一延迟单元的数量为2的a次方，a大于或者等于6。
在一些实施例中，所述延迟锁相环还包括粗调控制模块，且所述粗调控制模块包括：移位寄存器模块，配置为产生粗调控制信号；热转码模块，配置为接收所述粗调控制信号，对所述粗调控制信号进行转换，输出所述预设控制字。
在一些实施例中，所述粗调控制信号包括第一编码信号和第二编码信号，且所述第一编码信号和所述第二编码信号均各自包括(M+1)位子信号，且所述第一编码信号的第i位子信号和所述第二编码信号的第i位子信号的电平状态相反；所述热转码模块包括M个转换单元；其中，第i个所述转换单元，配置为接收所述第一编码信号的第i位子信号和所述第二编码信号的第(i+1)位子信号，并对所接收的信号进行与运算，输出所述预设控制字的第i位参数。
在一些实施例中，所述转换单元包括第四与非门和第二非门；其中，所述第四与非门的第一输入端接收所述第一编码信号的第i位子信号，所述第四与非门的第二输入端接收所述第二编码信号的(i+1)位子信号，所述第四与非门的输出端与所述第二非门的输入端连接，所述第二非门的输出端输出所述预设控制字的第i位参数。
在一些实施例中，所述延迟锁相环还包括：细调控制模块，配置为接收细调控制信号，对所述细调控制信号进行转换，输出细调控制字；细调延迟线，配置为接收所述细调控制字、所述第一粗调信号和所述第二粗调信号，并基于所述细调控制字对对所述第一粗调信号和所述第二粗调信号进行相位插值，以实现细调延迟处理。
在一些实施例中，所述延迟锁相环包括第一可调延迟线、第二可调延迟线、第三可调延迟线和第四可调延迟线，且所述第一可调延迟线、所述第二可调延迟线、所述第三可调延迟线和所述第四可调延迟线中的每一个均至少包括所述粗调延迟线和所述细调延迟线；其中，所述第一可调延迟线，配置为接收所述第一时钟信号，输出第一目标时钟信号；所述第二可调延迟线，配置为接收第二时钟信号，输出第二目标时钟信号；所述第三可调延迟线，配置为接收第三时钟信号，输出第三目标时钟信号；所述第四可调延迟线，配置为接收第四时钟信号，输出第四目标时钟信号；其中，所述第一目标时钟信号、所述第二目标时钟信号、所述第三目标时钟信号和所述第四目标时钟信号的相位差依次为90度，且所述第一目标时钟信号、所述第二目标时钟信号、所述第三目标时钟信号和所述第四目标时钟信号在经过对应的信号传输路径后用于数据采样处理。
在一些实施例中，所述延迟锁相环还包括：复制延迟模块，配置为接收所述第一目标时钟信号，输出反馈时钟信号；其中，所述反馈时钟信号用于模拟所述第一目标时钟信号经过所述信号传输路径后的波形；检测模块，配置为接收第一时钟信号和所述反馈时钟信号，对所述第一时钟信号和所述反馈时钟信号进行相位差检测，输出第一指示信号和第二指示信号；转换控制模块，配置为接收所述第一指示信号和所述第二指示信号，对所述第一指示信号和所述第二指示信号进行转换处理，输出所述细调控制信号。
在一些实施例中，所述转换控制模块，还配置为对所述第一指示信号和所述第二指示信号进行转换处理，输出所述第一粗调控制信号；时间数字转换模块，配置为在所述延迟锁相环处于第一工作模式的情况下，处于关闭状态；在所述延迟锁相环处于第二工作模式的情况下，输出所述第二粗调控制信号；相应地，所述延迟锁相环，还配置为在处于第一工作模式的情况下，基于所述第一粗调控制信号确定所述粗调控制信号；或者，在处于第二工作模式的情况下，基于所述第二粗调控制信号确定所述粗调控制信号。
第二方面，本公开实施例提供了一种存储器，所述存储器至少包括如第一方面所述的延迟锁相环。
本公开实施例提供了一种延迟锁相环和存储器，该延迟锁相环包括粗调延迟线，且粗调延迟线包括第一粗调模块和第二粗调模块；其中，第一粗调模块，配置为接收预设控制字和第一时钟信号，基于预设控制字对第一时钟信号进行延迟处理，输出第一粗调信号；第二粗调模块，配置为接收第一粗调信号，对第一粗调信号进行固定延迟处理，输出第二粗调信号；其中，第一粗调信号和第二粗调信号的相位不同，且第一粗调信号和第二粗调信号用于进行细调延迟处理。这样，粗调延迟线仅需要设置一条主要的调整链路对第一时钟信号进行调整，无需设置奇、偶两条链路分别对两个时钟信号进行调整，简化了粗调延迟线的结构，能够降低功耗。
附图说明
图1为一种延迟锁相环的结构示意图；
图2为一种粗调延迟线的具体结构示意图；
图3A为一种延迟单元的具体结构示意图；
图3B为一种转换单元的具体结构示意图；
图4为本公开实施例提供的一种延迟锁相环的结构示意图；
图5为本公开实施例提供的另一种延迟锁相环的结构示意图；
图6为本公开实施例提供的一种粗调延迟线的结构示意图；
图7为本公开实施例提供的第一延迟单元的具体结构示意图；
图8为本公开实施例提供的转换单元的具体结构示意图；
图9为本公开实施例提供的一种信号时序示意图；
图10为本公开实施例提供的一种延迟锁相环的具体结构示意图；
图11为本公开实施例提供的一种仿真效果示意图；
图12为本公开实施例提供的另一种仿真效果示意图；
图13为本公开实施例提供的一种存储器组成结构示意图。
具体实施方式
下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅仅用于解释相关申请，而非对该申请的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关申请相关的部分。除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本公开实施例的目的，不是旨在限制本公开。在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。需要指出，本公开实施例所涉及的术语“第一\第二\第三”仅是用于区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一\第二\第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本公开实施例能够以除了在这里图示或描述的以外的顺序实施。
动态随机存取存储器(Dynamic Random Access Memory，DRAM)
同步动态随机存取存储器(Synchronous Dynamic Random Access Memory，SDRAM)
双倍数据速率内存(Double Data Rate SDRAM，DDR)
低功率DDR(Low Power DDR，LPDDR)
第n代DDR标准(DDRn Specification，DDRn)，例如DDR3、DDR4、DDR5、DDR6
第n代LPDDR标准(LPDDRn Specification，LPDDRn)，例如LPDDR3、LPDDR4、LPDDR5、LPDDR6
工艺、电压、温度(Process、Voltage、Temperature，PVT)
对存储器而言，其中的延迟锁相环(Delay Locked Loop，DLL)可以减少由于PVT变化引起的时序变化，从而保证时钟信号和数据信号的同步，实现高质量的数据通信。参见图1，其示出了一种延迟锁相环的结构示意图。如图1所示，延迟锁相环包括第一可调延迟线～第四可调延迟线、复制延迟模块、检测模块、转换控制模块、细调控制模块、时间数字转换模块、移位寄存器模块、热转码模块和顶层控制模块。在这里，顶层控制模块能够产生使延迟锁相环中其他模块工作的控制信号，也可以说是控制整个DLL工作的顶层信号模块，第一可调延迟线～第四可调延迟线分别用于对四相位的时钟信号(CLK_I、CLK_Q、CLK_IB、CLK_QB)进行调整处理，调整后的时钟信号经由信号传输路径后用于数据信号的采样处理。
为了方便说明，将第一可调延迟线输入的时钟信号称为第一时钟信号CLK_I，将第一可调延迟输出的时钟信号称为第一目标时钟信号。在这里，复制延迟模块用于复制信号传输路径产生的延时，其输出的反馈时钟信号CLKFB用于模拟第一目标时钟信号经由信号传输路径后的波形。检测模块对第一时钟信号CLK_I和反馈时钟信号CLKFB之间的相位差进行检测，输出信号DlFast和信号DlSlow。具体来说，以第一时钟信号CLK_I为参考，检测反馈时钟信号CLKFB的相位是否超前或者滞后，因此第一时钟信号CLK_I也可以视为检测模块的参考时钟信号，表示为CLKREF。转换控制模块根据信号DlFast和信号DlSlow输出信号DlEdge Clk和信号Fast/Slow Clk，细调控制模块基于号DlEdge Clk输出所有细调延迟线的控制字。
对于粗调延迟线的控制字来说，如果存储器处于Normal(或者高频)模式，移位寄存器模块基于信号Fast/Slow Clk产生信号Q<127:0>和信号Qn<127:0>；如果存储器处于Fast(或者低频)模式，移位寄存器模块利用时间数字转换模块输出的信号TDC Out<127:0>产生信号Q<127:0>和信号Qn<127:0>。另外，热转码模块包括多个转换单元，每一转换单元的结构如图3B所示。也就是说，热转码模块利用信号Q<127:0>中的67个信号以及对应的Qn<127:0>中的67个信号，得到所有细调延迟线的控制字：InFEnE<63：0>、SelE<63：0>、InFEnO<63：0>、SelO<63：0>。
粗调延迟线和细调延迟线的具体结构可以具有多种可能。示例性的，粗调延迟线可以通过与非门的方式实现，细调延迟线可以通过相位差值的方式实现。在这种情况下，参见图2，其示出了一种粗调延迟线的具体结构示意图。如图2所示，粗调延迟线中存在64个延迟单元，将输入的时钟信号分成奇(Even)和偶(Odd)两条线路，根据热转码模块得到的控制字来控制延迟单元的增加与减少，从而获得一对时钟信号(outE和outO)再通过相位插值进行细调。参见图3A，其示出了一种延迟单元的具体结构示意图。如图3A所示，粗调延迟线中的每一延迟单元由8个与非门构成，且每一延迟单元能够提供2个与非门的延迟，具体的电路连接关系和信号输入关系可结合图2和图3A进行理解，本公开实施例不做具体赘述。在此基础上，热转码模块也是由多个转换单元构成的，每个转换单元用于输出InFEnE<i>、SelE<i>、InFEnO<i>、SelO<i>，i为正整数。参见图3B，其示出了一种转换单元的具体结构示意图。如图3B所示，每个转换单元由多个与非门和非门构成，其中存在4条信号链路以输出对应的信号，具体的电路连接关系和信号输入关系可结合图3B进行理解，本公开实施例不做具体赘述。
从以上可以看出，延迟锁相环的核心是多条可调延迟线，可调延迟线也是延迟锁相环中面积最大、功耗最大的部分，决定了延迟锁相环的性能。然而，粗调延迟线需要将输入的时钟信号分为奇、偶两条线路分别进行延时，以便输出相位不同的第一粗调信号和第二粗调信号，同时粗调延迟线的结构及相关控制部分较为复杂，不仅增加延迟锁相环的制造成本，而且功耗较高。
基于此，本公开实施例提供了一种延迟锁相环，该延迟锁相环包括粗调延迟线，且粗调延迟线包括第一粗调模块和第二粗调模块；其中，第一粗调模块，配置为接收预设控制字和第一时钟信号，基于预设控制字对第一时钟信号进行延迟处理，输出第一粗调信号；第二粗调模块，配置为接收第一粗调信号，对第一粗调信号进行固定延迟处理，输出第二粗调信号；其中，第一粗调信号和第二粗调信号的相位不同，且第一粗调信号和第二粗调信号用于进行细调延迟处理。这样，粗调延迟线仅需要设置一条主要的调整链路对第一时钟信号进行调整，无需设置奇、偶两条链路分别对两个时钟信号进行调整，简化了粗调延迟线的结构，能够降低功耗。
下面将结合附图对本公开各实施例进行详细说明。
在本公开的一实施例中，参见图4，其示出了本公开实施例提供的一种延迟锁相环10的结构示意图。如图4所示，延迟锁相环10包括粗调延迟线11，且粗调延迟线11包括第一粗调模块111和第二粗调模块112；其中，
第一粗调模块111，配置为接收预设控制字和第一时钟信号，基于预设控制字对第一时钟信号进行延迟处理，输出第一粗调信号；
第二粗调模块112，配置为接收第一粗调信号，对第一粗调信号进行固定延迟处理，输出第二粗调信号。
在这里，第一粗调信号和第二粗调信号的相位不同，且第一粗调信号和第二粗调信号用于进行细调延迟处理。应理解，第一粗调信号和第二粗调信号之间的相位差可以根据实际应用场景进行确定，本公开实施例不做限制。
需要说明的是，本公开实施例的延迟锁相环10可以应用但不限于存储器，例如DRAM、SDRAM、DDR、LPDDR等。
这样，在延迟锁相环10中，粗调延迟线11通过第一粗调模块111调整输出第一粗调信号，然后以第一粗调信号为基础，利用第二粗调模块112输出第二粗调信号，从而得到相位不同的一对信号。也就是说，粗调延迟线11仅需要设置一条主要的调整链路对第一时钟信号进行调整，无需设置奇、偶两条链路分别对两个时钟信号进行调整，简化了粗调延迟线11的结构，同时降低功耗。
需要说明的是，预设控制字包括M位参数，可以表示为S<M-1：0>，M为正整数。
在一些实施例中，参见图5，其示出了本公开实施例提供的另一种延迟锁相环10的结构示意图。如图5所示：
第一粗调模块111，还配置为接收使能信号LD，在使能信号LD处于第一状态的情况下，基于预设控制字S<M-1：0>对第一时钟信号CLK_I进行延迟处理，得到第一粗调信号Out1；
第二粗调模块112，还配置为接收使能信号LD，在使能信号LD处于第一状态的情况下，对第一粗调信号Out1进行固定延迟处理，得到第二粗调信号Out2。
在这里，第一状态可以为高电平状态或者低电平状态，只要符合实际电路结构的需求即可。这样，通过使能信号LD的状态，可以控制粗调延迟线11是否工作。
在一些实施例中，参见图6，其示出了本公开实施例提供的一种粗调延迟线的结构示意图。如图6所示，第一粗调模块111包括M个第一延迟单元，分别表示为第1个第一延迟单元(0)、第2个第一延迟单元(1)……第M个第一延迟单元(M-1)。在这里，第1个第一延迟单元(0)是指靠近第一粗调模块111的输出端的第一延迟单元，第M个第一延迟单元(M-1)是指靠近第一粗调模块111的输入端的第一延迟单元。
还需要说明的是，对于预设控制字S<M-1:0>来说，其中的第N位参数S<N-1>为第一值，预设控制字S<M-1:0>的其余参数为第二值。需要说明的是，第一值和第二值不同，且第一值和第二值的具体取值需要根据实际应用场景确定。相应地，粗调延迟线11，具体配置为通过第N个～第1个第一延迟单元对第一时钟信号CLK_I进行延迟，并通过第1个第一延迟单元(0)输出第一粗调信号Out1；其中，N为正整数，且M小于或等于N。
也就是说，根据预设控制字S<M-1:0>中呈现第一值的参数位置不同，第一时钟信号CLK_I将从不同位置的第一延迟单元接入第一粗调模块111，最终经由第1个第一延迟单元进行输出，以得到第一粗调信号。这样，通过调整预设控制字S<M-1:0>的数值，能够控制对第一时钟信号CLK_I进行调整的第一延迟单元的数量，进而调整第一时钟信号CLK_I和第一粗调信号Out1之间的延迟。
在一些实施例中，如图6所示，第1个第一延迟单元(0)的第一控制端接收预设控制字的第1位参数S<0>，第1个第一延迟单元(0)的第二控制端接收地信号VSS，第1个第一延迟单元(0)的第一输入端接收第一时钟信号CLK_I，第1个第一延迟单元(0)的第二输入端接收第2个第一延迟单元(1)的输出信号，第1个第一延迟单元(0)的输出端用于输出第一粗调信号Out1；
第i个第一延迟单元(i-1)的第一控制端接收预设控制字的第i位参数S<i-1>，第i个第一延迟单元(i-1)的第二控制端接收预设控制字的第(i-1)位参数S<i-2>，第i个第一延迟单元的第一输入端接收第一时钟信号CLK_I，第i个第一延迟单元的第二输入端接收第(i+1)个第一延迟单元(i)的输出信号；
第M个第一延迟单元(M-1)的第一控制端接收预设控制字的第M位参数S<M-1>，第M个第一延迟单元(M-1)的第二控制端接收预设控制字的第(M-1)位参数S<M-2>，第M个第一延迟单元(M-1)的第一输入端接收第一时钟信号CLK_I，第M个第一延迟单元(M-1)的第二输入端接收使能信号LD；
其中，i为正整数，且i小于或等于M。
在一种具体的实施例中，参见图7，其示出了本公开实施例提供的第一延迟单元的具体结构示意图，如图7所示，第一延迟单元包括第一非门204、或门205、第一与非门201、第二与非门202和第三与非门203；其中，或门205的第一输入端与第一与非门201的第一输入端连接，且连接点用于形成第一延迟单元的第一控制端；第一非门204的输入端用于形成第一延迟单元的第二控制端；第一与非门201的第二输入端用于形成第一延迟单元的第一输入端；第二与非门202的第一输入端用于形成第一延迟单元的第二输入端；第三与非门203的输出端用于形成第一延迟单元的输出端；第一非门204的输出端和或门205的第二输入端连接，或门205的输出端和第二与非门202的第二输入端连接，第一与非门201的输出端和第三与非门203的第一输入端连接，第二与非门202的输出端和第三与非门203的第二输入端连接。
在这里，第一延迟单元/第二延迟单元的本质类似于一个二选一数据选择器Mux。在这样的结构下，使能信号LD的第一状态是指低电平状态；对于预设控制字S<M-1:0>，第一值为1，第二值为0，即预设控制字S<M-1:0>可以为“100000……00”、“010000……00”、……、“000000……01”。
假设预设控制字S<M-1:0>共有128位参数，表示为S<127:0>。以S<50>＝1，S<49:0>和S<51:127>均为0为例，对第一粗调模块111的工作原理进行说明。
请参见图6和图7，对于末尾的第一延迟单元(127)来说，第二与非门202的一个输入端接收使能信号LD＝0，所以第二与非门202输出信号1；由于第一与非门201的一个输入端接收S<127>＝0，所以第一与非门201输出信号1；由于第三与非门203的两输入端均接收信号1，所以第三与非门203的输出端输出信号0。类似的，对于第一延迟单元(126)～第一延迟单元(51)来说，处理过程类似，即延迟单元(50)同样输出信号0。
对于第一延迟单元(50)来说，第一与非门201的两输入端分别接收S<50>＝1和第一时钟信号CLK_I，所以第一与非门201输出第一时钟信号CLK_I的反相信号(且存在一定延迟)，第二与非门202的其中一个输入端接收(第50个延迟单元的输出)信号0，所以第二与非门202输出信号1；第三与非门203的两输入端分别接收信号1和第一时钟信号CLK_I的反相信号，所以第三与非门203的输出延迟后的时钟信号，记为CLK_Delay1。
对于第一延迟单元(49)中，第二与非门202的两接收端分别接收信号1和第一延迟单元(50)的输出信号CLK_Delay1，第二与非门202输出信号CLK_Delay1的反相信号(且存在一定延迟)，第一与非门201的一输入端接收S<49>＝0，所以第一与非门201输出信号1，第三与非门203接收信号1和CLK_Delay1的反相信号，输出二次延迟后的时钟信号CLK_Delay2。第一延迟单元(48)～第一延迟单元(0)的工作过程可参照第一延迟单元(49)。
从以上可以看出，第一延迟单元(0)输出的第一粗调信号Out1就是经过第一延迟单元(50)～第一延迟单元(0)进行延迟后的第一时钟信号。类似的，如果S<88>＝1，那么第一延迟单元(0)输出的第一粗调信号Out1就是经过第一延迟单元(88)～第一延迟单元(0)进行延迟后的第一时钟信号，其余可依次类推。
这样，对于第一控制单元来说，将前一级控制信号S<i-1>的反相结果和本级控制信号S<i>进行或运算，从而去除前一级的干扰，保证信号只走一条路径，同时延时效果更精准。
在一些实施例中，第二粗调模块112包括1个第二延迟单元；第二延迟单元的第一控制端接收电源信号VCC，第二延迟单元的第二控制端接收地信号VSS，第二延迟单元的第一输入端接收第一粗调信号Out1，第二延迟单元的第二输入端接收使能信号LD。
需要说明的是，第一延迟单元和第二延迟单元的结构是相同的。也就是说，图7也可以认为是第二延迟单元的具体结构示意图。在后续描述中，如果延迟单元没有指明是第一延迟单元或者第二延迟单元，则可以是指第一延迟单元或者第二延迟单元。
结合图6和图7所示，在第二延迟单元中，第一与非门201分别接收信号1(电源信号VCC)和第一粗调信号Out1，所以第一与非门201输出第一粗调信号Out1的反相信号，第二与非门202的其中一个输入端接收使能信号LD＝0，所以第二与非门202输出信号1，第三与非门203分别接收信号1和第一粗调信号Out1的反相信号，输出第二粗调信号Out2。在这里，第二粗调信号Out2相较于第一粗调信号Out1存在两个与非门的延迟，且两者为时钟周期相同的时钟信号。
本公开实施例提供的延迟单元需要1个非门、1个或门和3个与非门，相关技术中提供的延迟单元需要8个与非门且同时存在2条信号链路。相比之下，本公开实施例提供的每一延迟单元同样能够提供2个与非门的延迟，而且结构更为简单，信号链路更多，不仅降低了功耗，还减少了电路面积。
在一些实施例中，如图5所示，延迟锁相环10还包括粗调控制模块13，粗调控制模块13包括：
移位寄存器模块131，配置为产生粗调控制信号；
热转码模块132，配置为接收粗调控制信号，对粗调控制信号进行转换，输出预设控制字S<M-1:0>。
示例性的，热转码模块132将粗调控制信号进行独热码转换，得到预设控制字S<M-1:0>。在这里，热转码模块132也可以称为温度计转换码模块Thermometer。
需要说明的是，如图5所示，粗调控制信号包括第一编码信号和第二编码信号。其中，第一编码信号包括(M+1)位子信号，表示为Q<M:0>，第二编码信号包括(M+1)位子信号，表示为Qn<M:0>，且第一编码信号的第i位子信号Q<i-1>和第二编码信号的第i位子信号Qn<i-1>的电平状态相反。
相应地，在一些实施例中，热转码模块132包括M个转换单元；其中，
第i个转换单元，配置为接收第一编码信号的第i位子信号Q<i-1>和第二编码信号的第(i+1)位子信号Qn<i>，并对所接收的信号进行与运算，输出预设控制字的第i位参数S<i-1>。
需要说明的是，参见图8，其示出了本公开实施例提供的转换单元的具体结构示意图，如图8所示，转换单元包括第四与非门206和第二非门207；其中，第四与非门206的第一输入端接收第一编码信号的第i位子信号Q<i-1>，第四与非门206的第二输入端接收第二编码信号的(i+1)位子信号Qn<i>，第四与非门206的输出端与第二非门207的输入端连接，第二非门207的输出端输出预设控制字的第i位参数S<i-1>。
基于以上结构，提供一种粗调控制信号和预设控制字的转换过程说明。
应理解，第一编码信号Q<M:0>由移位寄存器产生。参见图9，其示出了本公开实施例提供的一种信号时序示意图。如图9中的(a)所示，在第一编码信号Q<M:0>中，每一位子信号(Q<0>、Q<1>……Q<M>)依次由第一状态变化为第二状态，且第(i+1)位子信号的电平变化沿延迟于第i位子信号的电平变化沿。同时，第二编码信号Qn<M:0>中每一位子信号与第一编码信号Q<M:0>中对应的子信号的状态相反，图9暂未示出第二编码信号Qn<M:0>的状态。
根据转换单元的结构，第一编码信号Q<M:0>、第二编码信号Qn<M:0>和预设控制字S<M-1:0>的关系如式(1)所示。
S<i>＝Q<i>·Qn<i+1>………………………………(1)
因此，如图9中的(b)所示，多个转换单元依次输出一个脉冲，且第(i+1)转换单元的输出信号的脉冲开始时间延迟于第i位转换单元的输出信号的脉冲结束时间。因此，在每一个时间点上，预设控制字S<M-1:0>中仅有一位参数处于第一值，其余参数处于第二值。这样，对于预设控制字S<M-1:0>来说，呈现第一值的参数位置逐次变化，对第一时钟信号CLK_I进行延时的第一延迟单元的数量增加或者减少，直至找到合适数量的第一延迟单元，从而锁定预设控制字S<M-1:0>。
需要说明的是，对比图3B和图8可以看出，在相关技术中，每一转换单元需要设置2个与非门和6个非门，总共需要20个晶体管，且同时存在4条信号链路；在本公开实施例中，每个转换单元中设置1个与非门和1个反相器，共计6个晶体管，且仅存在1条信号链路。相比之下，本公开实施例提供的转换单元的结构更为简单，不仅降低了功耗，而且减少了电路面积。
从以上可以看出，本公开实施例通过利用数据选择器MUX构成的延迟单元及其特有的内部结构，降低了粗调时间线的功耗，同时根据延迟单元的需求，对于热转码部分进行了改进，减少了晶体管数量。
在一些实施例中，所述第一延迟单元的数量为2的a次方，a大于或者等于6。
需要说明的是，在相关技术中，由于延时单元和转换单元的电路结构复杂且面积较大，所以预设控制字S<M-1:0>一般设置为64位，转换单元为64个(共计1280个晶体管)，延迟单元也为64个；在本公开实施例中，第一延迟单元的结构更加简单，第一延迟单元的数量可以设置64个或者更多，从而提高延迟调整的分辨率。示例性的，预设控制字S<M-1:0>可以包括128位参数，转换单元为128个(768个晶体管)，第一延迟单元的数量可以设置为128个。在此情况下，本公开实施例中的延迟锁相环的调节分辨率有所提高，同时功耗更低，而且热转码模块仍然可以节省512个晶体管。
在一些实施例中，参见图10，其示出了本公开实施例提供的一种延迟锁相环10的具体结构示意图。如图10所示，延迟锁相环10还包括：
细调控制模块14，配置为接收细调控制信号DlEdge Clk，对细调控制信号DlEdgeClk进行转换，输出细调控制字；
细调延迟线12，配置为接收细调控制字、第一粗调信号Out1和第二粗调信号Out2，并基于细调控制字对对第一粗调信号Out1和第二粗调信号Out2进行相位插值，以实现细调延迟处理。
需要说明的是，细调控制模块14同样可以由多个移位寄存器构成。也就是说，细调控制信号DlEdge Clk本质是时钟信号，多个移位寄存器利用细调控制信号DlEdge Clk进行采样，以产生细调控制字。如前述，细调延迟线12是通过相位插值的原理进行细调的，具体构成可以参考已有结构，本公开实施例不做具体描述。
在一些实施例中，如图10所示，延迟锁相环10包括第一可调延迟线31、第二可调延迟线32、第三可调延迟线33和第四可调延迟线34，且第一可调延迟线31、第二可调延迟线32、第三可调延迟线33和第四可调延迟线34中的每一个均包括前述的粗调延迟线11和前述的细调延迟线12；其中，
第一可调延迟线31，配置为接收第一时钟信号CLK_I，输出第一目标时钟信号；第二可调延迟线32，配置为接收第二时钟信号CLK_Q，输出第二目标时钟信号；第三可调延迟线33，配置为接收第三时钟信号CLK_IB，输出第三目标时钟信号；第四可调延迟线34，配置为接收第四时钟信号CLK_QB，输出第四目标时钟信号。
需要说明的是，第一时钟信号CLK_I、第二时钟信号CLK_Q、第三时钟信号CLK_IB和第四时钟信号CLK_QB的相位差依次为90度，第一目标时钟信号、第二目标时钟信号、第三目标时钟信号和第四目标时钟信号的相位差依次为90度，且第一目标时钟信号、第二目标时钟信号、第三目标时钟信号和第四目标时钟信号在经过对应的信号传输路径后用于数据采样处理。
需要说明的是，每一可调延迟线至少包括粗调延迟线和细调延迟线，还有可能包括其他的功能模块。应理解，第一可调延迟线31、第二可调延迟线32、第三可调延迟线33、第四可调延迟线34的结构始终是相同的。在下文中，如果仅提及可调延迟线，则可以是指第一可调延迟线31、第二可调延迟线32、第三可调延迟线33、第四可调延迟线34中的任意一条。
以第一可调延迟线31为例，如果第一可调延迟线31只包括粗调延迟线和细调延迟线，则细调延迟线的输出信号即为第一目标时钟信号；如果第一可调延迟线31在细调延迟线的输出一侧还设置有其他的功能模块，则细调延迟线的输出信号需要经由其他功能模块的处理才能得到第一目标时钟信号。
另外，第一可调延迟线31、第二可调延迟线32、第三可调延迟线33、第四可调延迟线34中的粗调延迟线接收相同的预设控制字，且第一可调延迟线31、第二可调延迟线32、第三可调延迟线33、第四可调延迟线34中的细调延迟线接收相同的细调控制字。
在一些实施例中，如图10所示，延迟锁相环10还包括：
复制延迟模块15，配置为接收第一目标时钟信号，输出反馈时钟信号CLKKFB；其中，反馈时钟信号CLKKFB用于模拟第一目标时钟信号经过信号传输路径后的波形；
检测模块16，配置为接收第一时钟信号CLK_I和反馈时钟信号CLKKFB，对第一时钟信号CLK_I和反馈时钟信号CLKKFB进行相位差检测，输出第一指示信号DlFast和第二指示信号DSlow；
转换控制模块17，配置为接收第一指示信号DlFast和第二指示信号DSlow，对第一指示信号DlFast和第二指示信号DSlow进行转换处理，输出细调控制信号DlEdge Clk。
如前述，对于检测模块16，以第一时钟信号CLK_I为参考，检测反馈时钟信号CLKFB的相位是否超前或者滞后，因此第一时钟信号CLK_I也可以视为检测模块16的参考时钟信号(用CLKREF表示)
需要说明的是，第一目标时钟信号在经过信号传输路径后的波形和第一时钟信号CLK_I的波形需要保持一致，因此需要构建反馈调整机制。换句话说，复制延迟模块15用于复制信号传输路径产生的延时，因此反馈时钟信号CLKKFB能够模拟第一目标时钟信号在经过信号传输路径后的波形，从而根据反馈时钟信号CLKKFB和第一时钟信号之间的相位差别来调整和细调控制信号DlEdge Clk，以便对可调延迟线的工作参数进行调整。
另外，反馈时钟信号CLKKFB的波形与第一目标时钟信号经过信号传输路径后的波形并非是完全相同的。在实际工作场景中，在存储器进入稳定工作状态之后，反馈时钟信号CLKKFB可以进行分频处理，从而降低延迟线调整信号的更新频次，避免信号毛刺带来的信号抖动，同时降低电力消耗。
在一些实施例中，如图10所示，转换控制模块17，还配置为对第一指示信号DlFast和第二指示信号DSlow进行转换处理，输出第一粗调控制信号Fast/Slow Clk；
时间数字转换模块18，配置为在延迟锁相环10处于第一工作模式的情况下，处于关闭状态；在延迟锁相环10处于第二工作模式的情况下，输出第二粗调控制信号TDC Out<M:0>；
相应地，延迟锁相环10，还配置为在处于第一工作模式的情况下，基于第一粗调控制信号Fast/Slow Clk确定粗调控制信号；或者，在处于第二工作模式的情况下，基于第二粗调控制信号TDC Out<M:0>确定粗调控制信号。
需要说明的是，第一工作模式可以是存储器的Normal模式(高频情况)，此时时间数字转换模块18关闭，转换控制模块17产生第一粗调控制信号Fast/Slow Clk，第一粗调控制信号Fast/Slow Clk本质是一种时钟信号，移位寄存器模块131中的多个移位寄存器利用第一粗调控制信号Fast/Slow Clk进行采样，产生第一编码信号Q<M:0>，从而产生粗调控制信号。第二工作模式可以是存储器的Fast模式(低频情况)，此时时间数字转换模块18开启，用于加快低频的锁定时间。通过时间数字转换模块18测量所需要的延迟，得到第二粗调控制信号TDC Out<M:0>，通过移位寄存器模块131中的多个移位寄存器将第二粗调控制信号TDC Out<M:0>进行传输以产生第一编码信号生Q<M:0>，从而产生粗调控制信号。
除此之外，如图10所示，延迟锁相环10还可以包括顶层控制模块19；其中，顶层控制模块19，配置为接收第一时钟信号CLK_I，基于第一时钟信号CLK_I控制延迟锁相环10进行工作。也就是说，顶层控制模块19产生能够使延迟锁相环10其他模块工作的控制信号，也可以说是控制整个DLL工作的顶层信号模块。
综上所示，公开实施例提供了一种延迟锁相环的全新结构，一方面，粗调延迟线11仅需要设置一条主要的调整链路对第一时钟信号进行调整，无需设置奇、偶两条链路分别对两个时钟信号进行调整，简化了粗调延迟线11的结构，能够降低功耗；另一方面，热转码模块132中的转换单元结构简单，同样仅需要设置一条信号链路，也能够降低功耗；再一方面，粗调延迟线11的预设控制字可以具有128位参数，虽然延迟单元和转换单元对应增多，但是并不增加电路面积(实际还会有所减少)，能够提高延迟调整的分辨率。
在工作电压为1.1伏，温度为25摄氏度的情况下，对两种结构的延迟锁相环进行仿真测试。参见图11，其示出了本公开实施例提供的一种仿真效果示意图。参见图12，其示出了本公开实施例提供的另一种仿真效果示意图。在图11和图12中，实验组是指本公开实施例提供的延迟锁相环，具体结构见图4～图10；对照组是相关技术特工的延迟锁相环，具体结构见图1～图3。
如图11所示，在实验组中，延迟单元的分辨率为65.8皮秒(picosecond，p)；在对照组中，延迟单元的分辨率为74.5皮秒。也就是说，本公开实施例提出的延迟单元的分辨率高于原结构的分辨率。如图12所示，在实验组中，经过所有延时单元的平均电流为4.71毫安(milliampere，mA)，平均功耗为5.181毫瓦(milliwatts，mw)；在对照组中，经过所有延时单元的平均电流为5.86毫安，平均功耗为6.446毫瓦。也就是说，本公开实施例提出的延迟单元的功耗更低。
本公开实施例提供了一种延迟锁相环，该延迟锁相环包括粗调延迟线，且粗调延迟线包括第一粗调模块和第二粗调模块；其中，第一粗调模块，配置为接收预设控制字和第一时钟信号，基于预设控制字对第一时钟信号进行延迟处理，输出第一粗调信号；第二粗调模块，配置为接收第一粗调信号，对第一粗调信号进行固定延迟处理，输出第二粗调信号；其中，第一粗调信号和第二粗调信号的相位不同，且第一粗调信号和第二粗调信号用于进行细调延迟处理。这样，粗调延迟线的电路结构更加简单，不仅可以降低功耗，还可以提高延迟调整的分辨率。
在本公开的另一实施例中，参见图13，其示出了本公开实施例提供的一种存储器40组成结构示意图。如图13所示，存储器40至少包括前述的延迟锁相环10。
需要说明的是，由于存储器40包括前述的延迟锁相环10，一方面，粗调延迟线11仅需要设置一条主要的调整链路对第一时钟信号进行调整，无需设置奇、偶两条链路分别对两个时钟信号进行调整，简化了粗调延迟线11的结构，能够降低功耗；另一方面，热转码模块132中的转换单元结构简单，同样仅需要设置一条信号链路，也能够降低功耗；再一方面，粗调延迟线11的预设控制字可以具有128位参数，虽然延迟单元和转换单元对应增多，但是并不增加电路面积(实际还会有所减少)，能够提高延迟调整的分辨率。
在一些实施例中，存储器至少符合以下规范之一：DDR3、DDR4、DDR5、DDR6、LPDDR3、LPDDR4、LPDDR5、LPDDR6。
以上，仅为本公开的较佳实施例而已，并非用于限定本公开的保护范围。需要说明的是，在本公开中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。本公开所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。以上，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。

Claims (15)

1.一种延迟锁相环，其特征在于，所述延迟锁相环包括粗调延迟线，且所述粗调延迟线包括第一粗调模块和第二粗调模块；其中，
所述第一粗调模块，配置为接收预设控制字和第一时钟信号，基于所述预设控制字对所述第一时钟信号进行延迟处理，输出第一粗调信号；
所述第二粗调模块，配置为接收所述第一粗调信号，对所述第一粗调信号进行固定延迟处理，输出第二粗调信号；
其中，所述第一粗调信号和所述第二粗调信号的相位不同，且所述第一粗调信号和所述第二粗调信号用于进行细调延迟处理。
2.根据权利要求1所述的延迟锁相环，其特征在于，
所述第一粗调模块，还配置为接收使能信号，在所述使能信号处于第一状态的情况下，基于所述预设控制字对所述第一时钟信号进行延迟处理，得到第一粗调信号；
所述第二粗调模块，还配置为接收所述使能信号，在所述使能信号处于第一状态的情况下，对所述第一粗调信号进行固定延迟处理，得到第二粗调信号。
3.根据权利要求2所述的延迟锁相环，其特征在于，所述第一粗调模块包括M个第一延迟单元，且第1个第一延迟单元是指靠近所述第一粗调模块的输出端的第一延迟单元，第M个第一延迟单元是指靠近所述第一粗调模块的输入端的第一延迟单元；
所述预设控制字包括M位参数，且所述预设控制字的第N位参数为第一值，所述预设控制字的其余参数为第二值；
所述第一粗调模块，具体配置为通过第N个～第1个第一延迟单元对所述第一时钟信号进行延迟，且通过第1个所述第一延迟单元输出所述第一粗调信号；
其中，N和M均为正整数，且N小于或等于M。
4.根据权利要求3所述的延迟锁相环，其特征在于，
第1个所述第一延迟单元的第一控制端接收所述预设控制字的第1位参数，第1个所述第一延迟单元的第二控制端接收地信号，第1个所述第一延迟单元的第一输入端接收所述第一时钟信号，第1个所述第一延迟单元的第二输入端接收第2个所述第一延迟单元的输出信号，第1个所述第一延迟单元的输出端用于输出所述第一粗调信号；
第i个所述第一延迟单元的第一控制端接收所述预设控制字的第i位参数，第i个所述第一延迟单元的第二控制端接收所述预设控制字的第(i-1)位参数，第i个所述第一延迟单元的第一输入端接收所述第一时钟信号，第i个所述第一延迟单元的第二输入端接收第(i+1)个所述第一延迟单元的输出信号；
第M个所述第一延迟单元的第一控制端接收所述预设控制字的第M位参数，第M个所述第一延迟单元的第二控制端接收所述预设控制字的第(M-1)位参数，第M个所述第一延迟单元的第一输入端接收所述第一时钟信号，第M个所述第一延迟单元的第二输入端接收所述使能信号；
其中，i为正整数，且i小于或等于M。
5.根据权利要求4所述的延迟锁相环，其特征在于，所述第二粗调模块包括1个第二延迟单元；
第二延迟单元的第一控制端接收电源信号，第二延迟单元的第二控制端接收地信号，第二延迟单元的第一输入端接收所述第一粗调信号，第二延迟单元的第二输入端接收所述使能信号。
6.根据权利要求5所述的延迟锁相环，其特征在于，所述第一延迟单元包括第一非门、或门、第一与非门、第二与非门和第三与非门；其中，
所述或门的第一输入端和所述第一与非门的第一输入端连接，且连接点用于形成所述第一延迟单元的第一控制端；所述第一非门的输入端用于形成所述第一延迟单元的第二控制端；所述第一与非门的第二输入端用于形成所述第一延迟单元的第一输入端；所述第二与非门的第一输入端用于形成所述第一延迟单元的第二输入端；所述第三与非门的输出端用于形成所述第一延迟单元的输出端；
所述第一非门的输出端和所述或门的第二输入端连接，所述或门的输出端和所述第二与非门的第二输入端连接，所述第一与非门的输出端和所述第三与非门的第一输入端连接，所述第二与非门的输出端和所述第三与非门的第二输入端连接；
所述第二延迟单元和所述第一延迟单元的结构相同。
7.根据权利要求4所述的延迟锁相环，其特征在于，所述第一延迟单元的数量为2的a次方，a大于或者等于6。
8.根据权利要求1所述的延迟锁相环，其特征在于，所述延迟锁相环还包括粗调控制模块，且所述粗调控制模块包括：
移位寄存器模块，配置为产生粗调控制信号；
热转码模块，配置为接收所述粗调控制信号，对所述粗调控制信号进行转换，输出所述预设控制字。
9.根据权利要求8所述的延迟锁相环，其特征在于，所述粗调控制信号包括第一编码信号和第二编码信号，且所述第一编码信号和所述第二编码信号均各自包括(M+1)位子信号，且所述第一编码信号的第i位子信号和所述第二编码信号的第i位子信号的电平状态相反；
所述热转码模块包括M个转换单元；其中，
第i个所述转换单元，配置为接收所述第一编码信号的第i位子信号和所述第二编码信号的第(i+1)位子信号，并对所接收的信号进行与运算，输出所述预设控制字的第i位参数。
10.根据权利要求9所述的延迟锁相环，其特征在于，所述转换单元包括第四与非门和第二非门；其中，
所述第四与非门的第一输入端接收所述第一编码信号的第i位子信号，所述第四与非门的第二输入端接收所述第二编码信号的(i+1)位子信号，所述第四与非门的输出端与所述第二非门的输入端连接，所述第二非门的输出端输出所述预设控制字的第i位参数。
11.根据权利要求1-10任一项所述的延迟锁相环，其特征在于，所述延迟锁相环还包括：
细调控制模块，配置为接收细调控制信号，对所述细调控制信号进行转换，输出细调控制字；
细调延迟线，配置为接收所述细调控制字、所述第一粗调信号和所述第二粗调信号，并基于所述细调控制字对对所述第一粗调信号和所述第二粗调信号进行相位插值，以实现细调延迟处理。
12.根据权利要求11所述的延迟锁相环，其特征在于，所述延迟锁相环包括第一可调延迟线、第二可调延迟线、第三可调延迟线和第四可调延迟线，且所述第一可调延迟线、所述第二可调延迟线、所述第三可调延迟线和所述第四可调延迟线中的每一个均至少包括所述粗调延迟线和所述细调延迟线；其中，
所述第一可调延迟线，配置为接收所述第一时钟信号，输出第一目标时钟信号；
所述第二可调延迟线，配置为接收第二时钟信号，输出第二目标时钟信号；
所述第三可调延迟线，配置为接收第三时钟信号，输出第三目标时钟信号；
所述第四可调延迟线，配置为接收第四时钟信号，输出第四目标时钟信号；
其中，所述第一目标时钟信号、所述第二目标时钟信号、所述第三目标时钟信号和所述第四目标时钟信号的相位差依次为90度，且所述第一目标时钟信号、所述第二目标时钟信号、所述第三目标时钟信号和所述第四目标时钟信号在经过对应的信号传输路径后用于数据采样处理。
13.根据权利要求12所述的延迟锁相环，其特征在于，所述延迟锁相环还包括：
复制延迟模块，配置为接收所述第一目标时钟信号，输出反馈时钟信号；其中，所述反馈时钟信号用于模拟所述第一目标时钟信号经过所述信号传输路径后的波形；
检测模块，配置为接收第一时钟信号和所述反馈时钟信号，对所述第一时钟信号和所述反馈时钟信号进行相位差检测，输出第一指示信号和第二指示信号；
转换控制模块，配置为接收所述第一指示信号和所述第二指示信号，对所述第一指示信号和所述第二指示信号进行转换处理，输出所述细调控制信号。
14.根据权利要求13所述的延迟锁相环，其特征在于，
所述转换控制模块，还配置为对所述第一指示信号和所述第二指示信号进行转换处理，输出所述第一粗调控制信号；
时间数字转换模块，配置为在所述延迟锁相环处于第一工作模式的情况下，处于关闭状态；在所述延迟锁相环处于第二工作模式的情况下，输出所述第二粗调控制信号；
相应地，所述延迟锁相环，还配置为在处于第一工作模式的情况下，基于所述第一粗调控制信号确定所述粗调控制信号；或者，在处于第二工作模式的情况下，基于所述第二粗调控制信号确定所述粗调控制信号。
15.一种存储器，其特征在于，所述存储器包括如权利要求1-14任一项所述的延迟锁相环。
CN202210890964.2A 2022-07-27 2022-07-27 一种延迟锁相环和存储器 Pending CN115188402A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210890964.2A CN115188402A (zh) 2022-07-27 2022-07-27 一种延迟锁相环和存储器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210890964.2A CN115188402A (zh) 2022-07-27 2022-07-27 一种延迟锁相环和存储器

Publications (1)

Publication Number Publication Date
CN115188402A true CN115188402A (zh) 2022-10-14

Family

ID=83521836

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210890964.2A Pending CN115188402A (zh) 2022-07-27 2022-07-27 一种延迟锁相环和存储器

Country Status (1)

Country Link
CN (1) CN115188402A (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117785069A (zh) * 2024-02-26 2024-03-29 合肥康芯威存储技术有限公司 一种存储器及其参数调整方法
WO2024082527A1 (zh) * 2022-10-21 2024-04-25 长鑫存储技术有限公司 一种延迟锁相环和存储器
CN117785069B (zh) * 2024-02-26 2024-05-24 合肥康芯威存储技术有限公司 一种存储器及其参数调整方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024082527A1 (zh) * 2022-10-21 2024-04-25 长鑫存储技术有限公司 一种延迟锁相环和存储器
CN117785069A (zh) * 2024-02-26 2024-03-29 合肥康芯威存储技术有限公司 一种存储器及其参数调整方法
CN117785069B (zh) * 2024-02-26 2024-05-24 合肥康芯威存储技术有限公司 一种存储器及其参数调整方法

Similar Documents

Publication Publication Date Title
CN115065359B (zh) 一种延迟锁相环、时钟同步电路和存储器
KR100543910B1 (ko) 디지털 지연고정루프 및 그의 제어 방법
US7282974B2 (en) Delay locked loop
US7336559B2 (en) Delay-locked loop, integrated circuit having the same, and method of driving the same
US10158352B2 (en) Delay signal generating apparatus using glitch free digitally controlled delay line and associated delay signal generating method
US10886927B2 (en) Signal generation circuit synchronized with a clock signal and a semiconductor apparatus using the same
US7847608B2 (en) Double data rate interface
KR102094684B1 (ko) 다위상 클록 신호 보정 장치
US20100213991A1 (en) Delay-locked loop circuit and method for synchronization by delay-locked loop
KR102354828B1 (ko) 인스턴트 온 4상 신호 생성기를 위한 장치 및 방법
JP2010213308A (ja) 遅延固定ループ回路の遅延ライン部及び遅延固定ループ回路におけるクロック信号の遅延固定方法
KR101699787B1 (ko) 지연동기루프 회로, 이를 포함하는 반도체 장치 및 메모리 시스템
KR20100073426A (ko) Ｄｌｌ 회로
US20110204942A1 (en) Clock control circuit and semiconductor device including the same
KR20040023839A (ko) 지연고정루프의 지연 모델 및 그의 튜닝 방법
US7212055B2 (en) Open-loop digital duty cycle correction circuit without DLL
CN115188402A (zh) 一种延迟锁相环和存储器
US20080157837A1 (en) Delay locked loop (DLL) circuit
US7109767B1 (en) Generating different delay ratios for a strobe delay
CN108551342B (zh) 一种具有宽频率输入范围的延迟锁相环
US7656207B2 (en) Delay locked loop circuit having coarse lock time adaptive to frequency band and semiconductor memory device having the delay locked loop circuit
KR20060135234A (ko) 디엘엘 장치
CN117672296A (zh) 一种延迟锁相环和存储器
US20240063802A1 (en) Delay locked loop and memory
CN117636947A (zh) 延迟锁相环、延迟锁定方法、时钟同步电路和存储器

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination