JP2007134034A - 半導体メモリのコラム選択信号制御装置及び方法 - Google Patents
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Abstract
【解決手段】第1コラム選択信号のイネーブル区間を調節した第2コラム選択信号を出力する信号制御手段と、所定電圧と既に設定された基準電圧との比較結果に応じる検出信号を出力する電圧検出手段と、前記検出信号に応じて前記第1コラム選択信号または第2コラム選択信号のうちの1つを選択して出力する出力制御手段とを含む。
【選択図】図2
Description
先ず、コラムデコーダ10でYiが出力されれば、信号制御部100が遅延部110の遅延時間だけ前記Yiのパルス幅を増加させたE_Yiを出力する。
E_Yi…第2コラム選択信号
N1…第1トランジスタ
N2…第3トランジスタ
N3…第5トランジスタ
P1…第2トランジスタ
P2…第4トランジスタ
R0,R1…分配抵抗
VDD…外部電圧(外部電源端)
VINT…所定電圧(内部電源端)
VREF…基準電圧
VSS…接地電圧(接地端)
Yi…第1コラム選択信号
10…コラムデコーダ
20…セルアレイ
100…信号制御部
110…遅延部
120…論理回路部
121…ノアゲート
122…インバータ
200…電圧検出部
210…基準電圧生成部
220…比較部
230…バッファリング部
300…出力制御部
310…第1スイッチング部
311…インバータ
312…パスゲート
320…第2スイッチング部
321…インバータ
322…パスゲート
Claims (22)
- 第1コラム選択信号を出力するコラムデコーダと、
前記第1コラム選択信号のイネーブル区間を調節した第2コラム選択信号を出力する信号制御手段と、
所定の電圧検出信号の入力に応答して、前記第1コラム選択信号または前記第2コラム選択信号を出力する出力制御手段と
を含むことを特徴とする半導体メモリのコラム選択信号制御装置。 - 第1コラム選択信号のイネーブル区間を調節した第2コラム選択信号を出力する信号制御手段と、
内部電圧と既に設定された基準電圧との比較結果に応じる検出信号を出力する電圧検出手段と、
前記検出信号に応じて前記第1コラム選択信号または第2コラム選択信号のうちの1つを選択して出力する出力制御手段と
を含むことを特徴とする半導体メモリのコラム選択信号制御装置。 - 前記信号制御手段は、前記第1コラム選択信号を所定時間遅延させる遅延部と、
前記第1コラム選択信号と前記遅延部によって遅延された第2コラム選択信号を演算する論理回路部と
を含むことを特徴とする請求項1または請求項2に記載の半導体メモリのコラム選択信号制御装置。 - 前記遅延部の遅延時間によって、前記第2コラム選択信号のイネーブル区間増加幅が決定されることを特徴とする請求項3に記載の半導体メモリのコラム選択信号制御装置。
- 前記遅延部は、抵抗とキャパシタのうち少なくとも1つから構成されることを特徴とする請求項3に記載の半導体メモリのコラム選択信号制御装置。
- 前記論理回路部は、論理和演算を行うように構成されることを特徴とする請求項3に記載の半導体メモリのコラム選択信号制御装置。
- 前記論理回路部は、ノアゲートで構成されることを特徴とする請求項3に記載の半導体メモリのコラム選択信号制御装置。
- 前記電圧検出手段は、外部電圧を用いて基準電圧を生成する基準電圧生成部と、
前記基準電圧と内部電圧を比較して、それに伴う検出信号を出力する比較部とを含むことを特徴とする請求項2に記載の半導体メモリのコラム選択信号制御装置。 - 前記基準電圧生成部は、外部電源端と接地端との間に接続された少なくとも2つの抵抗で構成されることを特徴とする請求項8に記載の半導体メモリのコラム選択信号制御装置。
- 前記比較部は、差動増幅器で構成されることを特徴とする請求項8に記載の半導体メモリのコラム選択信号制御装置。
- 前記差動増幅器は、接地端に接続された第1トランジスタと、
電源端と前記第1トランジスタとの間に接続された第2及び第3トランジスタと、
前記電源端と前記第1トランジスタとの間に前記第2及び第3トランジスタに並列接続された第4及び第5トランジスタと
を含むことを特徴とする請求項10に記載の半導体メモリのコラム選択信号制御装置。 - 前記第2トランジスタと第4トランジスタのゲートが前記第2トランジスタのドレーンに共通接続され、第3トランジスタのゲートに前記内部電圧が入力され、第5トランジスタのゲートに前記基準電圧が入力され、第4トランジスタと第5トランジスタの接続ノードで検出信号が出力されることを特徴とする請求項11に記載の半導体メモリのコラム選択信号制御装置。
- 前記電圧検出手段は、前記比較部の出力をバッファーリングするためのバッファリング部をさらに含むことを特徴とする請求項8に記載の半導体メモリのコラム選択信号制御装置。
- 前記出力制御手段は、前記検出信号に応じて前記第1コラム選択信号を出力する第1スイッチング部と、
前記検出信号に応じて前記信号制御手段から出力された第2コラム選択信号を出力する第2スイッチング部と
を含むことを特徴とする請求項1または請求項2に記載の半導体メモリのコラム選択信号制御装置。 - 前記第1スイッチング部は、入力端子に前記第1コラム選択信号を受信して、第1制御端子及び第2制御端子に前記検出信号を受信するパスゲートを含むことを特徴とする請求項14に記載の半導体メモリのコラム選択信号制御装置。
- 前記第2スイッチング部は、入力端子に前記信号制御手段から出力された第2コラム選択信号を受信して、第1制御端子及び第2制御端子に前記検出信号を受信するパスゲートを含むことを特徴とする請求項14に記載の半導体メモリのコラム選択信号制御装置。
- 半導体メモリのコラム選択信号制御方法であって、
第1コラム選択信号を生成するステップと、
前記第1コラム選択信号のイネーブル区間を調節した第2コラム選択信号を 生成するステップと、
第1コラム選択信号生成に用いられる電圧のレベルを判断するステップと、
前記判断結果に応じて前記第1コラム選択信号または前記第2コラム選択信号のうちの1つを該当セルアレイに出力するステップと
を含む、半導体メモリのコラム選択信号制御方法。 - 前記電圧レベルを判断するステップは、内部電圧が前記第1コラム選択信号生成に用いられる電圧を用いて生成した基準電圧以上であるか否かを判断するステップであることを特徴とする請求項17に記載の半導体メモリのコラム選択信号制御方法。
- 前記第1コラム選択信号生成に用いられる電圧は、外部電圧を含むことを特徴とする請求項17に記載の半導体メモリのコラム選択信号制御方法。
- 前記判断結果に応じて第1コラム選択信号または前記第2コラム選択信号のうちの1つを該当セルアレイに出力するステップは、
内部電圧が基準電圧以上であれば前記第1コラム選択信号を該当セルアレイに出力するステップと、前記内部電圧が基準電圧未満であれば前記第2コラム選択信号を該当セルアレイに出力するステップと
を含むことを特徴とする請求項17に記載の半導体メモリのコラム選択信号制御方法。 - 電圧検出手段、信号制御手段を有する半導体メモリのコラム選択信号制御方法であって、
第1コラム選択信号を生成するステップと、
前記第1コラム選択信号のイネーブル区間を調節した第2コラム選択信号を 生成するステップと、
前記電圧検出手段で内部電圧レベルが基準電圧以上であるか否かを判断するステップと、
前記判断結果、前記内部電圧レベルが前記基準電圧以上であれば前記第1コラム選択信号を該当セルアレイに出力するステップと、
前記判断結果、前記内部電圧レベルが前記基準電圧以上でなければ前記信号制御手段を介して、前記第2コラム選択信号を該当セルアレイに出力するステップと
を含む、半導体メモリのコラム選択信号制御方法。 - 前記第2コラム選択信号は、前記第1コラム選択信号のイネーブル区間を増加させて生成した信号であることを特徴とする請求項17又は請求項21に記載の半導体メモリのコラム選択信号制御方法。
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KR100924347B1 (ko) * | 2008-01-03 | 2009-10-30 | 주식회사 하이닉스반도체 | 컬럼 선택 신호 제어 장치 및 방법 |
US8228100B2 (en) | 2010-01-26 | 2012-07-24 | Freescale Semiconductor, Inc. | Data processing system having brown-out detection circuit |
KR20130045652A (ko) * | 2011-10-26 | 2013-05-06 | 에스케이하이닉스 주식회사 | 신호 지연 회로 |
TWI715093B (zh) * | 2019-07-01 | 2021-01-01 | 修平學校財團法人修平科技大學 | 具高寫入速度之靜態隨機存取記憶體 |
TWI709962B (zh) * | 2019-09-27 | 2020-11-11 | 修平學校財團法人修平科技大學 | 具高存取速度之7t雙埠靜態隨機存取記憶體 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05182461A (ja) * | 1992-01-07 | 1993-07-23 | Nec Corp | 半導体メモリ装置 |
JPH11298305A (ja) * | 1998-04-13 | 1999-10-29 | Nec Corp | パルス発生回路及びパルス発生方法 |
JP2002100189A (ja) * | 2000-09-22 | 2002-04-05 | Mitsubishi Electric Corp | 半導体装置 |
JP2002208282A (ja) * | 2001-01-09 | 2002-07-26 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
JP2005158127A (ja) * | 2003-11-25 | 2005-06-16 | Elpida Memory Inc | 半導体集積回路装置及びそれを組み込んだ同期式記憶装置 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3222684B2 (ja) * | 1994-04-20 | 2001-10-29 | 株式会社東芝 | 半導体記憶装置 |
KR100218307B1 (ko) * | 1996-07-01 | 1999-09-01 | 구본준 | 반도체 메모리소자의 칼럼디코딩회로 |
JPH10302467A (ja) * | 1997-04-22 | 1998-11-13 | Hitachi Ltd | 半導体集積回路装置 |
KR100277848B1 (ko) * | 1997-12-27 | 2001-01-15 | 김영환 | 반도체 메모리장치 |
KR100278923B1 (ko) * | 1997-12-31 | 2001-02-01 | 김영환 | 초고속 순차 컬럼 디코더 |
JP3690919B2 (ja) * | 1998-07-16 | 2005-08-31 | 富士通株式会社 | メモリデバイス |
JP4212159B2 (ja) * | 1998-09-28 | 2009-01-21 | 株式会社ルネサステクノロジ | 同期型半導体記憶装置 |
JP3259701B2 (ja) * | 1998-12-24 | 2002-02-25 | 日本電気株式会社 | 半導体記憶装置 |
JP2001035195A (ja) * | 1999-07-19 | 2001-02-09 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
KR100596427B1 (ko) * | 2003-12-30 | 2006-07-07 | 주식회사 하이닉스반도체 | 동작시 전류소모를 줄일 수 있는 반도체 메모리 장치 |
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Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05182461A (ja) * | 1992-01-07 | 1993-07-23 | Nec Corp | 半導体メモリ装置 |
JPH11298305A (ja) * | 1998-04-13 | 1999-10-29 | Nec Corp | パルス発生回路及びパルス発生方法 |
JP2002100189A (ja) * | 2000-09-22 | 2002-04-05 | Mitsubishi Electric Corp | 半導体装置 |
JP2002208282A (ja) * | 2001-01-09 | 2002-07-26 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
JP2005158127A (ja) * | 2003-11-25 | 2005-06-16 | Elpida Memory Inc | 半導体集積回路装置及びそれを組み込んだ同期式記憶装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8107308B2 (en) | 2009-01-13 | 2012-01-31 | Samsung Electronics Co., Ltd. | Semiconductor memory device |
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