JP3259701B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、シンクロナスＤ
ＲＡＭ(Synchronous Dynamic Random Access Memory)な
どの半導体記憶装置に関する。

【０００２】

【従来の技術】シンクロナスＤＲＡＭなどの半導体記憶
装置では、データの最小単位である１ビットを記憶する
メモリセルがマトリックス状に配列されており、外部か
ら与えられるアドレス信号に基づいてワード線を活性化
した後にビット線を選択することにより、選択されたビ
ット線を介してメモリセルに対するデータの書き込みや
読み出しが行われている。

【０００３】以下、ビット線の選択に着目して、従来の
半導体記憶装置の構成を説明する。後述する図２に示す
ように、メモリセルＭＣが配列されたメモリセルアレイ
上には行方向に複数のワード線ＷＬが配線され、列方向
には複数のビット線ＢＬが配線されている。各ワード線
ＷＬには、隣り合うビット線ＢＬのメモリセルが同時に
選択されないように、奇数番目または偶数番目の何れか
の列に属するメモリセルのみが接続されている。

【０００４】また、隣り合う２本のビット線ＢＬ（例え
ばビット線ＢＬ０とＢＬ１）に対して１つのセンスアン
プＳＡ（例えばセンスアンプＳＡ０）が設けられてい
る。このセンスアンプＳＡは、フリップフロップを主体
として構成されたラッチ型のセンスアンプであり、所定
のタイミングで活性化されてメモリセルＭＣからビット
線ＢＬに現れる微弱なデータ信号をセンス（ラッチ）し
て増幅する。

【０００５】各ビット線ＢＬは、列選択用トランジスタ
Ｔ（Ｔ０１〜Ｔ３２）を介してデータ線ＤＢ（ＤＢａ，
ＤＢｂ）に接続される。各列選択用トランジスタＴは、
センスアンプＳＡが接続された１対のビット線ＢＬを単
位として、各ビット線がデータ線ＤＢに接続されるよう
に列選択信号ＹＳ（ＹＳ０１〜ＹＳ０４）により導通制
御される。

【０００６】データ線ＤＢは、データアンプ４１０に接
続され、このデータ線上に現れたメモリセルＭＣからの
データ信号が増幅される。この図に示す例では、１つの
データアンプ４１０に対し、ビット線ＢＬ０〜ＢＬ７を
繰り返し単位として合計５１２本のビット線が設けられ
ている。

【０００７】図１１に、外部から入力された列アドレス
信号をデコードして上述の列選択信号ＹＳを生成するた
めの従来のデコーダ回路の一例を示す。同図において、
列プリデコーダ３２１Ａ〜３２３Ａは、図示しないアド
レスバッファ回路を介して外部から入力された列アドレ
ス信号ＹＡ０〜ＹＡ８をプリデコードするものであり、
バッファリング信号φ０により活性化されて動作する。

【０００８】列デコーダ３３０Ａは、各列プリデコーダ
からの信号をデコードして上述の列選択用トランジスタ
Ｔの導通状態を制御するための列選択信号ＹＳ０１〜Ｙ
Ｓ０４を生成するものであり、合計６４個の列デコーダ
３３０Ａが存在する。また、各列デコーダ３３０Ａは、
列プリデコーダ３２１Ａからの信号に応じて列選択用信
号ＹＳ０１〜ＹＳ０４の何れかを特定するように構成さ
れ、列プリデコーダ３２２Ａおよび３２３Ａからの信号
に応じて６４個の列デコーダのうちの１個のみが活性化
される。

【０００９】つまり、図１１に示すデコーダ回路が出力
する列選択信号の信号数は２５６となり、外部からの列
アドレス信号に応じてその中の１つの列選択信号のみが
活性化される。図１１に示すデコーダ回路は２セット準
備され、アドレス信号ＹＡ８により何れかのセットが選
択される。したがって、最終的には５１２あるうちの１
つが選択される。

【００１０】上述の半導体記憶装置によれば、列デコー
ダ３３０Ａから出力される列選択信号ＹＳ（ＹＳ０１〜
ＹＳ０４）は、列プリデコーダ３２１Ａ〜３２３Ａに入
力される列アドレス信号に同期して遷移し、上述の列選
択用トランジスタＴの導通状態を制御して１対のビット
線を選択する。

【００１１】

【発明が解決しようとする課題】ところで、通常、上述
の従来の半導体記憶装置では、配線負荷に起因した列ア
ドレス信号間のタイミング上のずれを最小限に抑えるた
め、各アドレスバッファ回路をチップ上に集中配置し、
各アドレスバッファ回路と列プリデコーダ回路との間の
配線長を揃えている。また、メモリの大容量化に伴い、
配線領域を最小限に抑える必要上、各アドレスバッファ
回路の列アドレス信号用の配線は、互いに隣接して群を
なすように形成されている。

【００１２】このように列アドレス信号用の配線を隣接
させると、配線間にカップリング容量が形成され、この
カップリング容量を介して配線間にクロストークが生じ
る。このため、列プリデコーダ回路に入力される各列ア
ドレス信号間にタイミング上のずれが生じる結果、列デ
コーダ回路が出力する列選択信号間にもタイミング上の
ずれが生じ、ビット線が多重選択される場合が生じる。

【００１３】ここで、配線間のカップリング容量に起因
して列アドレス信号間にタイミング上のずれが生じるメ
カニズムについて、隣接する２本の配線に着目して具体
的に説明する。いま、隣接する２本の配線上の列アドレ
ス信号のレベルが同一方向（共にＬレベルからＨレベ
ル、または共にＨレベルからＬレベル）に遷移するもの
とした場合、この配線間に形成されたカップリング容量
の両端子間の電位差はほぼ一定に保たれ、列アドレス信
号が遷移することによりこのカップリング容量が充放電
されることはほとんどない。したがって、この場合、カ
ップリング容量は顕在化せず、配線上の列アドレス信号
はカップリング容量の影響を受けることなく高速に伝送
される。

【００１４】ところが、隣接する２本の配線上の列アド
レス信号が互いに逆方向に遷移する場合や、一方の配線
上の信号のみが遷移する場合には、配線間のカップリン
グ容量が充放電され、このカップリング容量が顕在化す
る。したがってこの場合、配線上の列アドレス信号はカ
ップリング容量の影響を受け、図１２（上段の波形）に
例示するように、各列アドレス信号間にタイミング上の
ずれが生じる。この結果、図１２（下段の波形）に例示
するように、列アドレス信号に同期して遷移する列プリ
デコーダ回路の各出力信号（列選択信号）にもタイミン
グ上のずれが生じる。

【００１５】なお、図１２の上段に示す例では、波形Ｙ
ＦＤおよびＹＦＵが、例えば列アドレス信号ＹＡ０〜Ｙ
Ａ８のうち、最も伝搬速度の速いものの立ち上がり波形
および立ち下がり信号波形を表し、波形ＹＬＵおよびＹ
ＬＤが、最も伝搬速度の遅いものの信号波形を表わす。
また、図１２の下段に示す波形ＰＦＤおよびＰＦＵは、
上段に示す波形ＹＦＤおよびＹＦＵに対応する列プリデ
コーダ回路の出力波形であり、下段に示す波形ＰＬＵお
よびＰＬＤは、上段に示す波形ＹＬＵおよびＹＬＤに対
応する列プリデコーダ回路の出力波形である。

【００１６】この図１２に示す例の場合、列プリデコー
ダ回路から出力される各信号が波形ＰＦＵと波形ＰＬＤ
に沿って遷移するとき、瞬時的に複数の列選択信号が活
性状態となり、ビット線が多重選択される。また、列プ
リデコーダ回路から出力される各列選択信号が波形ＰＦ
Ｄと波形ＰＬＵに沿って遷移するとき、複数の列選択信
号が同時に活性状態となることがなく、ビット線が多重
選択されることはない。

【００１７】また、レイアウトの制約上、アドレスバッ
ファ回路を分散配置せざるを得ない場合がある。この場
合、各アドレス信号の配線も分散されるため、アドレス
バッファ回路から列プリデコーダ回路までの配線長が必
ずしも同等とならず、各配線上の負荷が異なったものと
なる。

【００１８】このため、各アドレスバッファ回路が同一
のクロックタイミングで外部からアドレス信号を取り込
んだとしても、列プリデコーダ回路に入力される列アド
レス信号のタイミングにずれが生じ、この結果、この列
プリデコーダ回路から出力される列選択信号にタイミン
グ上のずれが生じることとなる。

【００１９】このように列選択信号にタイミング上のず
れが生じるとビット線が多重選択され、次のような問題
が生じる。第１の問題として、ライトリカバリ特性が悪
化する。すなわち、図２において、例えばビット線ＢＬ
０，ＢＬ１からビット線ＢＬ２，ＢＬ３に選択対象を切
り替える場合、それまで活性化されていた列選択信号Ｙ
Ｓ０１を非活性化すると共に列選択信号ＹＳ０２を活性
化する。

【００２０】このとき、例えば列選択信号ＹＳ０１が図
１２の下段に示す波形ＰＬＤに沿って遷移し、列選択信
号ＹＳ０２が同図に示す波形ＰＦＵに沿って遷移する
と、列選択信号ＹＳ０１および列選択信号ＹＳ０２が共
にＨレベルとなって活性化される期間が発生する。この
結果、列選択用トランジスタＴ０１，Ｔ０２およびＴ１
１，Ｔ１２が同時に導通する期間が生じる。この場合、
センスアンプＳＡ１から出力されるデータ信号は、セン
スアンプＳＡ０が出力するデータ信号による干渉を受
け、データの読み出し動作が阻害される。特にデータの
書き込みを行った後のサイクルで読み出しを行う場合に
上述のデータの干渉が顕著となり、ライトリカバリ特性
が悪化する。

【００２１】第２の問題として、データ線のプリチャー
ジが不十分となり、データアンプの動作マージンが悪く
なる。すなわち、通常、ビット線ＢＬを切り替えてデー
タ線ＤＢ上に別のメモリセルからのデータ信号を出力す
る場合、このデータ線ＤＢに残留するそれまでのデータ
信号を消去するためにデータ線のプリチャージが行われ
る。

【００２２】このとき、上述のように列選択用トランジ
スタＴ（例えばＴ０１，Ｔ０２）が導通状態となってい
て、ビット線ＢＬがデータ線ＤＢに接続されていると、
比較的大きな駆動能力を有するセンスアンプＳＡ（例え
ばセンスアンプＳＡ１）がプリチャージ中のデータ線Ｄ
Ｂを駆動することとなる。このため、データ線のプリチ
ャージが不十分となり、データアンプの動作マージンが
低下する。仮に、このプリチャージ期間中に各センスア
ンプＳＡを非活性化してデータ線を駆動しないようにし
たとしても、データ線にはビット線の負荷が接続された
状態となり、データ線のプリチャージに時間を要するこ
ととなる。

【００２３】第３の問題として、データの読み出し時間
（アクセスタイム）にバラツキが生じる。すなわち、図
２において、データアンプ４１０は、所定のタイミング
で活性化されてデータ線ＤＢに現れたデータ信号を増幅
し、これを後段の回路に出力する。このとき、データア
ンプ４１０を活性化させるタイミングは、データ線ＤＢ
上のデータ信号が所定の振幅となったときにデータアン
プ４１０が動作するように設定される。

【００２４】しかしながら、上述のように、列選択信号
ＹＳのタイミングにずれが生じると、各ビット線ＢＬか
らデータ線上に現れるデータ信号の伝達時間にずれが生
じる。この結果、データ線上のデータ信号の振幅にバラ
ツキが生じ、データの読み出し時間にバラツキが生じる
こととなる。

【００２５】この発明は、上記事情に鑑みてなされたも
ので、ビット線の切替動作に伴ってビット線が多重選択
されることがなく、このビット線の多重選択に起因した
電気的特性の劣化を招くことのない半導体記憶装置を提
供することを目的とする。

【００２６】

【００２７】

【００２８】

【００２９】

【００３０】

【課題を解決するための手段】上記課題を解決するた
め、この発明は以下の構成を有する。すなわち、この発
明にかかる半導体記憶装置は、メモリセルをマトリック
ス状に配列してなるメモリセルアレイを有し、外部クロ
ック信号に同期して外部から行アドレス信号および列ア
ドレス信号を取り込み、この行アドレス信号および列ア
ドレス信号で特定される前記メモリセルアレイ上のメモ
リセルを選択して、当該メモリセルに対してデータの書
き込みおよび読み出しを行う半導体記憶装置であって、
前記メモリセルアレイ上の各列線と所定のデータ線との
間に列線選択用トランジスタを有し、外部から前記列ア
ドレス信号を取り込む際に所定の期間にわたって前記列
線選択用トランジスタを非導通状態に制御する列選択回
路を備え、前記列選択回路は、前記外部クロック信号の
所定方向のエッジを検出して所定のパルス幅を有するパ
ルス信号を生成するパルス生成回路と、前記外部クロッ
ク信号に同期して外部から前記列アドレス信号を取り込
み、この列アドレス信号を所定の論理レベルを有する内
部信号に変換する列アドレスバッファ回路と、前記アド
レスバッファ回路からの信号の組み合わせを入力して択
一的に活性化される列プリデコード信号を出力する列プ
リデコーダ回路と、前記列プリデコード信号に応じて前
記列線選択用トランジスタを選択的に導通させる列デコ
ーダ回路と、を備え、前記列プリデコーダ回路は、前記
列アドレスバッファ回路が外部から列アドレス信号を取
り込むに際し、前記列プリデコーダ回路が出力していた
前記列プリデコード信号の信号状態を保持し、前記パル
ス生成回路からのパルス信号および前記アドレスバッフ
ァ回路群からの信号を入力する複数のゲート回路を有
し、前記複数のゲート回路のそれぞれは、前記パルス生
成回路からのパルス信号に基づき当該ゲート回路の出力
信号をラッチするラッチ回路と、前記パルス生成回路と
前記パルス信号が与えられるべき当該ゲート回路の入力
部との間に設けられ、前記ラッチ回路の出力信号に基づ
き導通状態が制御されて前記パルス信号を転送するトラ
ンジスタと、前記トランジスタを介して前記パルス信号
が与えられる当該ゲート回路の入力部と所定の電源との
間に設けられた負荷回路とを有し、前記信号状態および
前記パルス信号に基づき前記所定の期間にわたって前記
列プリ デコード信号のうち特定の信号状態を示す信号を
選択的に非活性状態に固定することを特徴とする。

【００３１】

【００３２】

【００３３】

【００３４】

【００３５】

【００３６】

【００３７】

【００３８】

【発明の実施の形態】以下、シンクロナスＤＲＡＭを例
として、図面を参照しながらこの発明の形態の形態を説
明する。なお、各図において共通する要素には同一符号
を付す。

【００３９】実施の形態１．図１に、この発明の実施の
形態１にかかるシンクロナスＤＲＡＭ（半導体記憶装
置）の概略構成を示す。同図において、メモリセルＭＣ
は、データの最小単位である１ビットを記憶するもので
あり、記憶するデータの内容に応じた電荷を蓄積するキ
ャパシタと、この電荷をビット線に転送するためのＭＯ
Ｓトランジスタとから構成される。

【００４０】複数のメモリセルＭＣは、マトリックス状
に配列されてメモリセルアレイ１０を構成する。メモリ
セルアレイ１０上のメモリセルＭＣは、ワード線ＷＬに
より行単位で選択されてビット線ＢＬと電気的に接続さ
れ、このビット線を介してデータの書き込みおよび読み
出しが行われる。また、後述する図２に示すように、各
ビット線ＢＬは、外部からの列アドレス信号に基づいて
導通制御される列選択用トランジスタＴ（Ｔ０１〜Ｔ３
２）を介してデータ線ＤＢ（ＤＢａ，ＤＢｂ）に接続さ
れている。

【００４１】説明を図１に戻す。行アドレスバッファ回
路２００は、後述の外部クロック信号ＣＬＫに同期し
て、外部からのアドレス信号ＡＤｉのうち、ワード線Ｗ
Ｌを活性化するための行アドレス信号を取り込み、これ
を内部の信号レベルに変換するためのものである。この
行アドレスバッファ回路２００は、行アドレス信号の各
ビット毎に設けられる。

【００４２】行デコーダ回路２１０は、行アドレスバッ
ファ回路２００により取り込まれた行アドレス信号をデ
コードして、メモリセルアレイ１０上のワード線ＷＬを
択一的に活性化するものである。図示しないが、必要に
応じて行アドレスバッファ回路２００からの信号はプリ
デコードされて行デコーダ回路２１０に入力される。

【００４３】列アドレスバッファ回路３００は、後述の
外部クロック信号ＣＬＫに同期して外部からのアドレス
信号ＡＤｉのうち、ビット線を選択するための列アドレ
ス信号を取り込み、これを内部回路に適合する信号レベ
ルに変換するものである。列アドレスカウンタ回路３１
０は、外部から与えられる列アドレス信号を先頭アドレ
スとしてバースト長分の連続した列アドレス内部信号Ｙ
Ａを生成するものである。

【００４４】列プリデコーダ回路３２０は、この発明の
特徴部に係る回路部分であり、アドレスカウンタ回路３
１０からの列アドレス信号をプリデコードして、列アド
レス領域のｎ分の１（ｎ：偶数）を選択する列アドレス
プリデコード信号ＹＰを生成するものである。この詳細
な構成については後述する。列デコーダ回路３３０は、
列プリデコーダ回路３２０からの信号をデコードして列
選択信号ＹＳを上述の列選択用トランジスタＴのゲート
に与え、ビット線ＢＬを選択するものである。

【００４５】センスアンプ回路４００は、ビット線ＢＬ
上に現れたメモリセルＭＣからのデータ信号をセンスし
て増幅するためのもので、後述する複数のラッチ型のセ
ンスアンプから構成される。また、図示しないが、この
センスアンプ回路４００の領域には、データ線ＤＢが配
線されている。このデータ線ＤＢには、上述の列選択信
号ＹＳで選択されたビット線ＢＬが電気的に接続され
る。

【００４６】データアンプ回路４１０は、センスアンプ
回路４００からデータ線ＤＢに出力されたデータ信号を
増幅するもので、例えばカレントミラー型のセンスアン
プから構成される。ラッチ回路４２０は、データアンプ
回路４１０から順次出力されるデータをラッチして一時
的に格納するもので、上述のアドレスカウンタ回路３１
０により生成された連続する列アドレス信号で特定され
るデータが格納される。

【００４７】出力バッファ回路４３０は、外部負荷を駆
動して、ラッチ回路４２０にラッチされたデータを外部
に送出するためのものである。入力バッファ回路４４０
は、外部から与えられるデータを取り込むためのもの
で、このデータの信号レベルをこの装置の内部回路に適
合する信号レベルに変換するものである。ライトバッフ
ァ回路４５０は、上述のデータ線ＤＢを駆動して、入力
バッファ回路４４０により取り込まれたデータをメモリ
セルＭＣに書き込むためのものである。

【００４８】制御回路５００は、チップセレクト信号／
ＣＳ（ＣＳバー）、ロウアドレスストローブ信号／ＲＡ
Ｓ（ＲＡＳバー）、カラムアドレスストローブ信号／Ｃ
ＡＳ（ＣＡＳバー）、コマンド信号ＣＭＤなどの制御信
号を外部クロック信号ＣＬＫの立ち上がりエッジで取り
込んで動作モードを設定するなど、装置全体の動作を制
御するものである。

【００４９】図２に、メモリセルアレイ１０およびセン
スアンプ回路４００の周辺の詳細な回路構成を示す。同
図に示すように、メモリセルＭＣが配列されたメモリセ
ルアレイ１０上には、行方向に複数のワード線ＷＬが配
線され、列方向には複数のビット線ＢＬが配線されてい
る。各ワード線ＷＬには隣り合うビット線ＢＬのメモリ
セルが同時に活性化されないように、２本のビット線に
対して１個の割合でメモリセルＭＣが配置されている。

【００５０】また、隣り合う２本のビット線ＢＬに対し
て１個のセンスアンプＳＡ（ＳＡ０〜ＳＡ３）がそれぞ
れ設けられている。このセンスアンプＳＡは、フリップ
フロップを主体として構成されたラッチ型のセンスアン
プであり、所定のタイミングで活性化されてメモリセル
ＭＣからビット線ＢＬに現れる微弱なデータ信号をラッ
チして増幅する。

【００５１】各ビット線ＢＬは、列選択用トランジスタ
Ｔ（Ｔ０１〜Ｔ３２）を介してデータ線ＤＢに接続され
る。各列選択用トランジスタＴは、列選択信号ＹＳ（Ｙ
Ｓ０１〜ＹＳ０４）により導通制御され、センスアンプ
ＳＡが接続された１対のビット線ＢＬを単位として各ビ
ット線を１対のデータ線ＤＢａ，ＤＢｂに電気的に接続
する。データ線ＤＢは、データアンプ４１０に接続され
る。図示しないが、この例では、１つのデータアンプ４
１０に対し、ビット線ＢＬ０〜ＢＬ７を繰り返しの単位
として合計５１２本のビット線が割り付けられている。

【００５２】次に、図１に示す列プリデコーダ回路３２
０および列デコーダ回路３３０の構成について、図３を
用いて詳細に説明する。図３に示すように、列プリデコ
ーダ回路３２０は、列アドレス信号ＹＡ０，ＹＡ１をデ
コードして列アドレス領域の４分の１を選択する信号Ｙ
Ｐ１（４ビット信号）を生成する列プリデコーダ３２０
１と、列アドレス信号ＹＡ２〜ＹＡ４をデコードして列
アドレス領域の８分の１を選択する信号ＹＰ２（８ビッ
ト信号）を生成する列プリデコーダ３２０２と、列アド
レス信号ＹＡ５〜ＹＡ７をデコードして列アドレス領域
の８分の１を選択する信号ＹＰ３（８ビット信号）を生
成する列プリデコーダ３２０３とからなる。

【００５３】列デコーダ回路３３０は、列デコーダ３３
０１〜３３６４からなり、これら列デコーダ３３０１〜
３３６４には、上述の列プリデコーダ３２０１からの信
号ＹＰ１が共通に入力されると共に、列プリデコーダ３
２０２から出力される信号ＹＰ２の１ビットと、列プリ
デコーダ３２０３から出力される信号ＹＰ３の１ビット
との組み合わせ信号が入力される。

【００５４】後述するように、列プリデコーダ３２０１
の出力信号ＹＰ１の全てのビットが非活性化されると、
列デコーダ回路３３０の出力信号の全てが非活性化され
るように構成されている。また、図示しないが、図３に
示す回路ブロックは２つ存在し、列プリデコーダ３２０
１に入力される列アドレス信号ＹＡ８により、これらの
回路ブロックの何れか一方が活性化されるように構成さ
れている。

【００５５】図４に、列プリデコーダ回路３２０を構成
する列プリデコーダ３２０１の具体的な構成例を示す。
列プリデコーダ３２０１は、後述するバッファリングク
ロック信号ψおよび列アドレス信号ＹＡ８により活性状
態が制御されて動作し、前述のアドレスカウンタ回路３
１０から入力する列アドレス信号ＹＡ０の正相信号また
は逆相信号の何れかと、列アドレス信号ＹＡ１の正相信
号または逆相信号の何れかとの組み合わせに応じて、列
アドレス領域の４分の１を選択する信号ＹＰｍ（ＹＰ０
１〜ＹＰ０４）を生成するように構成される。

【００５６】ここで、ｍは列プリデコーダ３２０１〜３
２０３に対応するインデックスであり、信号ＹＰｍは、
ｍ＝１，２，３の場合にそれぞれ列プリデコーダ３２０
１，３２０２，３２０３が出力する信号ＹＰ１，ＹＰ
２，ＹＰ３を表わす。

【００５７】列プリデコーダ３２０１の構成をさらに具
体的に説明する。列アドレス信号ＹＡ０の正相信号はＮ
ＡＮＤゲート３２０Ｄ，３２０Ｆに入力され、その逆相
信号はＮＡＮＤゲート３２０Ｃ，３２０Ｅに入力され
る。また、列アドレス信号ＹＡ１の正相信号はＮＡＮＤ
ゲート３２０Ｅ，３２０Ｆに入力され、その逆相信号は
ＮＡＮＤゲート３２０Ｃ，３２０Ｄに入力される。ＮＡ
ＮＤゲート３２０Ｃ〜３２０Ｆには、後述するバッファ
リングクロック信号ψが共通に入力される。

【００５８】ＮＡＮＤゲート３２０Ｃ〜３２０Ｆの各出
力信号はインバータ３２０Ｇ〜３２０Ｋにより反転され
てＮＡＮＤゲート３２０Ｌ〜３２０Ｐの一方の入力部に
与えられる。これらＮＡＮＤゲート３２０Ｌ〜３２０Ｐ
の他方の入力部には、欠陥救済用の図示しない冗長列を
選択するための信号ＹＲＥＤが共通に与えられる。ＮＡ
ＮＤゲート３２０Ｌ〜３２０Ｐの出力信号はインバータ
３２０Ｑ〜３２０Ｔにより反転され、信号ＹＰｍとされ
る。信号ＹＲＥＤは、冗長列を選択する際にＬレベルと
なり、冗長列を選択しない場合にはＨレベルに固定され
る。したがって、冗長列を選択する場合には、ＮＡＮＤ
ゲート３２０Ｌ〜３２０Ｐの出力はＨレベルに固定され
て信号ＹＰｍはＬレベル（非活性状態）に固定される。

【００５９】なお、列プリデコーダ３２０２，３２０３
は、入力される列アドレス信号の種類とその信号数が異
なる点を除けば、列プリデコーダ３２０１と同様に構成
される。ただし、列プリデコーダ３２０２，３２０３で
は、バッファリングクロック信号ψに代えて後述するリ
ードライト信号ＲＷに応じて活性化されるバッファリン
グ信号φ０が入力される。

【００６０】次に、列デコーダ回路３３０の構成を詳細
に説明する。図３に示すように、列デコーダ回路３３０
は、列デコーダ３３０１〜３３６４からなる。これら列
デコーダ３３０１〜３３６４のそれぞれは、上述の列プ
リデコーダ３２０１からの信号ＹＰ１に応じて列アドレ
ス領域の４分の１を選択する４本の列選択信号ＹＳｎ
（ＹＳ０１〜ＹＳ０４）を出力する。

【００６１】ここで、ｎは、列デコーダ３３０１〜３３
６４に対応するインデックスを表わし、例えばｎ＝１の
場合、「ＹＳｎ」は、列デコーダ３３０１の出力信号を
表す。列デコーダ３３０１〜３３６４の何れか１つ（６
４分の１）が、信号ＹＰ２（８ビット信号のうちの１ビ
ット）とＹＰ３（８ビット信号のうちの１ビット）との
組み合わせにより特定される。

【００６２】図５に、列デコーダ３３０１の具体的な構
成例を示す。同図に示すように、ＮＡＮＤゲート３３０
Ａ〜３３０Ｄには、列プリデコーダ３２０１からの信号
ＹＰ０１〜ＹＰ０４がそれぞれ入力されると共に、列プ
リデコーダ３２０２からの信号ＹＰ２（８ビットのうち
の１ビット）と列プリデコーダ３２０３からのＹＰ３
（８ビットのうちの１ビット）が共通に入力される。Ｎ
ＡＮＤゲート３３０Ａ〜３３０Ｄの出力信号はインバー
タ３３０Ｅ〜３３０Ｈにより反転されて列選択信号ＹＳ
ｎとされる。なお、列デコーダ３３０２〜３３６４は、
入力される列アドレス信号の組み合わせが異なる点を除
けば、列デコーダ３３０１と同様に構成される。

【００６３】上述した列デコーダ回路３３０から出力さ
れる列選択信号ＹＳ０１〜ＹＳ０４（ｎ＝１〜６４）
は、前述の図２に示す列選択用トランジスタＴ０１〜Ｔ
３２に与えられ、列アドレス信号に応じて１対のビット
線ＢＬのみがデータ線ＤＢに接続される。

【００６４】上述の図２ないし図５に示す構成によれ
ば、各列デコーダ３３０１〜３３６４のそれぞれから４
本の列選択信号ＹＳ０１〜ＹＳ０４が出力され、合計２
５６本の列選択信号が出力される。ここで、列アドレス
信号ＹＡ２〜ＹＡ７により列デコーダ３３０１〜３３６
４のうちの１つの列デコーダが特定され、さらに列アド
レス信号ＹＡ０，ＹＡ１により列選択信号ＹＳ０１〜Ｙ
Ｓ０４のうちの１つの信号が活性化される。つまり、２
５６あるうちの１つが選択される。実際には、図３に示
す回路ブロックが２つ存在するので、５１２あるうちの
１つが最終的に選択され、図２に示す５１２本のビット
線ＢＬについての選択が行われる。

【００６５】次に、図６に、上述のバッファリングクロ
ック信号ψおよびバッファリング信号φ０の信号生成回
路を示す。この信号生成回路は、後述するクロック同期
信号φＣＬＫの立ち下がりを検出してバッファリングク
ロック信号ψを生成する機能と、後述するリードライト
信号ＲＷからバッファリング信号φ０を生成する機能を
実現する。

【００６６】すなわち、ＮＡＮＤゲート６００Ｂの一方
の入力部には、インバータ６００Ａによりクロック同期
信号φＣＬＫを反転させて得られる信号が与えられ、他
方の入力部には、インバータ６００Ａの出力信号を遅延
回路６００Ｃにより遅延させてインバータ６００Ｄによ
り反転させた信号が与えられる。ＮＡＮＤゲート６００
Ｂの出力信号はＮＡＮＤゲート６００Ｅの一方の入力部
に与えられ、この出力信号がバッファリングクロック信
号ψとされる。

【００６７】一方、リードライト信号ＲＷは、インバー
タ６００Ｆ，６００Ｇおよびバッファ６００Ｈによりバ
ッファリング信号φ０とされる。インバータ６００Ｇの
出力に現れるリードライト信号ＲＷの正相信号は上述の
ＮＡＮＤゲート６００Ｅの他方の入力部に与えられる。

【００６８】この信号生成回路によれば、リードライト
信号ＲＷがＨレベルの場合、ＮＡＮＤゲート６００Ｅ
は、ＮＡＮＤゲート６００Ｂの出力信号に応じた信号を
バッファリングクロック信号ψとして出力する。すなわ
ち、例えばクロック同期信号φＣＬＫがＨレベルからＬ
レベルに遷移すると、ＮＡＮＤゲート６００Ｂの２つの
入力部には、遅延回路６００Ｃの遅延時間に相当する時
間にわたって共にＨレベルの信号が印加され、ＮＡＮＤ
ゲート６００Ｂの出力がＬレベルとなる。この結果、バ
ッファリングクロック信号ψとしてＬレベルのパルス信
号が出力される。

【００６９】逆に、クロック同期信号φＣＬＫがＬレベ
ルからＨレベルに遷移すると、ＮＡＮＤゲート６００Ｂ
の２つの入力部には、遅延回路６００Ｃの遅延時間に相
当する時間にわたって共にＬレベルの信号が印加され、
ＮＡＮＤゲート６００Ｂの出力がそれまでのＨレベルを
維持し、バッファリングクロック信号ψがＨレベルを維
持する。すなわち、この信号生成回路によれば、クロッ
ク同期信号φＣＬＫの立ち下がりエッジでＬレベルのパ
ルス信号がバッファリングクロック信号ψとして生成さ
れる。

【００７０】以下、このように構成されたこの実施の形
態１にかかる半導体記憶装置の動作について、図７に示
すタイミングチャートを参照しながら説明する。まず、
動作の説明にあたって図７に示す信号を説明する。この
図において、上段側に記載された外部クロック信号ＣＬ
Ｋ〜データＤｉは、外部から印加される外部信号であ
り、下段側に記載された内部基準クロック信号ＩＣＬＫ
〜データ信号ＤＡＴＡは、この装置内部で生成される内
部信号である。

【００７１】以下、詳細に説明する。外部クロック信号
ＣＬＫは、この装置の動作のタイミング上の基準を与え
る信号である。ロウアドレスストローブ信号／ＲＡＳ
は、外部から印加されるアドレス信号を行アドレス信号
として取り込むための制御信号であり、カラムアドレス
ストローブ信号／ＣＡＳは、外部からのアドレス信号を
列アドレス信号として取り込むための制御信号である。

【００７２】ライトイネーブル信号／ＷＥは、書き込み
動作または読み出し動作を規定する制御信号である。チ
ップセレクト信号／ＣＳは、この装置全体のの活性状態
を制御する制御信号である。コマンド信号ＣＭＤは、こ
の装置の動作モードを規定する制御信号である。アドレ
ス信号ＡＤｉは、データの格納先（番地）を指定する信
号である。データＤｉは、記憶対象の情報が反映された
情報信号である。

【００７３】内部基準クロック信号ＩＣＬＫは、外部ク
ロック信号ＣＬＫから派生されたクロック信号である。
バッファリング信号φ０は、カラムアドレスストローブ
が取り込まれた後にリードライト信号ＲＷにより活性化
される内部信号である。リードライト信号ＲＷは、リー
ドコマンド（ＲＥＤ）またはライトコマンド（ＷＲＴ）
によって活性化される内部信号である（図７では、リー
ドライト信号ＲＷの波形は、バッファリング信号φ０の
波形を流用して表現されている）。

【００７４】クロック同期信号φＣＬＫは、内部基準ク
ロック信号ＩＣＬＫから派生されたクロック信号であっ
て、内部基準クロック信号ＩＣＬＫと逆論理（Ｌパル
ス）を有し、バッファリング信号φ０が活性化された場
合に活性化される。バッファリングクロック信号ψは、
クロック同期信号φＣＬＫの立ち下がりを検出して得ら
れるパルス信号であって、バッファリング信号φ０が活
性化された場合に活性化される。

【００７５】列アドレス信号ＹＡは、外部からのアドレ
ス信号ＡＤｉを列アドレス信号として取り込んで得られ
る内部信号である。列アドレスプリデコード信号ＹＰ
は、列アドレス信号ＹＡをデコードして得られる内部信
号である。列選択信号ＹＳは列アドレスプリデコード信
号ＹＰをデコードして得られる内部信号である。データ
クロック信号φ１は、データ線やデータアンプを初期化
するための内部信号であって、クロック同期信号φＣＬ
Ｋから派生された信号である。データ信号ＤＡＴＡは、
データ線ＤＢ上に現れる情報信号である。

【００７６】以下、バースト長が「４」で、ライト動作
の後にリード動作を行う場合を例として、この半導体記
憶装置の動作を具体的に説明する。まず、ロウアドレス
ストローブ信号／ＲＡＳ、チップセレクト信号／ＣＳ、
コマンド信号ＣＭＤ（ＡＣＴ）、およびアドレス信号Ａ
Ｄｉをセットアップし、外部クロック信号ＣＬＫの立ち
上がりエッジｅ１でこれらの信号を取り込む。このと
き、行アドレスバッファ回路２００は、外部クロック信
号ＣＬＫに同期して、アドレス信号ＡＤｉを行アドレス
信号として取り込む。行アドレスバッファ回路２００に
取り込まれた行アドレス信号は行デコーダ回路２１０で
デコードされ、メモリセルアレイ１０上のワード線ＷＬ
を活性化させる。

【００７７】次に、カラムアドレスストローブ信号／Ｃ
ＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信
号／ＣＳ、コマンド信号ＣＭＤ（ＷＲＴ）、アドレス信
号ＡＤｉ（Ｙ）、データＤｉ（Ｄ１）をセットアップ
し、外部クロック信号ＣＬＫの立ち上がりエッジｅ３で
これらの信号を取り込む。このとき、列アドレスバッフ
ァ回路３００は、外部クロック信号ＣＬＫに同期して、
アドレス信号ＡＤｉを列アドレス信号として取り込む。

【００７８】アドレスカウンタ回路３１０は、取り込ま
れた列アドレス（Ｙ）を先頭アドレスとして列アドレス
ＹＡ（Ｙ，Ｙ＋１，Ｙ＋２，Ｙ＋３）を順次出力する。
列プリデコーダ回路３２０は、この列アドレスＹＡ
（Ｙ，Ｙ＋１，Ｙ＋２，Ｙ＋３）を受けて、列アドレス
プリデコード信号ＹＰ（Ｙ，Ｙ＋１，Ｙ＋２，Ｙ＋３）
を順次出力する。

【００７９】一方、制御回路５００では、カラムアドレ
スストローブ信号／ＣＡＳの取り込みを契機として、図
６に示す信号生成回路によりバッファリング信号φ０が
活性化されて列プリデコーダ回路３２０を構成する列プ
リデコーダ３２０２，３２０３に出力される。また、こ
の信号生成回路により、クロック同期信号φＣＬＫの立
ち下がりが検出されてバッファリングクロック信号ψが
列プリデコーダ回路３２０を構成する列プリデコーダ３
２０１に出力される。

【００８０】以下、バッファリングクロック信号ψによ
る列プリデコーダ回路３２０の制御動作を詳細に説明す
る。図８に示すように、列プリデコーダ回路３２０に入
力される列アドレス信号ＹＡ（ＹＡ０〜ＹＡ８）の伝達
速度にバラツキが存在し、タイミングにずれが生じる
と、過渡的に複数の列アドレス信号ＹＡの信号レベルが
共にＨレベルとなる場合（図８に示す波形ｂと波形ｃ）
が生じる。

【００８１】ここで、列プリデコーダ回路３２０を構成
する図４に示すＮＡＮＤゲート３２０Ｃ〜３２０Ｆに
は、上述の信号生成回路からバッファリングクロック信
号ψが入力され、このバッファリングクロック信号ψが
Ｌレベルになると、これらのゲート回路の出力信号がＨ
レベルに固定される。これにより、列アドレスプリデコ
ード信号ＹＰ１（ＹＰ０１〜ＹＰ０４）は、図８の中段
に示すように、その下段に示すバッファリングクロック
信号ψのパルス幅で規定される所定の期間にわたって、
非活性状態（Ｌレベル）に固定される。

【００８２】図８に示す例では、同図の中段に示すよう
に、波形ａおよび波形ｂがバッファリングクロック信号
ψの立ち下がりで規定される波形ｅに移動し、波形ｃが
バッファリングクロック信号ψの立ち上がりで規定され
る波形ｆに移動することにより、列アドレスプリデコー
ド信号ＹＰ１が所定の期間にわたって非活性状態に固定
されている。

【００８３】列プリデコーダ回路３２０が出力する列プ
リデコード信号ＹＰは列デコーダ回路３３０に与えられ
る。列デコーダ回路３３０は、この列プリデコード信号
ＹＰを受けて、列選択信号ＹＳ０１〜ＹＳ０４を出力
し、列選択用トランジスタＴの導通状態を制御する。

【００８４】以上により、列アドレス信号ＹＡが、Ｙ→
Ｙ＋１→Ｙ＋２→Ｙ＋３の順に切り替わる際に、複数の
列アドレスプリデコード信号ＹＰ１（ＹＰ０１〜ＹＰ０
４）が同時に活性化されることがなく、複数の列選択信
号ＹＳ（ＹＳ０１〜ＹＳ０４）が同時に活性化されるこ
とがない。したがって、複数対の列選択用トランジスタ
Ｔが同時に導通状態となることがなく（ビット線が多重
選択されることがなく）、列アドレス信号で特定された
ビット線のみが選択されてデータ線ＤＢに接続される。

【００８５】上述のビット線の選択動作と並行して、外
部から印加されたデータＤｉの取り込み動作が行われ
る。すなわち、入力バッファ回路４４０は、データＤｉ
（Ｄ１〜Ｄ４）を４クロックサイクルにわたって順次取
り込む。ライトバッファ回路４５０は、入力バッファ回
路４４０により取り込まれたデータＤ１〜Ｄ４をデータ
線ＤＢ上に順次送出する。このデータは、上述のように
選択されたビット線を介してメモリセルに書き込まれ
る。

【００８６】次に、読み出し動作を説明する。読み出し
を行う場合、カラムアドレスストローブ信号／ＣＡＳ、
コマンド信号ＣＭＤ（ＲＥＤ）、アドレス信号ＡＤｉ
（Ｙ）をセットアップし、外部クロック信号ＣＬＫの立
ち上がりエッジｅ７でこれらの信号を取り込む。このと
き、列アドレスバッファ回路３００は、外部クロック信
号ＣＬＫに同期して、アドレス信号ＡＤｉを列アドレス
信号として取り込む。アドレスカウンタ回路３１０は、
取り込まれた列アドレス（Ｙ）を先頭アドレスとして順
次列アドレスＹＡ（Ｙ，Ｙ＋１，Ｙ＋２，Ｙ＋３）を順
次出力する。

【００８７】列プリデコード回路３２０は、この列アド
レスＹＡを受けて、列アドレスプリデコード信号ＹＰ
（Ｙ，Ｙ＋１，Ｙ＋２，Ｙ＋３）を出力する。列デコー
ド回路３３０は、この列アドレスプリデコード信号ＹＰ
を受けて、列選択用トランジスタＴの導通状態を制御
し、ビット線を選択する。そして、選択されたビット線
上のメモリセルからのデータ信号がデータ線ＤＢに伝達
されて、データアンプ４１０により増幅された後、ラッ
チ回路４２０、出力バッファ回路４３０を介して外部に
出力される。

【００８８】この読み出し動作においても、列プリデコ
ード回路３２０は、書き込み時と同様に動作し、列アド
レス信号ＹＡが、Ｙ→Ｙ＋１→Ｙ＋２→Ｙ＋３の順に切
り替わる際に、複数の列アドレスプリデコード信号ＹＰ
１が同時に活性化されることがない。したがって、複数
の列選択信号ＹＳが同時に活性化されることがなく、ビ
ット線が多重選択されることがない。

【００８９】実施の形態２．以下、この発明の実施の形
態２を説明する。上述の実施の形態１では、バッファリ
ングクロック信号ψによる列アドレスプリデコード信号
ＹＰ１の非活性期間は、このバッファリングクロック信
号ψのパルス幅により規定されるものとしたが、この実
施の形態２では、列アドレスプリデコード信号ＹＰ１の
非活性期間の開始点をバッファリングクロック信号ψに
より規定し、列アドレス信号ＹＡに応じて列プリデコー
ド信号ＹＰ１の非活性期間の終了点を規定する。これに
より、バッファリングクロック信号ψが列アドレスプリ
デコード信号ＹＰ１を非活性化させることによるビット
線の選択動作の遅れを防止する。

【００９０】この実施の形態２にかかる半導体記憶装置
は、上述の実施の形態１にかかる装置の構成において、
図４に示すＮＡＮＤゲート３２０Ｃ〜３２０Ｆおよびイ
ンバータ３２０Ｇ〜３２０Ｋからなる各ＡＮＤゲートに
代えて、図９に示すゲート回路を備えて構成される。

【００９１】ここで、図９において、ＮＡＮＤゲート８
００は、図４に示すＮＡＮＤゲート３２０Ｃ〜３２０Ｆ
のそれぞれに対応するもので、列アドレス信号ＹＡ０，
ＹＡ１，ＹＡ８に対応する信号Ｓ１が入力され、後述の
トランジスタ８０５を介してバッファリングクロック信
号ψが入力される。インバータ８０２は、インバータ３
２０Ｇ〜３２０Ｋのそれぞれに対応するもので、ＮＡＮ
Ｄゲート８００の出力を反転させる。ＮＡＮＤゲート８
００とインバータ８０２からＡＮＤゲートが構成され
る。

【００９２】ラッチ回路８０３は、バッファリングクロ
ック信号ψに基づきインバータ８０２の出力信号Ｓ３を
ラッチするためのものである。すなわち、バッファリン
グクロック信号ψがＨレベルの場合に信号Ｓ３をスルー
させて信号Ｓ２として出力し、バッファリングクロック
信号ψがＬレベルとなったときに、それまでの信号Ｓ３
を取り込んでラッチし、これを信号Ｓ２として出力す
る。

【００９３】トランジスタ８０５は、バッファリングク
ロック信号ψをＮＡＮＤゲート８００に転送するための
もので、Ｎ型のＭＯＳ電界効果型トランジスタが用いら
れる。このトランジスタ８０５の電流経路の一端側（ソ
ース）は、バッファリングクロック信号ψの配線に接続
され、その他端側（ドレイン）はＮＡＮＤゲート８００
の入力部に接続され、そのゲートは上述のラッチ回路８
０３の出力部に接続されている。このトランジスタ８０
５が接続されたＮＡＮＤゲート８００の入力部と電源
（所定の電源）との間には、負荷回路としての抵抗８０
６が接続されている。

【００９４】このように構成された図９に示すゲート回
路の動作を説明する。このゲート回路は、信号Ｓ１に応
じて出力される信号Ｓ３の信号状態（信号レベル）をバ
ッファリングクロック信号ψに基づきラッチ回路８０３
に取り込み、このラッチ回路に取り込まれた信号レベル
に基づきトランジスタ８０５の導通状態を制御する。こ
れにより、ＮＡＮＤゲート８００に対するバッファリン
グクロック信号ψの入力状態を制御し、それまでの信号
Ｓ３の信号状態に応じて、この信号Ｓ３の活性状態を制
御する。

【００９５】以下、図１０を参照して、このゲート回路
の動作を詳細に説明する。先ず、図１０（ａ）に示すよ
うに、初期状態として、バッファリングクロック信号ψ
がＨレベルとなっており、信号Ｓ１に基づいて信号Ｓ３
がＨレベルとなっている場合について説明する。

【００９６】この場合、ラッチ回路８０３は、スルー状
態とされ、信号Ｓ２として信号Ｓ３の信号レベル（Ｈレ
ベル）をトランジスタ８０５のゲートに与える。これに
より、トランジスタ８０５は導通状態とされ、バッファ
リングクロック信号ψがＮＡＮＤゲート８００に与えら
れる。この状態からバッファリングクロック信号ψがＬ
レベルに遷移すると、導通状態にあるトランジスタ８０
５を介してＬレベルがＮＡＮＤゲート８００に入力され
る。このとき、ラッチ回路８０３は、ラッチ状態とさ
れ、それまでの信号３の信号状態（Ｈレベル）をラッチ
し、信号Ｓ２としてＨレベルを維持する。

【００９７】また、Ｌレベルのバッファリングクロック
信号ψを入力するＮＡＮＤゲート８００の出力信号はＨ
レベルとされ、従って信号Ｓ３は、信号Ｓ１の信号状態
に関わらずＬレベルとされる。すなわち、バッファリン
グクロック信号ψの立ち下がりにより信号Ｓ３が非活性
化される。この後、列アドレス信号の切り替わりにより
信号Ｓ１が変化すると、信号Ｓ３が信号Ｓ１に基づいて
活性化されるものではなくなる。

【００９８】さらにこの後、バッファリングクロック信
号ψがＨレベルに回復すると、ラッチ回路８０３がスル
ー状態となり、信号Ｓ２として信号Ｓ３の信号レベル
（Ｌレベル）が現れる。これにより、トランジスタ８０
５が非導通状態とされ、それまでバッファリングクロッ
ク信号ψが与えられていたＮＡＮＤゲート８００の入力
部には、抵抗８０６を介して電源レベル（Ｈレベル）が
与えられる。このとき、既に信号Ｓ３は信号Ｓ１に基づ
いて活性化されるものではなくなっているので、バッフ
ァリングクロック信号ψがＨレベルに回復した後も、信
号Ｓ３は非活性状態（Ｌレベル）を保つ。

【００９９】このように、初期状態において列アドレス
信号ＹＰに相当する信号Ｓ３が活性状態にある場合、前
述の実施の形態１にかかる列プリデコーダ回路３２０と
同様に、バッファリングクロック信号ψの立ち下がりに
よりこの信号Ｓ３（インバータ３２０Ｇ〜３２０Ｋの出
力信号に相当）が非活性化され、前述の列アドレスプリ
デコード信号ＹＰ０１〜ＹＰ０４が非活性化される。

【０１００】次に、図１０（ｂ）に示すように、初期状
態として、バッファリングクロック信号ψがＨレベルに
あり、信号Ｓ１に基づいて信号Ｓ３がＬレベル（非活性
状態）にある場合について説明する。この場合、ラッチ
回路８０３は、スルー状態とされ、信号Ｓ２として信号
Ｓ３の信号レベル（Ｌレベル）をトランジスタ８０５の
ゲートに与える。

【０１０１】これにより、トランジスタ８０５は非導通
状態とされ、バッファリングクロック信号ψが与えられ
るべきＮＡＮＤゲート８００の入力部には、抵抗８０６
を介してＨレベルが与えられる。すなわち、この場合、
初期状態においてバッファリングクロック信号ψはＮＡ
ＮＤゲート８００は与えられておらず、従ってＮＡＮＤ
ゲート８００の出力信号のレベルは信号Ｓ１のみにより
一義的に定まる。

【０１０２】この状態からバッファリングクロック信号
ψがＬレベルに遷移すると、ラッチ回路８０３は、ラッ
チ状態とされ、それまでの信号Ｓ３の信号状態（Ｌレベ
ル）をラッチし、信号Ｓ２としてＬレベルを維持する。
これにより、トランジスタ８０５は非導通状態に維持さ
れ、ＮＡＮＤゲート８００の出力信号が信号Ｓ１のみに
より定まる状態に維持される。

【０１０３】この後、列アドレス信号の切り替わりによ
り信号Ｓ１が変化し、信号Ｓ３が信号Ｓ１に基づいて活
性化されてＨレベルに遷移する。さらにこの後、バッフ
ァリングクロック信号ψがＨレベルに回復すると、ラッ
チ回路８０３がスルー状態となり、信号Ｓ２として信号
Ｓ３の信号レベル（Ｈレベル）が現れる。これにより、
トランジスタ８０５が導通状態とされ、ＮＡＮＤゲート
８００にバッファリングクロック信号ψが与えられる。

【０１０４】このように、初期状態において列アドレス
信号ＹＰに相当する信号Ｓ３が非活性状態にある場合、
前述の実施の形態１にかかる列プリデコーダ回路３２０
とは異なり、列アドレスプリデコード信号ＹＰに対応す
る信号Ｓ３は、バッファリングクロック信号ψに何ら規
制されることなく活性化され、前述の列アドレスプリデ
コード信号ＹＰ０１〜ＹＰ０４が速やかに活性化され
る。なお、図１０（ａ）に示す初期状態は、図１０
（ｂ）に示す最終状態に対応し、図１０（ｂ）に示す初
期状態は、図１０（ａ）に示す最終状態に対応する。

【０１０５】上述したように、この実施の形態２にかか
る図９に示すゲート回路によれば、同一のアドレスが連
続しない限り、信号Ｓ３はそれまで活性状態であった場
合にバッファリングクロック信号ψにより強制的に非活
性化され、逆にそれまで非活性状態であった場合にはバ
ッファリングクロック信号ψに関わらず信号Ｓ１に基づ
き活性化される。

【０１０６】これにより、信号Ｓ３の活性化動作はバッ
ファリングクロック信号ψの制約を受けることがなく、
速やかにビット線の選択動作が遂行される。したがっ
て、シンクロナスＤＲＡＭにおけるバーストモード（バ
ースト長が２以上）のように、同一の列アドレスが連続
することがない場合、高速にメモリセルからのデータ信
号を読み出すことが可能となる。

【０１０７】以上、この発明の実施の形態１および２を
説明したが、この発明は、この実施の形態に限られるも
のではなく、この発明の要旨を逸脱しない範囲の設計変
更等があっても本発明に含まれる。例えば、上述の各実
施の形態では、バッファリングクロック信号ψにより列
プリデコーダ回路３２０を制御するものとしたが、列デ
コーダ回路３３０などの他のカラム系回路を制御するも
のとしてもよい。また、この発明をシンクロナスＤＲＡ
Ｍに適用した場合を説明したが、これに限ることなく、
どのような半導体記憶装置にも適用可能である。

【０１０８】また、実施の形態２では、列プリデコーダ
回路３２０での信号状態をラッチしてバッファリングク
ロック信号ψによる制御対象を限定するようにしたが、
列デコーダ回路３３０での信号状態をラッチするように
構成するしてもよい。また、実施の形態２では、バッフ
ァリングクロック信号ψそのものを用いてラッチ回路８
０３を制御するものとしたが、ラッチ回路８０３が適切
なタイミングでラッチ状態となるように、バッファリン
グクロック信号ψと異なる信号でラッチ回路８０３を制
御するようにしてもよい。

【０１０９】また、実施の形態２では、バッファリング
クロック信号ψにより、それまで活性状態にあった信号
Ｓ３の非活性化を制御するものとしたが、逆に列アドレ
スの切り替え後に活性状態となる信号を制御するように
構成することもできる。この場合、信号Ｓ３の活性化は
バッファリングクロック信号ψに規制されることとな
り、そのタイミングを同一に揃えることができる。

【０１１０】

【発明の効果】以上説明したように、この発明によれ
ば、以下の効果を得ることができる。すなわち、外部か
ら列アドレス信号を取り込む際に所定の期間にわたって
列線選択用トランジスタを非導通状態に制御するように
したので、ビット線の切替動作に伴って列線が多重選択
されることがなく、列線の多重選択に起因した電気的特
性の劣化を招くことのない半導体記憶装置を実現するこ
とができる。

【０１１１】

【０１１２】列アドレス信号を取り込むに際し、それま
での列アドレス信号の信号状態を保持し、この信号状態
および前記パルス信号に基づき特定の信号状態を示す信
号を選択的に非活性状態に固定するようにしたので、前
記パルス信号に制約されることなく、列アドレス信号の
切り替え後のビット線の選択動作を迅速に行うことが可
能となる。

【０１１３】前記パルス信号および前記列アドレス信号
を入力するゲート回路を有し、前記パルス信号に基づき
当該ゲート回路の出力信号をラッチし、ラッチされた信
号に基づき前記パルス信号を当該ゲート回路に入力する
ようにしたので、それまでゲート回路が出力していた信
号状態に応じて、前記パルス信号によりこのゲート回路
の出力状態を制御することが可能となる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１にかかる半導体記憶
装置の全体構成を示すブロック図である。

【図２】 この発明の実施の形態１にかかるメモリセル
アレイ周辺の構成を示す図である。

【図３】 この発明の実施の形態１にかかる列プリデコ
ーダ回路および列デコーダ回路の全体構成を示すブロッ
ク図である。

【図４】 この発明の実施の形態１にかかる列プリデコ
ーダ回路の詳細構成を示す回路図である。

【図５】 この発明の実施の形態１にかかる列デコーダ
回路の詳細構成を示す回路図である。

【図６】 この発明の実施の形態１にかかるバッファリ
ングクロック信号を生成する信号生成回路の構成を示す
回路図である。

【図７】 この発明の実施の形態１にかかる半導体記憶
装置の動作を説明するためのタイミングチャートであ
る。

【図８】 この発明の実施の形態１にかかる列プリデコ
ーダ回路の動作を説明するための波形図である。

【図９】 この発明の実施の形態２にかかる列プリデコ
ーダ回路をなすゲート回路の構成を示す回路図である。

【図１０】 この発明の実施の形態２にかかる列プリデ
コーダ回路をなすゲート回路の動作を説明するための波
形図である。

【図１１】 従来技術にかかる列プリデコーダ回路およ
び列デコーダ回路の全体構成を示すブロック図である。

【図１２】 従来技術にかかる列プリデコーダ回路およ
び列デコーダ回路の動作を説明するための波形図であ
る。

【符号の説明】

１０…メモリセルアレイ、２００…行アドレスバッファ
回路、２１０…行デコーダ回路、３００…列アドレスバ
ッファ回路、３１０…アドレスカウンタ回路、３２０…
列プリデコーダ回路、３３０…列デコーダ回路、４００
…センスアンプ回路、４１０…データアンプ回路、４２
０、８０３…ラッチ回路、４３０…出力バッファ回路、
４４０…入力バッファ回路、４５０…ライトバッファ回
路、５００…制御回路、３２０１〜３２０３…列プリデ
コーダ、３３０１〜３３６４…列デコーダ、３２０Ａ，
３２０Ｂ，３２０Ｇ，３２０Ｈ，３２０Ｊ，３２０Ｋ，
３２０Ｑ〜３２０Ｔ，３３０Ｅ〜３３０Ｈ，６００Ａ，
６００Ｄ，６００Ｆ，６００Ｇ，８０２…インバータ、
３２０Ｃ〜３２０Ｆ，３２０Ｌ〜３２０Ｎ，３２０Ｐ，
３３０Ａ〜３３０Ｄ，６００Ｂ，８００…ＮＡＮＤゲー
ト、６００Ｃ…遅延回路、６００Ｅ…ＡＮＤゲート、６
００Ｈ…バッファ、８０５…トランジスタ、８０６…抵
抗（負荷回路）、ＭＣ…メモリセル、ＢＬ，ＢＬ０〜Ｂ
Ｌ７…ビット線（列線）、ＷＬ，ＷＬ０，ＷＬ１…ワー
ド線、ＳＡ，ＳＡ０〜ＳＡ３…センスアンプ、Ｔ，Ｔ０
１，Ｔ０２，Ｔ１１，Ｔ１２，Ｔ２１，Ｔ２２，Ｔ３
１，Ｔ３２…列選択用トランジスタ、ＤＢ，ＤＢａ，Ｄ
Ｂｂ…データ線。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 メモリセルをマトリックス状に配列して
   なるメモリセルアレイを有し、 外部クロック信号に同期して外部から行アドレス信号お
   よび列アドレス信号を取り込み、この行アドレス信号お
   よび列アドレス信号で特定される前記メモリセルアレイ
   上のメモリセルを選択して、当該メモリセルに対してデ
   ータの書き込みおよび読み出しを行う半導体記憶装置で
   あって、 前記メモリセルアレイ上の各列線と所定のデータ線との
   間に列線選択用トランジスタを有し、 外部から前記列アドレス信号を取り込む際に所定の期間
   にわたって前記列線選択用トランジスタを非導通状態に
   制御する列選択回路を備え、 前記列選択回路は、 前記外部クロック信号の所定方向のエッジを検出して所
   定のパルス幅を有するパルス信号を生成するパルス生成
   回路と、 前記外部クロック信号に同期して外部から前記列アドレ
   ス信号を取り込み、この列アドレス信号を所定の論理レ
   ベルを有する内部信号に変換する列アドレスバッファ回
   路と、 前記アドレスバッファ回路からの信号の組み合わせを入
   力して択一的に活性化される列プリデコード信号を出力
   する列プリデコーダ回路と、 前記列プリデコード信号に応じて前記列線選択用トラン
   ジスタを選択的に導通させる列デコーダ回路と、を備
   え、 前記列プリデコーダ回路は、 前記列アドレスバッファ回路が外部から列アドレス信号
   を取り込むに際し、前記列プリデコーダ回路が出力して
   いた前記列プリデコード信号の信号状態を保持し、 前記
   パルス生成回路からのパルス信号および前記アドレスバ
   ッファ回路群からの信号を入力する複数のゲート回路を
   有し、 前記複数のゲート回路のそれぞれは、 前記パルス生成回路からのパルス信号に基づき当該ゲー
   ト回路の出力信号をラッチするラッチ回路と、 前記パルス生成回路と前記パルス信号が与えられるべき
   当該ゲート回路の入力部との間に設けられ、前記ラッチ
   回路の出力信号に基づき導通状態が制御されて前記パル
   ス信号を転送するトランジスタと、 前記トランジスタを介して前記パルス信号が与えられる
   当該ゲート回路の入力部と所定の電源との間に設けられ
   た負荷回路とを有し、前記信号状態および前記パルス信号に基づき前記所定の
   期間にわたって前記列プリデコード信号のうち特定の信
   号状態を示す信号を選択的に非活性状態に固定すること
   を特徴とする半導体記憶装置。