KR0162991B1 - 반도체 메모리 장치 - Google Patents

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Abstract

니블모드로 동작되는 다이나믹 랜덤 억세스 메모리(Dynamic Random Access Memory : DRAM)의 칼럼 어드레스 버퍼의 출력을 제어하며 니블모드의 리이드 및 라이트의 동작의 유연성을 향상 시킨 반도체 메모리 장치에 관한 것이다. 상기의 메모리 장치는 상기 칼럼 어드레스 신호가 외부로부터 입력되는 기록제어신호 WEB에 의해 제어되어 출력됨을 특징으로 한다.

Description

반도체 메모리 장치
제1도는 종래의 반도체 메모리 장치의 확장니블모드의 리이드 동작 타이밍도.
제2도는 종래의 반도체 메모리 장치의 확장니블모드의 라이트 동작 타이밍도.
제3도는 본 발명을 수행하기 위한 니블모드 다이나믹 랜덤 억세스 메모리의 블록도.
제4도는 본 발명에 따른 칼럼 어드레스 버퍼 및 칼럼어드레스 출력제어회로의 블록도.
제5도는 본 발명에 따른 리세트 신호 발생부의 상세 회로도.
제6도는 제5도에 도시된 리세트 신호 발생부의 동작 타이밍도.
제7도는 본 발명에 따른 니블 카운터의 상세도.
제8도 및 제9도는 제7도에 도시된 카운터의 동작 타이밍도.
제10도는 본 발명에 따른 칼럼 어드레스 버퍼 제어신호 발생부의 상세도.
제11도는 본 발명에 따른 니블 칼럼 어드레스 신호 발생부의 상세도.
제12도는 본 발명에 따른 래치회로의 상세도.
제13도는 본 발명에 따른 칼럼 어드레스 버퍼의 상세도.
제14도 및 제15도는 본 발명에 따른 니블모드 다이나믹 랜덤 억세스 메모리 장치의 리이드 및 라이트 동작 타이밍도.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 니블모드로 동작되는 다이나믹 랜덤 억세스 메모리(Dynamic Random Access Memoery : DRAM)의 칼럼 어드레스 버퍼의 출력을 제어하여 니블모드의 리이드 및 라이트의 동작에 대한 유연성을 향상 시킨 반도체 메모리 장치에 관한 것이다.
DRAM의 동작모드에 있어서, 하나의 외부 칼럼 어드레스 신호에 의하여 다수개의 데이터가 출력되는 동작모드를 보통 니블모드(Nibble Mode)라 한다. 상기와 같은 니블모드로 동작되는 DRAM은 1993년 삼성전자 주식회사에서 발행한 모오스 메모리 데이터 북의 112면 내지 125명에 걸쳐 상세히 기재되어 있으며, 이는 통상 노말니블모드라고도 불리운다. 상기의 데이터북에서는 4비트 니블에 관한 내용만이 기재되어 있으나, 후술하는 본 발명의 실시예에서는 4비트의 데이터의 억세스에 한정되는 것은 아니며, 외부의 칼럼 어드레스 스트로브 신호 CASB에 의해 복수개의 데이터를 메모리셀로 기록하거나 기록된 복수개의 데이터의 출력이 순차적으로 실행되는 동작모드에는 모두 적용될 수 있음에 유의 하여야 한다.
통상적인 DRAM의 니블모드는 하나의 칼럼 어드레스에 의하여 4비트의 연속적인 데이터를 리이드 혹은 라이트할 수 있다. 4비트중 첫 번째 비트는 일반적인 방법으로 칼럼 어드레스를 외부에서 스트로브하며, 이것은 칼럼 어드레스 스트로브 신호 CASB가 첫 번째로 하강, 즉, 활성화되는 시점에서 외부로부터 제공되는 칼럼 어드레스 신호를 래치함을 의미한다. 상기와 같은 니블모드 동안 억세스되는 4비트의 데이터는 외부에서 스트로브되는 칼럼 어드레스에 의하여 1비트를 억세스하고, 로우 어드레스 스트로브 신호 RASB가 로우로 활성화되는 주기 동안 칼럼 어드레스 스트로브 신호 CASB을 하이에서 로우로 토글링하므로써 내부의 칼럼 어드레스 카운터에 의하여 나머지 3비트를 억세스 한다.
상기와 같은 니블모드에서는 하나의 칼럼 어드레스가 세팅되면 반드시 4비트 데이터가 순차적으로 억세스되며, 로우 어드레스 스트로브 RASB가 활성화되는 구간에서 하나의 칼럼 어드레스 신호에 의하여 4비트만을 리이드 혹은 라이트 할 수 있기 때문에 패스트 페이지 모드(Fast page mode)에서와 같이 동일한 로우 어드레스에 대하여 로우 어드레스 스트로브 신호 RASB의 프리차아지 시간 없이 4개 이상의 데이터를 억세스 할 수 없는 문제가 발생한다.
상기와 같은 니블모드 DRAM의 문제점을 해결하기 위하여 칼럼 어드레스 신호를 확장시키는 기술이 개발 되었다. 이러한 기술을 이 기술분야에서 확장니블모드(Extended Nibble mode)라 불리운다. 상기와 같은 확장니블모드의 일예로서는 미합중국특허 제4,984,271호(이하선행특허라함)에 매우 상세하게 설명되고 있다.
제1도 및 제2도는 상기 선행특허에 도시된 확장니블모드의 리이드와 라이트에 관련된 동작 타이밍도를 도시한 것이다. 상기 제1도에 도시된 확장니블모드의 리이드 타이밍도를 참조하여 선행기술에 개시된 확장니블모드의 동작을 간략히 설명하면 하기와 같다. 지금, 로우 어드레스 스트로브 신호 RASB가 활성화되는 구간동안 칼럼 어드레스 Yi, Yi+1, Yi+2와 같이 다수개의 칼럼 어드레스 신호를 받아들이고, 각각의 칼럼 어드레스 신호에 대하여 4비트의 데이터를 리이드 함으로서 상기의 노말니블모드에서 발생하였던 문제를 해결한다. 즉, 로우 어드레스 스트로브 신호 RASB가 활성화된 주기 동안 하나의 칼럼 어드레스 신호만을 유효하게 받아들이는 문제점을 해결한 것이다.
제2도는 확장니블모드의 라이트/리이드 최대 싸이클 타이밍도이다. 로우 어드레스 스트로브 신호 RASB가 활성화되는 동안 다수개의 칼럼 어드레스 신호 Yi, Yi+1를 받아들여 각각의 칼럼 어드레스 신호에 대하여 4비트의 리이드와 4비트의 라이트를 수행할 수 있다.
상기의 확장니블모드에서는 하나의 칼럼 어드레스 신호에 의하여 반드시 4비트 데이터의 리이드 혹은 4비트의 라이트만 가능하게 동작되며, 이러한 동작은 고성능(High performance)를 요구하는 시스템에서 매우 불리하에 작용할 수 있는 문제점을 가지게 된다. 예를들면, 칼럼 어드레스 신호 Yi에 대하여 1비트의 데이터만을 리이드하고, 칼럼 어드레스 신호 Yi+1에 대하여 4비트의 데이터를 기록하여야 할 때 기존의 확장니블모드의 DRAM에서는 1비트를 리이드한 후 3비트의 데이터가 출력될 동안 기다린후(대기한후) 칼럼 어드레스 신호 Yi+1에 9bit를 기록함으로서 3비트의 데이터가 버려지는 불리함이 발생한다.
따라서, 본 발명의 목적은 니블모드에서 외부제어신호에 응답하여 외부의 어드레스에 의해 데이터의 입력과 출력의 제어를 용이하게 변경하는 니블모드 반도체 메모리 장치를 제공함에 있다.
본 발명의 다른 목적은 하나의 칼럼 어드레스 신호에 대하여 1비트의 데이터를 기록하고, 또다른 칼럼 어드레스 신호에 대응하는 영역의 데이터를 억세스할 때 인밸리드한 데이터의 출력을 제거하여 고성능을 실현하는 것을 제공함에 있다.
본 발명의 또다른 목적은 외부제어신호의 토글에 응답하여 외부의 칼럼 어드레스에 의해 데이터 입력모드에서 데이터 출력모드, 혹은 데이터 출력모드에서 데이터 입력모드로 자동전환되는 니블모드 반도체 메모리 장치를 제공함에 있다.
본 발명의 또다른 목적은 니블모드 반도체 메모리 장치에 있어서, 칼럼 스트로브 신호 및 기록제어 신호의 토글링을 검출하여 외부 어드레스 혹은 내부어드레스로서 데이터의 입력 및 출력을 제어하는 칼럼 어드레스 출력 제어부 및 칼럼 어드레스 버퍼를 제공함에 있다.
본 발명의 다른 목적은 외부 혹은 내부 칼럼어드레스를 선택적으로 출력할 수 있는 칼럼 어드레스 버퍼를 제공함에 있다.
이하 본 발명에 따른 바람직한 일실시예를 첨부한 도면을 참조하여 상세히 설명한다.
제3도는 본 발명을 수행하기 위한 니블모드 DRAM의 블록도로서, 이는 메모리 어레이 12, 제어 클럭 발생부 14, 리플레쉬 제어부 16, 리플레쉬 카운터 18, 로우 어드레스 버퍼 20, 칼럼 어드레스 버퍼 24, 칼럼 어드레스 출력 제어부 22, 로우 디코더 24, 센스앰프 및 입출력부 27, 데이터입력버퍼 28 및 데이터 출력버퍼 30로 구성되어 있으며, 각부의 기능을 살피면 하기와 같다.
상기의 메모리 어레이 12는 다수개의 메모리셀이 로우 및 칼럼 방향으로 배치되어 있는 메모리 블록이다. 그리고, 제어 클럭 발생부 14은 로우 어드레스 스트로브 신호 RASB, 칼럼 어드레스 스트로브 신호 CASB 및 기록제어신호 WEB을 입력하여 리이드와 라이트를 제어하는 제어클럭을 발생한다. 리플레쉬 제어부 16은 상기 제어 클럭 발생부 14로부터 출력되는 제어클럭에 의해 리플레쉬를 위한 리플레쉬 제어신호를 발생한다. 또한, 상기 리플레쉬 제어부 16의 출력노드에 접속된 리플레쉬 카운터 18은 상기 리플레쉬 제어신호에 의해 리플레쉬 동작시 로우 어드레스를 선택하기 위한 로우 어드레스 선택신호를 발생하는 것으로 일반적인 2진 카운터의 구성을 갖는다. 로우 어드레스 버퍼 20는 상기 제어클럭발생부 14, 리플레쉬 카운터 18의 출력 및 외부로부터 공급되는 어드레스 신호 A0-i를 입력하여 로우 어드레스 신호를 출력한다. 이때, 상기 로우 어드레스 버퍼 20는, 리이드 및 라이트 동작시에는 외부로부터 입력되는 어드레스 신호에 의해 출력이 결정되며, 리플레쉬 동작시에는 상기 리플레쉬 카운터 18에 의해 출력이 결정된다. 칼럼 어드레스 출력 제어부 22는 상기 제어 클럭 발생부 14의 출력에 의해 외부로부터 입력되는 칼럼 어드레스 신호를 제어하는 칼럼어드레스제어신호 및 내부칼럼 어드레스 신호를 발생한다. 칼럼 어드레스 버퍼24는 상기 제어클럭 발생부 14로부터 출력되는 제어클럭과 상기 칼럼 어드레스 출력제어부 22로부터 출력되는 칼럼 어드레스 출력 제어신호, 내부칼럼어드레스 또는 외부로부터 입력되는 어드레스를 입력하여 칼럼어드레스를 발생한다. 로우 디코더 24은 로우 어드레스 버퍼 20로부터 출력되는 로우 어드레스 신호에 의해 상기 메모리 어레이 12내의 다수개의 워드라인중 하나를 선택한다. 칼럼 디코더 26는 칼럼 어드레스 버퍼 24로부터 출력되는 칼럼 어드레스 신호를 디코딩하여 메모리 어레이 12내 다수의 칼럼중 하나의 칼럼라인을 선택한다. 입출력라인과 입출력센스앰프 27은 상기 로우 디코더 24 및 칼럼 디코더 26에 의해 선택된 메모리셀에 저장된 데이터를 리이드 또는 외부의 데이터를 라이트하기 위한 패스를 제공함과 동시에 입출력라인의 데이터를 감지증폭한다. 데이터입력버퍼 28은 외부 데이터 입출력 터미널 DQø-DQn로부터 입력되는 데이터를 상기 입출력 라인 및 입출력센스앰프 27을 통하여 상기 메모리 어레이 12로 기록한다. 데이터 출력버퍼 30는 출력제어신호 OEB, 그리고 상기 제어 클럭 발생부 14로부터 출력되는 제어신호에 의해 메모리 셀의 데이터를 외부의 데이터 입출력 터미널 DQø-DQn로 전송한다.
상기 제3도에 도시된 니블모드 다이나믹 랜덤 억세스 메모리의 대다수의 구성은 현재 범용화된 일반적인 니블모드 DARM의 동작과 거의 유사한 것으로, 당기술분야에 종사하는 자에게 있어서는 상세한 설명 없이도 이해 가능한 것으로 본 발명에 집적적으로 관련된 블록이외의 동작은 설명되지 않을 것임에 극히 유의 바란다. 하기의 상세한 설명에서는 본 발명에 관련된 부분, 즉, 칼럼 어드레스 출력 제어부 22와 칼럼 어드레스 버퍼 24에 대한 구성 및 이에 대한 상세한 동작만이 설명될 것이다.
제4도는 본 발명에 따른 칼럼 어드레스 출력 제어부 22와 칼럼 어드레스 버퍼 24에 대한 상세 블록 구성도이다. 이의 구성은, 칼럼 어드레스 스트로브 신호 CASB를 반전하여 칼럼제어 클럭 PIC를 발생하는 칼럼제어클럭 발생부 32와, 상기 칼럼제어클럭 PIC이 디스에어블된(로우상태) 구간에 상기 기록제어신호 WEB의 천이 상태를 검출하여 리세트신호 RESET를 발생하는 리세트신호 발생부 34와, 상기 칼럼제어클럭 PIC를 니블카운팅함과 동시에 상기 리세트신호 RESET의 입력에 의해 니블카운팅을 리세트 하여 니블카운팅신호 PEAE를 발생하는 니블카운터 36와, 상기 칼럼제어클럭 PIC과 상기 어드레스 선택신호 PEAE를 입력하여 외부칼럼어드레스/내부칼럼어드레스를 선택하기 위한 칼럼어드레스 제어신호 PYALB를 발생하는 칼럼 어드레스 버퍼 제어부 38와, 최하위 2비트 칼럼 어드레스 신호 CAO, CAOB, CA1, CA1B를 입력하여 니블모드시 미리설정된 순서에 의하여 내부칼럼어드레스 신호 PCA0, PCA1를 발생하는 칼럼 어드레스 신호 발생부 40와, 상기 발생된 내부칼럼어드레스신호 PCA0, PCA1를 각각 상기 칼럼어드레스제어신호 PYALB의 활성화에 응답하여 내부레지스터에 래치하고 상기 칼럼제어클럭 PIC에 토글에 따라 상기 저장된 내부칼럼어드레스 NCA0, NCA1를 출력하는 래치회로 42, 44와, 외부 어드레스 Ai를 상기 칼럼어드레스제어신호 PYALB의 비활성화에 의해 프리디코딩 하여 칼럼어드레스 Cai, CaiB로 버퍼링하고 상기 래치된 내부칼럼 어드레스신호 NcA0, NCA1를 프리디코딩하여 칼럼어드레스 CAi, CAiB로 버퍼링하는 칼럼어드레스버퍼 46,48 및 외부의 칼럼어드레스 Ai(CAi)를 상기 칼럼어드레스제어신호 PYALB에 의해 버퍼링하는 다수의 칼럼 어드레스 버퍼 50-54로 구성된다.
상기 제4도와 같이 구성된 니블모드의 칼럼어드레스 출력제어부 22 및 칼럼 어드레스버퍼 24는 기록제어신호 WEB가 하이 혹은 로우로 유지되어 입력되는 상태에서, 외부의 칼럼 어드레스가 초기 입력되면 리세트신호 발생부 34로부터 출력되는 리세트 신호 RESET는 하이로 유지된다. 상기 리세트신호 RESET가 하이로 유지되면 니블모드카운터 36은 칼럼클럭발생부 32로부터 출력되는 칼럼제어 클럭 PIC를 니블단위로 카운팅하여 4번째 칼럼제어클럭 PIC가 입력시에 논리하이로 천이되는 니블카운팅신호 PEAE를 발생한다. 이때, 상기 칼럼클럭제어발생부 32는 단일의 인버터의 구성을 가지며, 칼럼 어드레스 스트로브 신호 CASB를 반전하여 출력한다. 상기와 같이 니블카운터 36가 정상적인 니블카운팅 동작을 하면, 제4도의 회로는 하나의 외부 칼럼 어드레스 입력시 이를 칼럼 디코더 26로 출력함과 동시에 내부적으로 상기 외부 칼럼 어드레스로부터 3비트가 연속적으로 증가되는 내부칼럼 어드레스를 발생하여 4비트의 데이터를 연속적으로 리이드 혹은 라이트 할 수 있도록 동작된다.
만약 칼람 어드레스 스트로브 CASB가 비활성화 상태, 즉, 칼럼제어클럭 PIC가 로우로 입력되는 상태에서 기록제어신호 WEB가 토글링되면 리세트신호 RESET를 로우로 활성화 시킨다. 이때, 상기 리세트신호 발생부 34의 출력노드에 접속된 니블 카운터 36는 상기 리세트 신호 REST의 활성화에 응답하여 니블카운팅신호 PEAE를 하이로 활성화 시켜 칼럼 어드레스 버퍼 제어부 38로부터 출력되는 칼럼 어드레스 제어신호 PYALB를 로우로 천이시켜 각각의 칼럼 어드레스 버퍼 46, 48, 50, 52, 54들이 외부로부터 입력되는 어드레스를 칼럼 어드레스 CAi, CAiB로서 출력되도록 제어한다. 이와같이 기록제어 신호 WEB의 토글링에 응답하여 내부의 칼럼어드레스의 출력을 중지한 후 외부의 어드레스를 출력한 칼럼 어드레스 버퍼들은 내부적으로 상기 새로이 받아들인 칼럼 어드레스로부터 니블 카운팅 되는 내부 어드레스를 발생함으로써 상기 제4도에 도시된 회로는 새로이 입력된 외부어드레스로부터 리이드 혹은 라이트의 동작이 수행되게 된다.
상기와 같은 본 발명의 동작은 하기 제5, 제7, 제10, 제11, 제12, 제13도에 도시된 상세회로의 동작 설명 및 제6, 제8, 제9, 제14, 제15도의 타이밍도의 설명에 의해 보다 명확이 이해 될 것이다.
제5도는 본 발명에 따른 리세트 신호 발생부의 상세 회로도로서, 이는 칼럼 어드레스 스트로브 신호 CASB가 하이 즉, 칼럼제어클럭 PIC가 로우 일 때 기록제어신호 WEB의 토글링을 검출하여 로우로 활성화되는 리세트 신호 RESET를 발생하는 구성을 갖는다.
제6도는 제5도에 도시된 리세트 신호 발생부의 동작 타이밍도이다. 칼럼 어드레스 스트로브 신호 CASB가 비활성화되어 칼럼제어클럭 PIC가 제6도와 같이 로우로 입력되면 인버터 60의 반전에 의해 기록제어신호 WEB을 입력노드로 입력하는 전송게이트 58이 턴온되어진다. 이때, 상기 기록제어신호 WEB는 인버터 62, 64로 구성된 래치회로의 입력노드에 연결된다. 따라서, 칼럼 제어클럭 PIC가 로우일 때 기록제어신호 WEB의 논리가 제6도와 같이 토글링되면 지연회로 66의 지연동작과 래치회로의 입력노드에 래치된 출력에 의해 배타적 논리합 게이트 68의 출력은 제6도와 같이 로우로 천이되어 출력된다. 상기와 같은 로우의 리세트신호 RESET의 출력은 제3도에 도시된 니블모드 다이나믹 랜덤 억세스 메모리의 동작모드가 리이드에서 라이트, 혹은 라이트에서 리이드로 천이시 마다 실행된다. 상기와 같은 리세트 신호 RESET의 활성화는 현재의 니블동작에서 리이드 혹은 라이트의 모드가 검출되면 새로운 외부의 칼럼 어드레스 신호를 입력하여 이로부터 니블모드의 라이트 혹은 리이드의 동작이 되도록 니블 모드의 동작을 변경하는데 유용하게 사용된다.
제7도는 본 발명에 따른 카운터의 상세도로서, 이는 니블모드시 리세트신호 RESET가 하이상태로 있으면 4비트의 데이터를 억세스할 때까지 칼럼 어드레스 버퍼 46,48,50,52,54로 입력되는 외부 어드레스 Ai의 입력을 차단 하도록 하며 칼럼 어드레스 스트로브 신호 CASB가 하이상태에서 리세트신호 RESET가 로우로 천이하면 카운터 CNT0 , CNT1의 출력을 즉시 로우로 프리차아지 (리세트)하여 니블카운팅신호 PEAE를 하이로 인에이블시켜 외부 어드레스를 받아 들이도록 하는 기능을 수행한다.
제8도 및 제9도는 제7도에 도시된 카운터의 동작 타이밍도로서, 제8도는 리세트신호 RESET가 하이의 상태로 비활성화된 상태의 니블카운팅 동작 타이밍도이고, 제9도는 기록제어신호 WEB가 토글링되어 리세트신호 RESET가 로우의 상태로 활성화된 상태의 니블카운팅 동작을 나타낸다.
제8도와 제9도를 참조하여 제7도에 도시된 니블카운터 36의 동작을 설명하면 하기에 앞서, 제7도에 도시된 카운터 CNT0,CNT1들은 초기 엔모오스 트랜지스터 96의 턴온에 의해 출력노드 P2의 출력이 모두로우의 상태란 가정하에 설명한다.
리세트 신호 RESET가 제8도에 도시된 바와 같이 하이의 상태로 입력되면, 이는 인버터 72에 의해 로우로 반전되어 노아 게이트 74,76의 일측노드로 공급된다. 이때, 초기의 상태에서는 인버터 80이 하이의 신호를 출력함으로써 노아게이트 74는 논리 로우의 신호를 카운터 CNT1의 입력노드 P1로 공급하므로서 카운터 CNT1은 초기화 상태를 그대로 유지한다. 상기와 같은 상태에서 칼럼제어클럭 PIC이 하이로 천이되면, 노아게이트 76만이 하이의 신호를 카운터 CNT0의 입력노드 P1에 공급한다. 따라서, 전송게이트 92는 인버터 94의 출력에 의해 턴온되어 두 개의 인버터 88, 86으로 구성된 출력래치의 입력노드 87에 래치된 하이의 신호를 두 개의 인버터 82, 84으로 구성된 입력래치의 입력노드 81로 전송하여 래치시킨다. 따라서, 입력래치의 출력노드 83에는 노드 81과 상반된 논리 로우가 래치된다. 이와같은 상태에서 칼럼제어클럭 PIC가 로우로 천이되면 노아게이트 76의 출력은 로우로 천이된다. 상기 노아게이트 76의 출력이 로우로 천이되면 입력래치의 출력노드 83에 래치된 로우의 신호가 인버터 94의 출력에 의해 턴온되는 전송게이트 90를 통해 출력래치의 입력노드 87에 래치된다. 따라서, 카운터 CNT0의 출력노드 P2로부터는 논리 하이의 신호가 출력된다.
상기 카운터 CNT0의 출력이 하이로 되면, 인버터 80의 출력이 로우로 천이되고, PIC가 인에이블될 때 노아게이트 74가 인에이블상태로 천이된다. 상기와 같은 상태, 즉, 리세트신호 RESET가 하이로 입력되는 상태에서 칼럼제어클럭 PIC가 다시 하이-로우로 토글링되면, 상기 카운터 CNT0와 상기 카운터 CNT0에 종속접속된 카운터 CNT1은 4비트 2진카운팅 동작을 하여 입력되는 칼럼제어클럭 PIC를 니블모드로 카운팅한다.
즉, 리세트신호 RESET가 하이 상태로 유지되면, 상기 니블카운터 36는 최초 입력된 외부 어드레스의 값으로부터 4비트의 데이터를 억세스 할 수 있도록 칼럼어드레스버퍼 46-54의 외부 어드레스 Ai의 입력을 차단하도록 동작된다. 이의 동작은 제8도와 같이 동작된다. 제8도를 참조하면, 니블카운팅신호 PEAE는 칼럼 제어클럭 PIC의 4n+1(여기서 n은 0,1,2,3,4등의 자연수)번째 하강에지에서 로우로 천이되고, 상기 칼럼제어클럭 PIC의 4n(여기서 n은 1,2,3,4 등의 자연수) 번째 하강에지에서 하이로 천이됨을 알 수 있다.
만약, 기록제어신호 WEB가 토글링되어 니블카운터 36에 입력되는 칼럼제어클럭 PIC와 리세트신호 RESET가 제9도와 같이 변화되면, 카운터 CNT0, CNT1의 출력은 리세트신호 RESET가 로우로 되는 시점에서 로우로 리세트된다. 즉, 리세트신호 RESET가 로우로 입력되면, 인버터 72의 출력이 하이로 되므로서 각각의 카운터CNT0,CNT1내의 엔모오스 트랜지스터 96등이 턴온됨으로써 각각의 출력은 로우로 프리차아지되어 낸드게이트 78의 출력노드로부터 출력되는 니블카운팅신호 PEAE가 하이로 세트한다. 상기와 같이 니블카운팅신호 PEAE가 하이로 세트되면, 칼럼어드레스 버퍼 제어부 38는 칼럼 어드레스버퍼 46-54들이 외부의 칼럼어드레스 Ai를 받아 들이게끔 제어한다. 이와같은 동작은 제9도의 타이밍도를 참조하므로써 더욱 명확하게 이해된다. 상기 니블카운팅신호 PEAE는 하기에 설명되는 칼럼 어드레스 버퍼 제어신호 발생부 38에 입력되며, 이 신호의 사용관계는 하기에 설명되는 회로들을 이해함으로서 더욱 명확하게 이해 될 것이다.
제10도는 본 발명에 따른 칼럼 어드레스 버퍼 제어신호 발생부의 상세도로서, 이는 지연 반전된 칼럼제어클럭 DPIC과 니블카운팅신호 PEAE신호를 조합하여 상기 칼럼어드레스 버퍼 제어신호 PYALB를 발생하는 구조를 갖는다.
제4도에 도시된 상기 칼럼클럭발생부 32로부터 칼럼제어클럭 PIC가 발생되면, 이는 지연회로 94에 의해 소정지연되어 인버터 96의 입력노드에 공급된다. 따라서, 상기 인버터 96의 출력노드에 접속된 낸드 게이트 98은 상기 칼럼제어클럭 PIC이 로우의 상태로 입력되고 니블카운팅신호 PEAE가 하이의 상태일 때 외부의 어드레스를 선택하도록 칼럼어드레스 제어신호 PYALB를 로우로 출력한다. 이외에는 상기 칼럼어드레스 제어신호 PYALB를 하이로 출력하여 칼럼 어드레스 버퍼 46-56들이 내부 칼럼 어드레스 신호를 선택하도록 한다. 상기 칼럼 어드레스 버퍼 제어신호 PYALB는 제4도에 도시된 래치회로 42, 44 및 다수의 칼럼 어드레스 버퍼 46-56들이 제어신호로서 각각 공급된다.
제11도는 본 발명에 따른 니블칼럼 어드레스 신호 발생부 40의 상세도로서, 이는 제4도에 도시된 칼럼 어드레스 버퍼 46, 48로부터 출력되는 프리디코딩되어 출력되는 칼럼 어드레스 신호 CA0B를 반전하여 니블모드 칼럼 어드레스 신호 PCA0를 발생하는 인버터 100 및 상기 프리 디코딩된 칼럼 어드레스 신호 CA0에 의해 프리 디코딩된 칼럼 어드레스 신호 CA1, CA1B를 교대로 선택하여 니블모드 칼럼 어드레스 신호 PCA1를 발생하는 멀티플렉서로 구성된다. 상기의 멀티플렉서는 프리 디코딩된 칼럼 어드레스 신호 CA1와 CA1B에 입력노드가 접속되며 출력노드가 내부칼럼 어드레스 출력노드 PCA1에 접속된 인버터 110의 입력노드의 사이에 각각 접속된 전송게이트 102, 104와, 상기 프리디코딩된 칼럼어드레스 CA0의 입력노드에 직렬 접속된 인버터 106, 108로 구성되어 상기 전송게이트 102와 104을 배타적으로 구동하는 제어기들로 구성되어 있다.
상기와 같이 구성된 회로에 프리디코딩된 칼럼어드레스신호 CA0, CA0B,CA1, CA1B가 순차적으로 증가되어 입력되면, 내부 칼럼어드레스신호 PCA0, PCA1는 다음과 같이 어드레싱된다.
상기와 같이 동작되는 니블칼럼 발생부 40는 이 분야의 통상의 지식을 가진자에게 있어서는, 설계자의 의도에 따라 다른 순서로 어드레싱이 이루어지도록 변경될 수 있음은 자명한 것이다. 상기와 같이 발생된 내부니블칼럼 어드레스신호 PCA0, PCA1은 제 4도에 도시된 래치회로 42, 44에 각각 공급되며, 상기의 래치회로 42, 44들의 동작은 하기와 같다.
제12도는 제4도에 도시된 래치회로 42,44들의 상세도로서, 이는 칼럼 어드레스 버퍼 제어신호 PYALB와 칼럼제어클럭 PIC들이 배타적인 레벨을 가질 때 제11도의 상기 니블 칼럼 어드레스 신호 발생부 40로부터 출력되는 내부 칼럼 어드레스 신호 PCAi를 래치하고, 상기 칼럼 어드레스 버퍼 제어신호 PYALB가 하이이고, 칼럼제어클럭 PIC이 로우일 때 상기 래치된 내부칼럼어드레스 신호 PCAi를 칼럼 어드레스 버퍼 46-48로 공급하는 구성을 도시한 것이다.
지금, 칼럼 어드레스 버퍼 제어신호 PYALB와 칼럼제어클럭 PIC들이 배타적인 레벨을 가지면, 낸드게이트 114는 논리 하이신호를 전송게이트 116, 122들의 엔모오스 트랜지스터와 피모오스 트랜지스터의 게이트에 공급한다. 이때, 상기 낸드게이트 114의 출력은 인버터 115에 의해 반전되어 전송게이트 116의 피모오스 트랜지스터와 전송게이트 122의 엔모오스 트랜지스터의 게이트로 공급된다. 따라서, 전송게이트 116만이 턴온되어 니블칼럼발생부 40로부터 출력되는 내부칼럼 어드레스 PCAi를 인버터 118, 120으로 구성된 래치회로의 입력노드 117로 전송한다. 따라서, 상기 인버터 118, 120의 구성을 가지는 래치회로의 입력노드 117에는 내부칼럼어드레스신호 PCAi가 래치되고 출력노드 119에는 반전된 내부칼럼어드레스 PCAiB가 래치된다. 상기와 같이 래치된 내부칼럼 어드레스신호 PCAiB는 칼럼 어드레스 버퍼 제어신호 PYALB가 하이이고, 칼럼제어클럭 PIC이 로우일 때 낸드 게이트 114로부터 출력되는 로우의 신호에 응답하여 턴온되는 전송게이트 122을 통해 래치된 내부칼럼 어드레스신호 NCAi로서 출력된다. 상기와 같은 동작에 의해 래치된 내부칼럼어드레스신호 NCAi는 제13도와 같이 구성된 니블모드의 칼럼어드레스버퍼 46, 48의 입력노드로 공급된다.
제13도는 본 발명에 따른 칼럼 어드레스 버퍼의 상세도로서, 이는 칼럼어드레스버퍼 제어신호 PYALB의 논리 상태에 따라 외부 어드레스 Ai를 래치하여 니블모드의 초기 칼럼어드레스로 공급하거나 니블칼럼 발생부 40에 의해 순차적으로 증가된 니블모드의 내부칼럼어드레스신호 NCAi를 선택하여 제3도에 도시된 칼럼 디코더 26로 공급하는 것이다. 제13도의 구성 및 그 동작은 하기와 같다.
외부로부터 입력되는 외부 칼럼어드레스신호 Ai는 인버터 124에 의해 반전되어 씨모오스 인버터 126내의 입력노드에 접속된다. 상기 씨모오스 인버터 126내의 피모오스 트랜지스터의 소오스는 소오스가 전원전압 Vcc에 접속되고 게이트가 칼럼어드레스제어신호 PYALB에 접속된 피모오스 트랜지스터 128의 드레인에 접속되어 있다. 그리고, 상기 씨모오스 인버터 126내의 엔모오스 트랜지스터의 소스는 소오스가 접지전압 Vss에 접속되고 게이트가 인버터 132에 의해 반전된 칼럼어드레스제어신호 PYAL에 접속된 엔모오스 트랜지스터 130의 소오스에 접속되어 있다. 따라서, 상기 씨모오스 인버터 126은 상기 칼럼어드레스제어신호 PYALB가 논리 로우로 입력됨에 의해 턴온되는 피모오스 트랜지스터 128과 엔모오스 트랜지스터 130에 의해 구동되어 입력노드로 입력되는 외부칼럼어드레스 신호 Ai를 출력노드에 접속된 래치회로 134,136의 입력노드에서 래치시킨다.
상기 래치회로 134, 136의 입력노드에는 제12도에 도시된 래치회로 42,44의 출력노드 NCAi가 접속되어 있으며, 출력노드는 인버터 138을 통하여 칼럼디코더26의 입력노드에 접속되어 있다. 따라서, 상기 제13도와 같이 구성된 칼럼어드레스버퍼 46,48은 상기 칼럼어드레스버퍼제어신호 PYALB가 로우인 경우 외부칼럼어드레스 Ai를 래치회로 134,136을 통해 칼럼어드레스 CAi, CAiB를 제3도에 도시된 칼럼 디코더 26에 입력시킴을 알 수 있다.
만약, 상기 칼럼어드레스버퍼제어신호 PYALB가 하이인 경우 씨모오스 인버터 126의 출력을 차단하여 제12도로부터 래치 출력되는 내부칼럼어드레스신호 NCAi에 의하여 칼럼어드레스 CAi, CAiB를 제3도에 도시된 칼럼 디코더 26에 입력시킨다. 이때, 래치된 내부커럼어드레스 NCAi에 의해 생성되는 칼럼어드레스신호는 제11, 제12, 제13도에 전술된 어드레스 발생 시퀀스에 따라 발생되는 것이며, 니블모드 동작중 칼럼어드레스 스트로브 CASB가 하이의 상태에서 기록제어신호 WEB가 토글링하면 니블카운팅신호 PEAE가 하이로 프리차아지되어 상기 칼럼어드레스제어신호 PYALB를 다시 로우로 함으로써 다시 외부의 어드레스를 입력하여 칼럼디코더 26로 공급하게 동작된다.
상기한 바와 같이 본 발명은 기록제어신호 WEB의 토글링에 응답하여 니블모드로 동작중인 경우에도 외부의 어드레스에 의해 칼럼디코더를 구동함으로써 니블모드의 리이드 혹은 라이트중이더라도 새로운 어드레스의 지정에 의해 데이터를 입력 혹은 출력하게끔 동작됨을 알 수 있다. 이러한 동작은 하기의 제14도 및 제15도에 도시된 타이밍도를 참조하여 전술한 구성을 살핌으로써 더욱 명확히, 그리고, 간단히 이해될 것이다.
제14도는 본 발명에 따른 니블모드 다이나믹 랜덤 억세스 메모리 장치의 리이드 동작 타이밍도이다. 즉, 기록제어신호 WEB가 하이 상태로 유지될 때 본 발명에 의한 동작을 나타내는 타이밍도이다. 이는 리세트신호 RESET가 로우로 발생되지 않기 때문에 하나의 외부 칼럼어드레스신호의 입력에 대하여 통상의 니블 동작과 같이 4비트씩 리이드가 실행된다.
제15도는 본 발명에 따른 니블모드 및 다이나믹 랜덤 억세스 메모리 장치의 라이트에서 리이드 동작 모드 변경 및 리이드에서 라이트로의 동작모드 변경에 관한 동작 타이밍도이다. 즉, 칼럼 어드레스 스트로브 신호 CASB가 하이의 상태에서 기록제어신호 WEB가 토글링 했을때의 타이밍 다이어그램이다.
제15도를 참조하면 니블모드 동작중, 기록제어신호 WEB의 토글링에 의하여 로우로 발생된 리세트신호 RESET에 의해 니블카운팅신호 PEAE가 하이로 인에이블된다. 상기와 같이 리세트신호 RESET의 활성화에 의해 니블카운팅신호 PEAE가 하이로 천이되면, 즉시 외부로부터 입력되는 외부칼럼어드레스신호를 칼럼어드레스 버퍼 46,48이 받아들여 칼럼디코더 26로 공급하므로서 새로운 외부칼럼 어드레스에 의해 데이터의 리이드와 라이트를 수행할 수 있게 된다. 따라서, 제15도에 도시된 바와 같이, 외부의 칼럼어드레스 Y1에 의해 데이터 D0를 독출하고 기록제어신호 WEB의 천이에 의하여 외부로부터 새로운 입력하는 외부의 어드레스 Y2에 의해 연속적으로 3비트의 데이터를 기록할 수 있게 된다.
상술한 바와 같이 본 발명은, 니블모드시 기록제어신호 WEB의 토글링에 의해 하나의 비트의 데이터를 리이드한후 바로 여러 비트의 데이터를 기록 혹은 이와 반대의 동작을 실행할 수 있어 니블모드 DRAM의 동작을 향상 시킬 수 있는 이점이 있다. 따라서, 니블모드로 동작되는 메모리 장치의 동작을 기록제어신호의 천이만으로도 인벨리한 동작 없이 연속적으로 라이트에서 리이드 혹은 리이드에서 라이트로 천이시킬 수 있어 데이터 억세스 동작의 유연성을 높일 수 있게 된다.

Claims (7)

  1. 다수개의 메모리셀이 로우 및 칼럼 방향으로 배치되어 있는 메모리어레이와 로우 어드레스의 입력에 응답하여 상기 메모리어레이내의 워드라인을 선택하는 로우 디코더와, 칼럼어드레스의 입력에 응답하여 상기 메모리어레이내의 칼럼라인을 선택하는 칼럼디코더를 가지는 반도체 메모리 장치에 있어서, 외부어드레스를 프리디코딩하여 상기 칼럼디코더에 칼럼어드레스를 제공함과 동시에 니블모드카운팅 제어에 의해 상기 입력된 외부 어드레스로부터 소정 증가되는 내부칼럼 어드레스를 발생하는 칼럼어드레스버퍼와, 외부의 기록제어 신호의 천이에 응답하여 상기 외부어드레스를 상기 칼럼어드레스버퍼에 공급하여 이 외부어드레스로부터 다수개의 데이터가 연속적으로 데이터가 기록 혹은 독출되도록 제어하는 칼럼어드레스버퍼 제어수단을 포함함을 특징으로 하는 반도체 메모리 장치.
  2. 다수개의 메모리셀이 로우 및 칼럼 방향으로 배치되어 있는 메모리어레이와, 로우 어드레스의 입력에 응답하여 상기 메모리어레이내의 워드라인을 선택하는 로우 디코더와, 칼럼 어드레스의 입력에 응답하여 상기 메모리어레이내의 칼럼라인을 선택하는 칼럼디코더를 가지는 반도체 메모리 장치에 있어서, 칼럼 어드레스 스트로브 신호에 응답하여 이에 동기된 칼럼제어클럭을 발생하는 칼럼제어클럭 발생부와, 상기 칼럼제어클럭이 디스에이블된 구간에 상기 기록제어신호의 천이상태를 검출하여 리세트신호를 발생하는 리세트신호 발생부와, 상기 칼럼제어클럭을 니블카운팅함과 동시에 상기 리세트신호의 입력에 의해 니블카운팅을 리세트 하여 니블카운팅신호를 발생하는 니블카운터와, 상기 칼럼제어클럭과 상기 어드레스선택신호를 입력하여 외부칼럼어드레스/내부칼럼어드레스를 선택하기 위한 칼럼어드레스 제어신호를 발생하는 칼럼 어드레스 버퍼 제어부와, 프리디코딩된 하위 칼럼 어드레스 신호를 입력하여 니블모드시 미리설정된 순서에 의하여 내부칼럼 어드레스 신호를 발생하는 칼럼어드레스신호 발생부와, 상기 발생된 내부칼럼어드레스신호를 각각 상기 칼럼어드레스제어신호의 활성화에 응답하여 내부레지스터에 래치하고 상기 칼럼제어클럭에 토글에 따라 상기 저장된 내부칼럼어드레스를 출력하는 래치회로와, 외부 어드레스를 상기 칼럼어드레스제어신호의 비활성화에 의해 프리디코딩하여 칼럼어드레스로 버퍼링하고 상기 칼럼어드레스제어신호의 활성화에 의해 상기 래치된 내부칼럼 어드레스 신호를 프리디코딩 하여 칼럼어드레스로 버퍼링하는 다수의 칼럼어드레스버퍼로 구성함을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 칼럼제어클럭 발생부는 상기 칼럼어드레스 스트로브 신호를 반전하는 인버터임을 특징으로 하는 반도체 메모리 장치.
  4. 제2항에 있어서, 상기 칼럼어드레스버퍼들중 하위 2비트의 칼럼어드레스버퍼들 각각은, 상기 칼럼어드레스버퍼 제어신호의 논리상태에 따라 외부 어드레스를 래치하여 프리디코딩된 칼럼어드레스신호를 상기 칼럼디코더에 공급하거나, 상기 니블칼럼 발생부로부터 순차적으로 증가된 니블모드의 내부칼럼어드레스 신호를 프리디코딩하여 상기 칼럼디코더로 공급함을 특징으로 하는 반도체 메모리 장치.
  5. 제2항에 있어서, 상기 칼럼어드레스버퍼들중 하위 2비트의 칼럼어드레스 버퍼들 각각은, 상기 칼럼어드레스버퍼제어신호의 비활성화에 응답하여 외부로부터의 어드레스를 프리디코딩하여 상기 칼럼디코더에 공급하는 외부 어드레스 선택수단과, 상기 칼럼어드레스버퍼제어신호의 활성화에 응답하여 상기 외부어드레스의 입력을 차단함과 동시에 상기 래치된 내부칼럼어드레스 신호를 프리디코딩하여 상기 칼럼디코더로 공급하는 내부칼럼어드레스 선택수단으로 구성함을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 칼럼어드레스 버퍼 제어신호 발생부는, 상기 칼럼제어클럭을 지연반전하는 지연수단과, 상기 지연반전된 제어클럭과 상기 니블카운팅 신호를 비교하여 서로 배타적일 때 칼럼어드레스버퍼제어신호를 활성화시키고, 상기 두 신호가 활성화상태일 때 상기 칼럼어드레스버퍼제어신호를 비활성화 시키는 수단으로 구성함을 특징으로 하는 반도체 메모리 장치.
  7. 제2항 내지 제6항중 어느 하나의 항에 있어서, 리세트신호 발생부는, 상기 칼럼 어드레스 스트로브 신호가 비활성화된 상태에서 상기 기록 제어신호의 토글상태의 레벨을 래치 저장하는 제1레지스터와, 상기 제1레지스터에 래치된 상기 기록제어신호를 소정 지연하는 지연소자 및 상기 지연된 기록제어신호와 상기 래치 저장된 기록제어신호를 비교하여 두 신호가 동일할 때 리세트펄스를 발생하는 비교수단으로 구성함을 특징으로 하는 반도체 메모리 장치.
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