JP3789340B2 - 半導体記憶装置、およびそのデータ処理方法 - Google Patents
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Description
【発明の属する技術分野】
この発明は、シンクロナスDRAM(Synchronous Dynamic Random Access Memory)などの半導体記憶装置に関する。
【0002】
【従来の技術】
シンクロナスDRAMなどの半導体記憶装置では、データの最小単位である1ビットを記憶するメモリセルがマトリックス状に配列されており、外部から与えられるアドレス信号に基づいてワード線を活性化した後に列線を選択することにより、選択されたビット線を介してメモリセルに対するデータの書き込みや読み出しが行われている。
【0003】
以下、ビット線の選択に着目して、従来の半導体記憶装置の構成を説明する。後述する図2に示すように、メモリセルMCが配列されたメモリセルアレイ上には行方向に複数のワード線WLが配線され、列方向には複数のビット線BLが配線されている。各ワード線WLには、隣り合うビット線BLのメモリセルが同時に選択されないように、奇数番目または偶数番目の何れかの列に属するメモリセルのみが接続されている。
【0004】
また、隣り合う2本のビット線BL(例えばビット線BL0とBL1)に対して1つのセンスアンプSA(例えばセンスアンプSA0)が設けられている。このセンスアンプSAは、フリップフロップを主体として構成されたラッチ型のセンスアンプであり、所定のタイミングで活性化されてメモリセルMCからビット線BLに現れる微弱なデータ信号をセンス(ラッチ)して増幅する。
【0005】
各ビット線BLは、列選択用トランジスタT(T01〜T32)を介してデータ線DB(DBa,DBb)に接続される。各列選択用トランジスタTは、センスアンプSAが接続された1対のビット線BLを単位として、各ビット線がデータ線DBに接続されるように列選択信号YS(YS01〜YS04)により導通制御される。
【0006】
データ線DBは、データアンプ410に接続され、このデータ線上に現れたメモリセルMCからのデータ信号が増幅される。この図に示す例では、1つのデータアンプ410に対し、ビット線BL0〜BL7を繰り返し単位として合計512本のビット線が設けられている。
【0007】
図11に、外部から入力された列アドレス信号をデコードして上述の列選択信号YSを生成するための従来のデコーダ回路の一例を示す。同図において、列プリデコーダ321A〜323Aは、図示しないアドレスバッファ回路を介して外部から入力された列アドレス信号YA0〜YA8をプリデコードするものであり、バッファリング信号φ0により活性化されて動作する。
【0008】
列デコーダ330Aは、各列プリデコーダからの信号をデコードして上述の列選択用トランジスタTの導通状態を制御するための列選択信号YS01〜YS04を生成するものであり、合計64個の列デコーダ330Aが存在する。また、各列デコーダ330Aは、列プリデコーダ321Aからの信号に応じて列選択用信号YS01〜YS04の何れかを特定するように構成され、列プリデコーダ322Aおよび323Aからの信号に応じて64個の列デコーダのうちの1個のみが活性化される。
【0009】
つまり、図11に示すデコーダ回路が出力する列選択信号の信号数は256となり、外部からの列アドレス信号に応じてその中の1つの列選択信号のみが活性化される。図11に示すデコーダ回路は2セット準備され、アドレス信号YA8により何れかのセットが選択される。したがって、最終的には512あるうちの1つが選択される。
【0010】
上述の半導体記憶装置によれば、列デコーダ330Aから出力される列選択信号YS(YS01〜YS04)は、列プリデコーダ321A〜323Aに入力される列アドレス信号に同期して遷移し、上述の列選択用トランジスタTの導通状態を制御して1対のビット線を選択する。
【0011】
【発明が解決しようとする課題】
ところで、通常、上述の従来の半導体記憶装置では、配線負荷に起因した列アドレス信号間のタイミング上のずれを最小限に抑えるため、各アドレスバッファ回路をチップ上に集中配置し、各アドレスバッファ回路と列プリデコーダ回路との間の配線長を揃えている。また、メモリの大容量化に伴い、配線領域を最小限に抑える必要上、各アドレスバッファ回路の列アドレス信号用の配線は、互いに隣接して群をなすように形成されている。
【0012】
このように列アドレス信号用の配線を隣接させると、配線間にカップリング容量が形成され、このカップリング容量を介して配線間にクロストークが生じる。このため、列プリデコーダ回路に入力される各列アドレス信号間にタイミング上のずれが生じる結果、列デコーダ回路が出力する列選択信号間にもタイミング上のずれが生じ、ビット線が多重選択される場合が生じる。
【0013】
ここで、配線間のカップリング容量に起因して列アドレス信号間にタイミング上のずれが生じるメカニズムについて、隣接する2本の配線に着目して具体的に説明する。いま、隣接する2本の配線上の列アドレス信号のレベルが同一方向(共にLレベルからHレベル、または共にHレベルからLレベル)に遷移するものとした場合、この配線間に形成されたカップリング容量の両端子間の電位差はほぼ一定に保たれ、列アドレス信号が遷移することによりこのカップリング容量が充放電されることはほとんどない。したがって、この場合、カップリング容量は顕在化せず、配線上の列アドレス信号はカップリング容量の影響を受けることなく高速に伝送される。
【0014】
ところが、隣接する2本の配線上の列アドレス信号が互いに逆方向に遷移する場合や、一方の配線上の信号のみが遷移する場合には、配線間のカップリング容量が充放電され、このカップリング容量が顕在化する。したがってこの場合、配線上の列アドレス信号はカップリング容量の影響を受け、図12(上段の波形)に例示するように、各列アドレス信号間にタイミング上のずれが生じる。この結果、図12(下段の波形)に例示するように、列アドレス信号に同期して遷移する列プリデコーダ回路の各出力信号(列選択信号)にもタイミング上のずれが生じる。
【0015】
なお、図12の上段に示す例では、波形YFDおよびYFUが、例えば列アドレス信号YA0〜YA8のうち、最も伝搬速度の速いものの立ち上がり波形および立ち下がり信号波形を表し、波形YLUおよびYLDが、最も伝搬速度の遅いものの信号波形を表わす。また、図12の下段に示す波形PFDおよびPFUは、上段に示す波形YFDおよびYFUに対応する列プリデコーダ回路の出力波形であり、下段に示す波形PLUおよびPLDは、上段に示す波形YLUおよびYLDに対応する列プリデコーダ回路の出力波形である。
【0016】
この図12に示す例の場合、列プリデコーダ回路から出力される各信号が波形PFUと波形PLDに沿って遷移するとき、瞬時的に複数の列選択信号が活性状態となり、ビット線が多重選択される。また、列プリデコーダ回路から出力される各列選択信号が波形PFDと波形PLUに沿って遷移するとき、複数の列選択信号が同時に活性状態となることがなく、ビット線が多重選択されることはない。
【0017】
また、レイアウトの制約上、アドレスバッファ回路を分散配置せざるを得ない場合がある。この場合、各アドレス信号の配線も分散されるため、アドレスバッファ回路から列プリデコーダ回路までの配線長が必ずしも同等とならず、各配線上の負荷が異なったものとなる。
【0018】
このため、各アドレスバッファ回路が同一のクロックタイミングで外部からアドレス信号を取り込んだとしても、列プリデコーダ回路に入力される列アドレス信号のタイミングにずれが生じ、この結果、この列プリデコーダ回路から出力される列選択信号にタイミング上のずれが生じることとなる。
【0019】
このように列選択信号にタイミング上のずれが生じるとビット線が多重選択され、次のような問題が生じる。第1の問題として、ライトリカバリ特性が悪化する。すなわち、図2において、例えばビット線BL0,BL1からビット線BL2,BL3に選択対象を切り替える場合、それまで活性化されていた列選択信号YS01を非活性化すると共に列選択信号YS02を活性化する。
【0020】
このとき、例えば列選択信号YS01が図12の下段に示す波形PLDに沿って遷移し、列選択信号YS02が同図に示す波形PFUに沿って遷移すると、列選択信号YS01および列選択信号YS02が共にHレベルとなって活性化される期間が発生する。この結果、列選択用トランジスタT01,T02およびT11,T12が同時に導通する期間が生じる。この場合、センスアンプSA1から出力されるデータ信号は、センスアンプSA0が出力するデータ信号による干渉を受け、データの読み出し動作が阻害される。特にデータの書き込みを行った後のサイクルで読み出しを行う場合に上述のデータの干渉が顕著となり、ライトリカバリ特性が悪化する。
【0021】
第2の問題として、データ線のプリチャージが不十分となり、データアンプの動作マージンが悪くなる。すなわち、通常、ビット線BLを切り替えてデータ線DB上に別のメモリセルからのデータ信号を出力する場合、このデータ線DBに残留するそれまでのデータ信号を消去するためにデータ線のプリチャージが行われる。
【0022】
このとき、上述のように列選択用トランジスタT(例えばT01,T02)が導通状態となっていて、ビット線BLがデータ線DBに接続されていると、比較的大きな駆動能力を有するセンスアンプSA(例えばセンスアンプSA1)がプリチャージ中のデータ線DBを駆動することとなる。このため、データ線のプリチャージが不十分となり、データアンプの動作マージンが低下する。仮に、このプリチャージ期間中に各センスアンプSAを非活性化してデータ線を駆動しないようにしたとしても、データ線にはビット線の負荷が接続された状態となり、データ線のプリチャージに時間を要することとなる。
【0023】
第3の問題として、データの読み出し時間(アクセスタイム)にバラツキが生じる。すなわち、図2において、データアンプ410は、所定のタイミングで活性化されてデータ線DBに現れたデータ信号を増幅し、これを後段の回路に出力する。このとき、データアンプ410を活性化させるタイミングは、データ線DB上のデータ信号が所定の振幅となったときにデータアンプ410が動作するように設定される。
【0024】
しかしながら、上述のように、列選択信号YSのタイミングにずれが生じると、各ビット線BLからデータ線上に現れるデータ信号の伝達時間にずれが生じる。この結果、データ線上のデータ信号の振幅にバラツキが生じ、データの読み出し時間にバラツキが生じることとなる。
【0025】
この発明は、上記事情に鑑みてなされたもので、ビット線の切替動作に伴ってビット線が多重選択されることがなく、このビット線の多重選択に起因した電気的特性の劣化を招くことのない半導体記憶装置を提供することを目的とする。
【0026】
【課題を解決するための手段】
上記課題を解決達成するため、この発明は以下の構成を有する。すなわち、この発明にかかる半導体記憶装置は、複数のメモリセルをマトリックス状に配列してなるメモリセルアレイと、前記メモリセルを行単位で選択するワード線と、センスアンプと選択されたメモリセルとを接続する列線と、前記列線と所定のデータ線との間に設けられた列選択用トランジスタと、読み込み時にセンスアンプからデータ線に出力されたデータを増幅するデータアンプ回路と、書き込み時に外部から入力されたデータを前記データ線に供給するライトバッファ回路と、外部から入力される外部クロック信号(CLK)に同期して外部からアドレス信号(ADi)を取り込むアドレスバッファ回路と、外部から取り込まれるリードコマンド(RED)またはライトコマンド(WRT)によって活性化されるリードライト信号(RW)と、外部クロック信号(CLK)から派生された第1クロック信号(ICLK)と、前記リードライト信号(RW)が非活性化されている間は所定のレベルに固定され、前記リードライト信号(RW)が活性化されている間に前記第1クロック信号(ICLK)から派生されて出力される第2クロック信号(φCLK)と、前記第2クロック信号(φCLK)から派生された第3クロック信号(φ1)と、前記リードライト信号(RW)が非活性化されている間は所定のレベルに固定され、前記リードライト信号(RW)が活性化されている間は第2クロック信号(φCLK)の所定方向のエッジを検出して所定のパルス幅を有する第4クロック信号(ψ)を生成するパルス生成回路と、前記第4クロック信号(ψ)が非活性化されている間は前記列選択用トランジスタを非導通状態に制御する列選択回路とを備え、前記第3クロック信号(φ1)で前記データ線および前記データアンプを初期化するとともに、前記列選択用トランジスタを非導通状態にする前記第4クロック信号(ψ)と、前記データ線および前記データアンプを初期化する前記第3クロック信号(φ1)とを、前記第2クロック信号(φCLK)で共通に生成にするようにしたことを特徴とする。
【0027】
この発明によれば、前記アドレス信号(ADi)は、複数の行アドレス信号と複数の列アドレス信号(YA)とからなり、前記複数の列アドレス信号(YA)の組み合わせを入力して択一的に活性化される列プリデコード信号(YP)を出力する複数の列プリデコーダ回路と、前記列プリデコード信号(YP)に応じて前記列選択用トランジスタを選択的に導通させる列選択信号(YS)を出力する複数の列デコーダ回路とを備え、前記列プリデコーダ回路は、前記第4クロック信号(ψ)に基づき所定の期間にわたって前記複数の列プリデコード信号(YP)を非活性状態に固定することを特徴とする。
【0028】
前記アドレス信号(ADi)は、複数の行アドレス信号と複数の列アドレス信号(YA)とからなり、前記複数の列アドレス信号(S1)の組み合わせを入力して択一的に活性化される列プリデコード信号(S3)を出力する複数の列プリデコーダ回路と、前記列プリデコード信号(S3)に応じて前記列選択用トランジスタを選択的に導通させる列選択信号(YS)を出力する複数の列デコーダ回路とを備え、前記列プリデコーダ回路は、前記列アドレス信号(S1)を取り込むに際し、それまで出力していた列プリデコード信号(S3)の信号状態を保持し、この信号状態および前記第4クロック信号(ψ)に基づき、前記第4クロック信号(ψ)が非活性化されている期間にわたって前記列プリデコード信号(S3)の前記保持された信号状態に応じて前記列プリデコード信号(S3)の信号状態を非活性状態に固定することを特徴とする。
【0029】
この発明の半導体記憶装置のデータ処理方法によれば、複数のメモリセルをマトリックス状に配列してなるメモリセルアレイ上で前記メモリセルをワード線により行単位で選択し、列線を介してデータの書き込みおよび読み出しを行う方法であって、外部から入力される外部クロック信号(CLK)に同期して外部からアドレス信号(ADi)を取り込むステップと、前記外部クロック信号(CLK)から第1クロック信号(ICLK)を生成するステップと、外部から入力されたリードコマンド(RED)およびライトコマンド(WRT)をデコードし、リードライト信号(RW)を生成するステップと、前記リードライト信号(RW)が非活性化されている間は所定のレベルに固定され、前記リードライト信号(RW)が活性化されている間は前記第1クロック信号(ICLK)から第2クロック信号(φCLK)を生成するステップと、前記第2クロック信号(φCLK)から第3クロック信号(φ1)を生成するステップと、前記リードライト信号(RW)が活性化されている間、前記第2クロック信号(φCLK)の所定方向のエッジを検出して所定のパルス幅を有する第4クロック信号(ψ)を生成するステップと、前記第4クロック信号(ψ)が活性化されている間は前記列線と所定のデータ線との間に設けられた列選択用トランジスタにより前記列線を選択的に前記データ線と接続するステップと、前記第4クロック信号(ψ)が非活性化されている間は前記列選択用トランジスタを非導通状態に制御するステップと、前記第3クロック信号(φ1)で前記データ線およびデータアンプを初期化するステップと、読み込み時に前記列線から前記データ線に出力されたデータをデータアンプにより増幅するステップと、前記書き込み時に外部から入力されたデータを増幅して前記データ線に供給するステップとを備え、前記列選択用トランジスタを非導通状態にする第4クロック信号(ψ)と、前記データ線および前記データアンプを初期化する前記第3クロック信号(φ1)とを、共通の前記第2クロック信号(φCLK)に基づき生成にするようにしたことを特徴とする。
【0030】
前記アドレス信号(ADi)は、複数の行アドレス信号と複数の列アドレス信号(YA)とからなり、前記複数の列アドレス信号(YA)の組み合わせを入力して択一的に活性化される列プリデコード信号(YP)を出力するステップと、前記第4クロック信号(ψ)に基づき所定の期間にわたって複数の前記列プリデコード信号(YP)を非活性状態に固定するステップと、前記列プリデコード信号(YP)に応じて前記列選択信号(YS)を生成し、前記列選択用トランジスタを選択的に導通させるとステップとを備えたことを特徴とする。
【0031】
前記アドレス信号(ADi)は、複数の行アドレス信号と複数の列アドレス信号(S1)とからなり、前記複数の列アドレス信号(S1)の組み合わせを入力して択一的に活性化される列プリデコード信号(S3)を出力するステップと、前記列プリデコード信号(S3)に応じて前記列選択信号(YS)を生成し、前記列選択用トランジスタを選択的に導通させるステップとを備え、前記列アドレス信号(S1)を取り込むに際し、それまで出力していた前記列プリデコード信号(S3)の信号状態を保持し、この信号状態および前記第4クロック信号(ψ)に基づき、前記第4クロック信号(ψ)が非活性化されている期間にわたって前記列プリデコード信号(S3)の前記保持された信号状態に応じて前記列プリデコード信号(S3)の信号状態を非活性状態に固定することを特徴とする。
【0032】
【発明の実施の形態】
以下、シンクロナスDRAMを例として、図面を参照しながらこの発明の形態の形態を説明する。なお、各図において共通する要素には同一符号を付す。
【0033】
実施の形態1
図1に、この発明の実施の形態1にかかるシンクロナスDRAM(半導体記憶装置)の概略構成を示す。同図において、メモリセルMCは、データの最小単位である1ビットを記憶するものであり、記憶するデータの内容に応じた電荷を蓄積するキャパシタと、この電荷をビット線に転送するためのMOSトランジスタとから構成される。
【0034】
複数のメモリセルMCは、マトリックス状に配列されてメモリセルアレイ10を構成する。メモリセルアレイ10上のメモリセルMCは、ワード線WLにより行単位で選択されてビット線BLと電気的に接続され、このビット線を介してデータの書き込みおよび読み出しが行われる。また、後述する図2に示すように、各ビット線BLは、外部からの列アドレス信号に基づいて導通制御される列選択用トランジスタT(T01〜T32)を介してデータ線DB(DBa,DBb)に接続されている。
【0035】
説明を図1に戻す。行アドレスバッファ回路200は、後述の外部クロック信号CLKに同期して、外部からのアドレス信号ADiのうち、ワード線WLを活性化するための行アドレス信号を取り込み、これを内部の信号レベルに変換するためのものである。この行アドレスバッファ回路200は、行アドレス信号の各ビット毎に設けられる。
【0036】
行デコーダ回路210は、行アドレスバッファ回路200により取り込まれた行アドレス信号をデコードして、メモリセルアレイ10上のワード線WLを択一的に活性化するものである。図示しないが、必要に応じて行アドレスバッファ回路200からの信号はプリデコードされて行デコーダ回路210に入力される。
【0037】
列アドレスバッファ回路300は、後述の外部クロック信号CLKに同期して外部からのアドレス信号ADiのうち、ビット線を選択するための列アドレス信号を取り込み、これを内部回路に適合する信号レベルに変換するものである。列アドレスカウンタ回路310は、外部から与えられる列アドレス信号を先頭アドレスとしてバースト長分の連続した列アドレス内部信号YAを生成するものである。
【0038】
列プリデコーダ回路320は、この発明の特徴部に係る回路部分であり、アドレスカウンタ回路310からの列アドレス信号をプリデコードして、列アドレス領域のn分の1(n:偶数)を選択する列アドレスプリデコード信号YPを生成するものである。この詳細な構成については後述する。列デコーダ回路330は、列プリデコーダ回路320からの信号をデコードして列選択信号YSを上述の列選択用トランジスタTのゲートに与え、ビット線BLを選択するものである。
【0039】
センスアンプ回路400は、ビット線BL上に現れたメモリセルMCからのデータ信号をセンスして増幅するためのもので、後述する複数のラッチ型のセンスアンプから構成される。また、図示しないが、このセンスアンプ回路400の領域には、データ線DBが配線されている。このデータ線DBには、上述の列選択信号YSで選択されたビット線BLが電気的に接続される。
【0040】
データアンプ回路410は、センスアンプ回路400からデータ線DBに出力されたデータ信号を増幅するもので、例えばカレントミラー型のセンスアンプから構成される。ラッチ回路420は、データアンプ回路410から順次出力されるデータをラッチして一時的に格納するもので、上述のアドレスカウンタ回路310により生成された連続する列アドレス信号で特定されるデータが格納される。
【0041】
出力バッファ回路430は、外部負荷を駆動して、ラッチ回路420にラッチされたデータを外部に送出するためのものである。入力バッファ回路440は、外部から与えられるデータを取り込むためのもので、このデータの信号レベルをこの装置の内部回路に適合する信号レベルに変換するものである。ライトバッファ回路450は、上述のデータ線DBを駆動して、入力バッファ回路440により取り込まれたデータをメモリセルMCに書き込むためのものである。
【0042】
制御回路500は、チップセレクト信号/CS(CSバー)、ロウアドレスストローブ信号/RAS(RASバー)、カラムアドレスストローブ信号/CAS(CASバー)、コマンド信号CMDなどの制御信号を外部クロック信号CLKの立ち上がりエッジで取り込んで動作モードを設定するなど、装置全体の動作を制御するものである。
【0043】
図2に、メモリセルアレイ10およびセンスアンプ回路400の周辺の詳細な回路構成を示す。同図に示すように、メモリセルMCが配列されたメモリセルアレイ10上には、行方向に複数のワード線WLが配線され、列方向には複数のビット線BLが配線されている。各ワード線WLには隣り合うビット線BLのメモリセルが同時に活性化されないように、2本のビット線に対して1個の割合でメモリセルMCが配置されている。
【0044】
また、隣り合う2本のビット線BLに対して1個のセンスアンプSA(SA0〜SA3)がそれぞれ設けられている。このセンスアンプSAは、フリップフロップを主体として構成されたラッチ型のセンスアンプであり、所定のタイミングで活性化されてメモリセルMCからビット線BLに現れる微弱なデータ信号をラッチして増幅する。
【0045】
各ビット線BLは、列選択用トランジスタT(T01〜T32)を介してデータ線DBに接続される。各列選択用トランジスタTは、列選択信号YS(YS01〜YS04)により導通制御され、センスアンプSAが接続された1対のビット線BLを単位として各ビット線を1対のデータ線DBa,DBbに電気的に接続する。データ線DBは、データアンプ410に接続される。図示しないが、この例では、1つのデータアンプ410に対し、ビット線BL0〜BL7を繰り返しの単位として合計512本のビット線が割り付けられている。
【0046】
次に、図1に示す列プリデコーダ回路320および列デコーダ回路330の構成について、図3を用いて詳細に説明する。図3に示すように、列プリデコーダ回路320は、列アドレス信号YA0,YA1をデコードして列アドレス領域の4分の1を選択する信号YP1(4ビット信号)を生成する列プリデコーダ3201と、列アドレス信号YA2〜YA4をデコードして列アドレス領域の8分の1を選択する信号YP2(8ビット信号)を生成する列プリデコーダ3202と、列アドレス信号YA5〜YA7をデコードして列アドレス領域の8分の1を選択する信号YP3(8ビット信号)を生成する列プリデコーダ3203とからなる。
【0047】
列デコーダ回路330は、列デコーダ3301〜3364からなり、これら列デコーダ3301〜3364には、上述の列プリデコーダ3201からの信号YP1が共通に入力されると共に、列プリデコーダ3202から出力される信号YP2の1ビットと、列プリデコーダ3203から出力される信号YP3の1ビットとの組み合わせ信号が入力される。
【0048】
後述するように、列プリデコーダ3201の出力信号YP1の全てのビットが非活性化されると、列デコーダ回路330の出力信号の全てが非活性化されるように構成されている。また、図示しないが、図3に示す回路ブロックは2つ存在し、列プリデコーダ3201に入力される列アドレス信号YA8により、これらの回路ブロックの何れか一方が活性化されるように構成されている。
【0049】
図4に、列プリデコーダ回路320を構成する列プリデコーダ3201の具体的な構成例を示す。列プリデコーダ3201は、後述するバッファリングクロック信号ψおよび列アドレス信号YA8により活性状態が制御されて動作し、前述のアドレスカウンタ回路310から入力する列アドレス信号YA0の正相信号または逆相信号の何れかと、列アドレス信号YA1の正相信号または逆相信号の何れかとの組み合わせに応じて、列アドレス領域の4分の1を選択する信号YPm(YP01〜YP04)を生成するように構成される。
【0050】
ここで、mは列プリデコーダ3201〜3203に対応するインデックスであり、信号YPmは、m=1,2,3の場合にそれぞれ列プリデコーダ3201,3202,3203が出力する信号YP1,YP2,YP3を表わす。
【0051】
列プリデコーダ3201の構成をさらに具体的に説明する。列アドレス信号YA0の正相信号はNANDゲート320D,320Fに入力され、その逆相信号はNANDゲート320C,320Eに入力される。また、列アドレス信号YA1の正相信号はNANDゲート320E,320Fに入力され、その逆相信号はNANDゲート320C,320Dに入力される。NANDゲート320C〜320Fには、後述するバッファリングクロック信号ψが共通に入力される。
【0052】
NANDゲート320C〜320Fの各出力信号はインバータ320G〜320Kにより反転されてNANDゲート320L〜320Pの一方の入力部に与えられる。これらNANDゲート320L〜320Pの他方の入力部には、欠陥救済用の図示しない冗長列を選択するための信号YREDが共通に与えられる。NANDゲート320L〜320Pの出力信号はインバータ320Q〜320Tにより反転され、信号YPmとされる。信号YREDは、冗長列を選択する際にLレベルとなり、冗長列を選択しない場合にはHレベルに固定される。したがって、冗長列を選択する場合には、NANDゲート320L〜320Pの出力はHレベルに固定されて信号YPmはLレベル(非活性状態)に固定される。
【0053】
なお、列プリデコーダ3202,3203は、入力される列アドレス信号の種類とその信号数が異なる点を除けば、列プリデコーダ3201と同様に構成される。ただし、列プリデコーダ3202,3203では、バッファリングクロック信号ψに代えて後述するリードライト信号RWに応じて活性化されるバッファリング信号φ0が入力される。
【0054】
次に、列デコーダ回路330の構成を詳細に説明する。図3に示すように、列デコーダ回路330は、列デコーダ3301〜3364からなる。これら列デコーダ3301〜3364のそれぞれは、上述の列プリデコーダ3201からの信号YP1に応じて列アドレス領域の4分の1を選択する4本の列選択信号YSn(YS01〜YS04)を出力する。
【0055】
ここで、nは、列デコーダ3301〜3364に対応するインデックスを表わし、例えばn=1の場合、「YSn」は、列デコーダ3301の出力信号を表す。列デコーダ3301〜3364の何れか1つ(64分の1)が、信号YP2(8ビット信号のうちの1ビット)とYP3(8ビット信号のうちの1ビット)との組み合わせにより特定される。
【0056】
図5に、列デコーダ3301の具体的な構成例を示す。同図に示すように、NANDゲート330A〜330Dには、列プリデコーダ3201からの信号YP01〜YP04がそれぞれ入力されると共に、列プリデコーダ3202からの信号YP2(8ビットのうちの1ビット)と列プリデコーダ3203からのYP3(8ビットのうちの1ビット)が共通に入力される。NANDゲート330A〜330Dの出力信号はインバータ330E〜330Hにより反転されて列選択信号YSnとされる。なお、列デコーダ3302〜3364は、入力される列アドレス信号の組み合わせが異なる点を除けば、列デコーダ3301と同様に構成される。
【0057】
上述した列デコーダ回路330から出力される列選択信号YS01〜YS04(n=1〜64)は、前述の図2に示す列選択用トランジスタT01〜T32に与えられ、列アドレス信号に応じて1対のビット線BLのみがデータ線DBに接続される。
【0058】
上述の図2ないし図5に示す構成によれば、各列デコーダ3301〜3364のそれぞれから4本の列選択信号YS01〜YS04が出力され、合計256本の列選択信号が出力される。ここで、列アドレス信号YA2〜YA7により列デコーダ3301〜3364のうちの1つの列デコーダが特定され、さらに列アドレス信号YA0,YA1により列選択信号YS01〜YS04のうちの1つの信号が活性化される。つまり、256あるうちの1つが選択される。実際には、図3に示す回路ブロックが2つ存在するので、512あるうちの1つが最終的に選択され、図2に示す512本のビット線BLについての選択が行われる。
【0059】
次に、図6に、上述のバッファリングクロック信号ψおよびバッファリング信号φ0の信号生成回路を示す。この信号生成回路は、後述するクロック同期信号φCLKの立ち下がりを検出してバッファリングクロック信号ψを生成する機能と、後述するリードライト信号RWからバッファリング信号φ0を生成する機能を実現する。
【0060】
すなわち、NANDゲート600Bの一方の入力部には、インバータ600Aによりクロック同期信号φCLKを反転させて得られる信号が与えられ、他方の入力部には、インバータ600Aの出力信号を遅延回路600Cにより遅延させてインバータ600Dにより反転させた信号が与えられる。NANDゲート600Bの出力信号はNANDゲート600Eの一方の入力部に与えられ、この出力信号がバッファリングクロック信号ψとされる。
【0061】
一方、リードライト信号RWは、インバータ600F,600Gおよびバッファ600Hによりバッファリング信号φ0とされる。インバータ600Gの出力に現れるリードライト信号RWの正相信号は上述のNANDゲート600Eの他方の入力部に与えられる。
【0062】
この信号生成回路によれば、リードライト信号RWがHレベルの場合、NANDゲート600Eは、NANDゲート600Bの出力信号に応じた信号をバッファリングクロック信号ψとして出力する。すなわち、例えばクロック同期信号φCLKがHレベルからLレベルに遷移すると、NANDゲート600Bの2つの入力部には、遅延回路600Cの遅延時間に相当する時間にわたって共にHレベルの信号が印加され、NANDゲート600Bの出力がLレベルとなる。この結果、バッファリングクロック信号ψとしてLレベルのパルス信号が出力される。
【0063】
逆に、クロック同期信号φCLKがLレベルからHレベルに遷移すると、NANDゲート600Bの2つの入力部には、遅延回路600Cの遅延時間に相当する時間にわたって共にLレベルの信号が印加され、NANDゲート600Bの出力がそれまでのHレベルを維持し、バッファリングクロック信号ψがHレベルを維持する。すなわち、この信号生成回路によれば、クロック同期信号φCLKの立ち下がりエッジでLレベルのパルス信号がバッファリングクロック信号ψとして生成される。
【0064】
以下、このように構成されたこの実施の形態1にかかる半導体記憶装置の動作について、図7に示すタイミングチャートを参照しながら説明する。まず、動作の説明にあたって図7に示す信号を説明する。この図において、上段側に記載された外部クロック信号CLK〜データDiは、外部から印加される外部信号であり、下段側に記載された内部基準クロック信号ICLK〜データ信号DATAは、この装置内部で生成される内部信号である。
【0065】
以下、詳細に説明する。外部クロック信号CLKは、この装置の動作のタイミング上の基準を与える信号である。ロウアドレスストローブ信号/RASは、外部から印加されるアドレス信号を行アドレス信号として取り込むための制御信号であり、カラムアドレスストローブ信号/CASは、外部からのアドレス信号を列アドレス信号として取り込むための制御信号である。
【0066】
ライトイネーブル信号/WEは、書き込み動作または読み出し動作を規定する制御信号である。チップセレクト信号/CSは、この装置全体のの活性状態を制御する制御信号である。コマンド信号CMDは、この装置の動作モードを規定する制御信号である。アドレス信号ADiは、データの格納先(番地)を指定する信号である。データDiは、記憶対象の情報が反映された情報信号である。
【0067】
内部基準クロック信号ICLKは、外部クロック信号CLKから派生されたクロック信号である。バッファリング信号φ0は、カラムアドレスストローブが取り込まれた後にリードライト信号RWにより活性化される内部信号である。リードライト信号RWは、リードコマンド(RED)またはライトコマンド(WRT)によって活性化される内部信号である(図7では、リードライト信号RWの波形は、バッファリング信号φ0の波形を流用して表現されている)。
【0068】
クロック同期信号φCLKは、内部基準クロック信号ICLKから派生されたクロック信号であって、内部基準クロック信号ICLKと逆論理(Lパルス)を有し、バッファリング信号φ0が活性化された場合に活性化される。バッファリングクロック信号ψは、クロック同期信号φCLKの立ち下がりを検出して得られるパルス信号であって、バッファリング信号φ0が活性化された場合に活性化される。
【0069】
列アドレス信号YAは、外部からのアドレス信号ADiを列アドレス信号として取り込んで得られる内部信号である。列アドレスプリデコード信号YPは、列アドレス信号YAをデコードして得られる内部信号である。列選択信号YSは列アドレスプリデコード信号YPをデコードして得られる内部信号である。データクロック信号φ1は、データ線やデータアンプを初期化するための内部信号であって、クロック同期信号φCLKから派生された信号である。データ信号DATAは、データ線DB上に現れる情報信号である。
【0070】
以下、バースト長が「4」で、ライト動作の後にリード動作を行う場合を例として、この半導体記憶装置の動作を具体的に説明する。まず、ロウアドレスストローブ信号/RAS、チップセレクト信号/CS、コマンド信号CMD(ACT)、およびアドレス信号ADiをセットアップし、外部クロック信号CLKの立ち上がりエッジe1でこれらの信号を取り込む。このとき、行アドレスバッファ回路200は、外部クロック信号CLKに同期して、アドレス信号ADiを行アドレス信号として取り込む。行アドレスバッファ回路200に取り込まれた行アドレス信号は行デコーダ回路210でデコードされ、メモリセルアレイ10上のワード線WLを活性化させる。
【0071】
次に、カラムアドレスストローブ信号/CAS、ライトイネーブル信号/WE、チップセレクト信号/CS、コマンド信号CMD(WRT)、アドレス信号ADi(Y)、データDi(D1)をセットアップし、外部クロック信号CLKの立ち上がりエッジe3でこれらの信号を取り込む。このとき、列アドレスバッファ回路300は、外部クロック信号CLKに同期して、アドレス信号ADiを列アドレス信号として取り込む。
【0072】アドレスカウンタ回路310は、取り込まれた列アドレス(Y)を先頭アドレスとして列アドレスYA(Y,Y+1,Y+2,Y+3)を順次出力する。列プリデコーダ回路320は、この列アドレスYA(Y,Y+1,Y+2,Y+3)を受けて、列アドレスプリデコード信号YP(Y,Y+1,Y+2,Y+3)を順次出力する。
【0073】
一方、制御回路500では、カラムアドレスストローブ信号/CASの取り込みを契機として、図6に示す信号生成回路によりバッファリング信号φ0が活性化されて列プリデコーダ回路320を構成する列プリデコーダ3202,3203に出力される。また、この信号生成回路により、クロック同期信号φCLKの立ち下がりが検出されてバッファリングクロック信号ψが列プリデコーダ回路320を構成する列プリデコーダ3201に出力される。
【0074】
以下、バッファリングクロック信号ψによる列プリデコーダ回路320の制御動作を詳細に説明する。図8に示すように、列プリデコーダ回路320に入力される列アドレス信号YA(YA0〜YA8)の伝達速度にバラツキが存在し、タイミングにずれが生じると、過渡的に複数の列アドレス信号YAの信号レベルが共にHレベルとなる場合(図8に示す波形bと波形c)が生じる。
【0075】
ここで、列プリデコーダ回路320を構成する図4に示すNANDゲート320C〜320Fには、上述の信号生成回路からバッファリングクロック信号ψが入力され、このバッファリングクロック信号ψがLレベルになると、これらのゲート回路の出力信号がHレベルに固定される。これにより、列アドレスプリデコード信号YP1(YP01〜YP04)は、図8の中段に示すように、その下段に示すバッファリングクロック信号ψのパルス幅で規定される所定の期間にわたって、非活性状態(Lレベル)に固定される。
【0076】
図8に示す例では、同図の中段に示すように、波形aおよび波形bがバッファリングクロック信号ψの立ち下がりで規定される波形eに移動し、波形cがバッファリングクロック信号ψの立ち上がりで規定される波形fに移動することにより、列アドレスプリデコード信号YP1が所定の期間にわたって非活性状態に固定されている。
【0077】
列プリデコーダ回路320が出力する列プリデコード信号YPは列デコーダ回路330に与えられる。列デコーダ回路330は、この列プリデコード信号YPを受けて、列選択信号YS01〜YS04を出力し、列選択用トランジスタTの導通状態を制御する。
【0078】
以上により、列アドレス信号YAが、Y→Y+1→Y+2→Y+3の順に切り替わる際に、複数の列アドレスプリデコード信号YP1(YP01〜YP04)が同時に活性化されることがなく、複数の列選択信号YS(YS01〜YS04)が同時に活性化されることがない。したがって、複数対の列選択用トランジスタTが同時に導通状態となることがなく(ビット線が多重選択されることがなく)、列アドレス信号で特定されたビット線のみが選択されてデータ線DBに接続される。
【0079】
上述のビット線の選択動作と並行して、外部から印加されたデータDiの取り込み動作が行われる。すなわち、入力バッファ回路440は、データDi(D1〜D4)を4クロックサイクルにわたって順次取り込む。ライトバッファ回路450は、入力バッファ回路440により取り込まれたデータD1〜D4をデータ線DB上に順次送出する。このデータは、上述のように選択されたビット線を介してメモリセルに書き込まれる。
【0080】
次に、読み出し動作を説明する。読み出しを行う場合、カラムアドレスストローブ信号/CAS、コマンド信号CMD(RED)、アドレス信号ADi(Y)をセットアップし、外部クロック信号CLKの立ち上がりエッジe7でこれらの信号を取り込む。このとき、列アドレスバッファ回路300は、外部クロック信号CLKに同期して、アドレス信号ADiを列アドレス信号として取り込む。アドレスカウンタ回路310は、取り込まれた列アドレス(Y)を先頭アドレスとして順次列アドレスYA(Y,Y+1,Y+2,Y+3)を順次出力する。
【0081】
列プリデコード回路320は、この列アドレスYAを受けて、列アドレスプリデコード信号YP(Y,Y+1,Y+2,Y+3)を出力する。列デコード回路330は、この列アドレスプリデコード信号YPを受けて、列選択用トランジスタTの導通状態を制御し、ビット線を選択する。そして、選択されたビット線上のメモリセルからのデータ信号がデータ線DBに伝達されて、データアンプ410により増幅された後、ラッチ回路420、出力バッファ回路430を介して外部に出力される。
【0082】
この読み出し動作においても、列プリデコード回路320は、書き込み時と同様に動作し、列アドレス信号YAが、Y→Y+1→Y+2→Y+3の順に切り替わる際に、複数の列アドレスプリデコード信号YP1が同時に活性化されることがない。したがって、複数の列選択信号YSが同時に活性化されることがなく、ビット線が多重選択されることがない。
【0083】
実施の形態2
以下、この発明の実施の形態2を説明する。上述の実施の形態1では、バッファリングクロック信号ψによる列アドレスプリデコード信号YP1の非活性期間は、このバッファリングクロック信号ψのパルス幅により規定されるものとしたが、この実施の形態2では、列アドレスプリデコード信号YP1の非活性期間の開始点をバッファリングクロック信号ψにより規定し、列アドレス信号YAに応じて列プリデコード信号YP1の非活性期間の終了点を規定する。これにより、バッファリングクロック信号ψが列アドレスプリデコード信号YP1を非活性化させることによるビット線の選択動作の遅れを防止する。
【0084】
この実施の形態2にかかる半導体記憶装置は、上述の実施の形態1にかかる装置の構成において、図4に示すNANDゲート320C〜320Fおよびインバータ320G〜320Kからなる各ANDゲートに代えて、図9に示すゲート回路を備えて構成される。
【0085】
ここで、図9において、NANDゲート800は、図4に示すNANDゲート320C〜320Fのそれぞれに対応するもので、列アドレス信号YA0,YA1,YA8に対応する信号S1が入力され、後述のトランジスタ805を介してバッファリングクロック信号ψが入力される。インバータ802は、インバータ320G〜320Kのそれぞれに対応するもので、NANDゲート800の出力を反転させる。NANDゲート800とインバータ802からANDゲートが構成される。
【0086】
ラッチ回路803は、バッファリングクロック信号ψに基づきインバータ802の出力信号S3をラッチするためのものである。すなわち、バッファリングクロック信号ψがHレベルの場合に信号S3をスルーさせて信号S2として出力し、バッファリングクロック信号ψがLレベルとなったときに、それまでの信号S3を取り込んでラッチし、これを信号S2として出力する。
【0087】
トランジスタ805は、バッファリングクロック信号ψをNANDゲート800に転送するためのもので、N型のMOS電界効果型トランジスタが用いられる。このトランジスタ805の電流経路の一端側(ソース)は、バッファリングクロック信号ψの配線に接続され、その他端側(ドレイン)はNANDゲート800の入力部に接続され、そのゲートは上述のラッチ回路803の出力部に接続されている。このトランジスタ805が接続されたNANDゲート800の入力部と電源(所定の電源)との間には、負荷回路としての抵抗806が接続されている。
【0088】
このように構成された図9に示すゲート回路の動作を説明する。このゲート回路は、信号S1に応じて出力される信号S3の信号状態(信号レベル)をバッファリングクロック信号ψに基づきラッチ回路803に取り込み、このラッチ回路に取り込まれた信号レベルに基づきトランジスタ805の導通状態を制御する。これにより、NANDゲート800に対するバッファリングクロック信号ψの入力状態を制御し、それまでの信号S3の信号状態に応じて、この信号S3の活性状態を制御する。
【0089】
以下、図10を参照して、このゲート回路の動作を詳細に説明する。先ず、図10(a)に示すように、初期状態として、バッファリングクロック信号ψがHレベルとなっており、信号S1に基づいて信号S3がHレベルとなっている場合について説明する。
【0090】
この場合、ラッチ回路803は、スルー状態とされ、信号S2として信号S3の信号レベル(Hレベル)をトランジスタ805のゲートに与える。これにより、トランジスタ805は導通状態とされ、バッファリングクロック信号ψがNANDゲート800に与えられる。この状態からバッファリングクロック信号ψがLレベルに遷移すると、導通状態にあるトランジスタ805を介してLレベルがNANDゲート800に入力される。このとき、ラッチ回路803は、ラッチ状態とされ、それまでの信号3の信号状態(Hレベル)をラッチし、信号S2としてHレベルを維持する。
【0091】
また、Lレベルのバッファリングクロック信号ψを入力するNANDゲート800の出力信号はHレベルとされ、従って信号S3は、信号S1の信号状態に関わらずLレベルとされる。すなわち、バッファリングクロック信号ψの立ち下がりにより信号S3が非活性化される。この後、列アドレス信号の切り替わりにより信号S1が変化すると、信号S3が信号S1に基づいて活性化されるものではなくなる。
【0092】
さらにこの後、バッファリングクロック信号ψがHレベルに回復すると、ラッチ回路803がスルー状態となり、信号S2として信号S3の信号レベル(Lレベル)が現れる。これにより、トランジスタ805が非導通状態とされ、それまでバッファリングクロック信号ψが与えられていたNANDゲート800の入力部には、抵抗806を介して電源レベル(Hレベル)が与えられる。このとき、既に信号S3は信号S1に基づいて活性化されるものではなくなっているので、バッファリングクロック信号ψがHレベルに回復した後も、信号S3は非活性状態(Lレベル)を保つ。
【0093】
このように、初期状態において列アドレス信号YPに相当する信号S3が活性状態にある場合、前述の実施の形態1にかかる列プリデコーダ回路320と同様に、バッファリングクロック信号ψの立ち下がりによりこの信号S3(インバータ320G〜320Kの出力信号に相当)が非活性化され、前述の列アドレスプリデコード信号YP01〜YP04が非活性化される。
【0094】
次に、図10(b)に示すように、初期状態として、バッファリングクロック信号ψがHレベルにあり、信号S1に基づいて信号S3がLレベル(非活性状態)にある場合について説明する。この場合、ラッチ回路803は、スルー状態とされ、信号S2として信号S3の信号レベル(Lレベル)をトランジスタ805のゲートに与える。
【0095】
これにより、トランジスタ805は非導通状態とされ、バッファリングクロック信号ψが与えられるべきNANDゲート800の入力部には、抵抗806を介してHレベルが与えられる。すなわち、この場合、初期状態においてバッファリングクロック信号ψはNANDゲート800は与えられておらず、従ってNANDゲート800の出力信号のレベルは信号S1のみにより一義的に定まる。
【0096】
この状態からバッファリングクロック信号ψがLレベルに遷移すると、ラッチ回路803は、ラッチ状態とされ、それまでの信号S3の信号状態(Lレベル)をラッチし、信号S2としてLレベルを維持する。これにより、トランジスタ805は非導通状態に維持され、NANDゲート800の出力信号が信号S1のみにより定まる状態に維持される。
【0097】
この後、列アドレス信号の切り替わりにより信号S1が変化し、信号S3が信号S1に基づいて活性化されてHレベルに遷移する。さらにこの後、バッファリングクロック信号ψがHレベルに回復すると、ラッチ回路803がスルー状態となり、信号S2として信号S3の信号レベル(Hレベル)が現れる。これにより、トランジスタ805が導通状態とされ、NANDゲート800にバッファリングクロック信号ψが与えられる。
【0098】
このように、初期状態において列アドレス信号YPに相当する信号S3が非活性状態にある場合、前述の実施の形態1にかかる列プリデコーダ回路320とは異なり、列アドレスプリデコード信号YPに対応する信号S3は、バッファリングクロック信号ψに何ら規制されることなく活性化され、前述の列アドレスプリデコード信号YP01〜YP04が速やかに活性化される。なお、図10(a)に示す初期状態は、図10(b)に示す最終状態に対応し、図10(b)に示す初期状態は、図10(a)に示す最終状態に対応する。
【0099】
上述したように、この実施の形態2にかかる図9に示すゲート回路によれば、同一のアドレスが連続しない限り、信号S3はそれまで活性状態であった場合にバッファリングクロック信号ψにより強制的に非活性化され、逆にそれまで非活性状態であった場合にはバッファリングクロック信号ψに関わらず信号S1に基づき活性化される。
【0100】
これにより、信号S3の活性化動作はバッファリングクロック信号ψの制約を受けることがなく、速やかにビット線の選択動作が遂行される。したがって、シンクロナスDRAMにおけるバーストモード(バースト長が2以上)のように、同一の列アドレスが連続することがない場合、高速にメモリセルからのデータ信号を読み出すことが可能となる。
【0101】
以上、この発明の実施の形態1および2を説明したが、この発明は、この実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等があっても本発明に含まれる。例えば、上述の各実施の形態では、バッファリングクロック信号ψにより列プリデコーダ回路320を制御するものとしたが、列デコーダ回路330などの他のカラム系回路を制御するものとしてもよい。また、この発明をシンクロナスDRAMに適用した場合を説明したが、これに限ることなく、どのような半導体記憶装置にも適用可能である。
【0102】
また、実施の形態2では、列プリデコーダ回路320での信号状態をラッチしてバッファリングクロック信号ψによる制御対象を限定するようにしたが、列デコーダ回路330での信号状態をラッチするように構成するしてもよい。また、実施の形態2では、バッファリングクロック信号ψそのものを用いてラッチ回路803を制御するものとしたが、ラッチ回路803が適切なタイミングでラッチ状態となるように、バッファリングクロック信号ψと異なる信号でラッチ回路803を制御するようにしてもよい。
【0103】
また、実施の形態2では、バッファリングクロック信号ψにより、それまで活性状態にあった信号S3の非活性化を制御するものとしたが、逆に列アドレスの切り替え後に活性状態となる信号を制御するように構成することもできる。この場合、信号S3の活性化はバッファリングクロック信号ψに規制されることとなり、そのタイミングを同一に揃えることができる。
【0104】
【発明の効果】
以上説明したように、この発明によれば、以下の効果を得ることができる。すなわち、外部から列アドレス信号を取り込む際に所定の期間にわたって列選択用トランジスタを非導通状態に制御するようにしたので、ビット線の切替動作に伴って列線が多重選択されることがなく、列線の多重選択に起因した電気的特性の劣化を招くことのない半導体記憶装置を実現することができる。
【0105】
外部クロック信号の所定方向のエッジを検出して所定のパルス幅を有するパルス信号を生成し、外部クロック信号に同期して外部から列アドレス信号を取り込み、択一的に活性化される信号を含む信号群を出力し、前記パルス信号に基づき前記所定の期間にわたって前記信号群を非活性状態に固定するようにしたので、ビット線の切替動作に伴って列線が多重選択されることがなくなる。
【0106】
列アドレス信号を取り込むに際し、それまでの列アドレス信号の信号状態を保持し、この信号状態および前記パルス信号に基づき特定の信号状態を示す信号を選択的に非活性状態に固定するようにしたので、前記パルス信号に制約されることなく、列アドレス信号の切り替え後のビット線の選択動作を迅速に行うことが可能となる。
【0107】
前記パルス信号および前記列アドレス信号を入力するゲート回路を有し、前記パルス信号に基づき当該ゲート回路の出力信号をラッチし、ラッチされた信号に基づき前記パルス信号を当該ゲート回路に入力するようにしたので、それまでゲート回路が出力していた信号状態に応じて、前記パルス信号によりこのゲート回路の出力状態を制御することが可能となる。
【図面の簡単な説明】
【図1】 この発明の実施の形態1にかかる半導体記憶装置の全体構成を示すブロック図である。
【図2】 この発明の実施の形態1にかかるメモリセルアレイ周辺の構成を示す図である。
【図3】 この発明の実施の形態1にかかる列プリデコーダ回路および列デコーダ回路の全体構成を示すブロック図である。
【図4】 この発明の実施の形態1にかかる列プリデコーダ回路の詳細構成を示す回路図である。
【図5】 この発明の実施の形態1にかかる列デコーダ回路の詳細構成を示す回路図である。
【図6】 この発明の実施の形態1にかかるバッファリングクロック信号を生成する信号生成回路の構成を示す回路図である。
【図7】 この発明の実施の形態1にかかる半導体記憶装置の動作を説明するためのタイミングチャートである。
【図8】 この発明の実施の形態1にかかる列プリデコーダ回路の動作を説明するための波形図である。
【図9】 この発明の実施の形態2にかかる列プリデコーダ回路をなすゲート回路の構成を示す回路図である。
【図10】 この発明の実施の形態2にかかる列プリデコーダ回路をなすゲート回路の動作を説明するための波形図である。
【図11】 従来技術にかかる列プリデコーダ回路および列デコーダ回路の全体構成を示すブロック図である。
【図12】 従来技術にかかる列プリデコーダ回路および列デコーダ回路の動作を説明するための波形図である。
【符号の説明】
10…メモリセルアレイ、200…行アドレスバッファ回路、210…行デコーダ回路、300…列アドレスバッファ回路、310…アドレスカウンタ回路、320…列プリデコーダ回路、330…列デコーダ回路、400…センスアンプ回路、410…データアンプ回路、420、803…ラッチ回路、430…出力バッファ回路、440…入力バッファ回路、450…ライトバッファ回路、500…制御回路、3201〜3203…列プリデコーダ、3301〜3364…列デコーダ、320A,320B,320G,320H,320J,320K,320Q〜320T,330E〜330H,600A,600D,600F,600G,802…インバータ、320C〜320F,320L〜320N,320P,330A〜330D,600B,800…NANDゲート、600C…遅延回路、600E…ANDゲート、600H…バッファ、805…トランジスタ、806…抵抗(負荷回路)、MC…メモリセル、BL,BL0〜BL7…ビット線(列線)、WL,WL0,WL1…ワード線、SA,SA0〜SA3…センスアンプ、T,T01,T02,T11,T12,T21,T22,T31,T32…列選択用トランジスタ、DB,DBa,DBb…データ線。
Claims (2)
- 複数のメモリセルをマトリックス状に配列してなるメモリセルアレイと、
前記メモリセルを行単位で選択するワード線と、
センスアンプと選択されたメモリセルとを接続する列線と、
前記列線と所定のデータ線との間に設けられた列選択用トランジスタと、
読み込み時にセンスアンプからデータ線に出力されたデータを増幅するデータアンプ回路と、
書き込み時に外部から入力されたデータを前記データ線に供給するライトバッファ回路と、
外部から入力される外部クロック信号(CLK)に同期して外部からアドレス信号(ADi)を取り込むアドレスバッファ回路と、
外部から取り込まれるリードコマンド(RED)またはライトコマンド(WRT)によって活性化されるリードライト信号(RW)と、
外部クロック信号(CLK)から派生された第1クロック信号(ICLK)と、
前記リードライト信号(RW)が非活性化されている間は所定のレベルに固定され、前記リードライト信号(RW)が活性化されている間に前記第1クロック信号(ICLK)から派生されて出力される第2クロック信号(φCLK)と、
前記第2クロック信号(φCLK)から派生された第3クロック信号(φ1)と、
前記リードライト信号(RW)が非活性化されている間は所定のレベルに固定され、前記リードライト信号(RW)が活性化されている間は第2クロック信号(φCLK)の所定方向のエッジを検出して所定のパルス幅を有する第4クロック信号(ψ)を生成するパルス生成回路と、
前記第4クロック信号(ψ)が非活性化されている間は前記列選択用トランジスタを非導通状態に制御する列選択回路とを備え、
前記第3クロック信号(φ1)で前記データ線および前記データアンプを初期化するとともに、前記列選択用トランジスタを非導通状態にする前記第4クロック信号(ψ)と、前記データ線および前記データアンプを初期化する前記第3クロック信号(φ1)とを、前記第2クロック信号(φCLK)で共通に生成にするようにし、
前記アドレス信号(ADi)は、複数の行アドレス信号と複数の列アドレス信号(YA)とからなり、
前記複数の列アドレス信号(S1)の組み合わせを入力して択一的に活性化される列プリデコード信号(S3)を出力する複数の列プリデコーダ回路と、
前記列プリデコード信号(S3)に応じて前記列選択用トランジスタを選択的に導通させる列選択信号(YS)を出力する複数の列デコーダ回路とを備え、
前記列プリデコーダ回路は、
前記列アドレス信号(S1)を取り込むに際し、それまで出力していた列プリデコード信号(S3)の信号状態を保持し、この信号状態および前記第4クロック信号(ψ)に基づき、前記第4クロック信号(ψ)が非活性化されている期間にわたって前記列プリデコード信号(S3)の前記保持された信号状態に応じて前記列プリデコード信号(S3)の信号状態を非活性状態に固定することを特徴とする半導体記憶装置。 - 複数のメモリセルをマトリックス状に配列してなるメモリセルアレイ上で前記メモリセルをワード線により行単位で選択し、列線を介してデータの書き込みおよび読み出しを行う半導体記憶装置のデータ処理方法であって、
外部から入力される外部クロック信号(CLK)に同期して外部からアドレス信号(ADi)を取り込むステップと、
前記外部クロック信号(CLK)から第1クロック信号(ICLK)を生成するステップと、
外部から入力されたリードコマンド(RED)およびライトコマンド(WRT)をデコードし、リードライト信号(RW)を生成するステップと、
前記リードライト信号(RW)が非活性化されている間は所定のレベルに固定され、前記 リードライト信号(RW)が活性化されている間は前記第1クロック信号(ICLK)から第2クロック信号(φCLK)を生成するステップと、
前記第2クロック信号(φCLK)から第3クロック信号(φ1)を生成するステップと、
前記リードライト信号(RW)が活性化されている間、前記第2クロック信号(φCLK)の所定方向のエッジを検出して所定のパルス幅を有する第4クロック信号(ψ)を生成するステップと、
前記第4クロック信号(ψ)が活性化されている間は前記列線と所定のデータ線との間に設けられた列選択用トランジスタにより前記列線を選択的に前記データ線と接続するステップと、
前記第4クロック信号(ψ)が非活性化されている間は前記列選択用トランジスタを非導通状態に制御するステップと、
前記第3クロック信号(φ1)で前記データ線およびデータアンプを初期化するステップと、
読み込み時に前記列線から前記データ線に出力されたデータをデータアンプにより増幅するステップと、
前記書き込み時に外部から入力されたデータを増幅して前記データ線に供給するステップとを備え、
前記列選択用トランジスタを非導通状態にする第4クロック信号(ψ)と、前記データ線および前記データアンプを初期化する前記第3クロック信号(φ1)とを、共通の前記第2クロック信号(φCLK)に基づき生成にするようにし、
前記アドレス信号(ADi)は、複数の行アドレス信号と複数の列アドレス信号(S1)とからなり、
前記複数の列アドレス信号(S1)の組み合わせを入力して択一的に活性化される列プリデコード信号(S3)を出力するステップと、
前記列プリデコード信号(S3)に応じて前記列選択信号(YS)を生成し、前記列選択用トランジスタを選択的に導通させるステップとを備え、
前記列アドレス信号(S1)を取り込むに際し、それまで出力していた前記列プリデコード信号(S3)の信号状態を保持し、この信号状態および前記第4クロック信号(ψ)に基づき、前記第4クロック信号(ψ)が非活性化されている期間にわたって前記列プリデコード信号(S3)の前記保持された信号状態に応じて前記列プリデコード信号(S3)の信号状態を非活性状態に固定することを特徴とする半導体記憶装置のデータ処理方法。
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