KR20000048391A - 반도체 기억 장치 - Google Patents

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Abstract

반도체 기억 장치(예를 들면, 동기형 DRAM)은 외부로부터 주어지는 어드레스 신호(ADi)에 기초하여 명시되는 각각 행과 열에 해당하는 워드 라인(WL) 및 비트 라인(BL)을 사용하는 복수의 메모리 셀(MC)이 행렬 형태로 정렬된 메모리 셀 어레이(10)를 사용하여 형성된다. 여기에서, 행 어드레스 버퍼 회로(200)는 대응되는 워드 라인을 선택적으로 활성화하기 위해 행 디코더 회로(210)에 의해 디코딩될 행 어드레스 신호를 제공하기 위해 외부 클록 신호(CLK)와 동기로 상기 행 어드레스 신호를 입력한다. 마찬가지로, 열 어드레스 버퍼 회로(300)는 전술된 버스트 길이의 연속 열 어드레스를 명시하는 내부 신호(YA)로 상기 열 어드레스를 변환되는 열 어드레스 신호를 제공하기 위해서 상기 외부 클록 신호와 동기로 상기 열 어드레스 신호를 입력한다. 열 프리디코더 회로(pre-decoder circuit : 320)는 열 선택 신호(YS)를 생성하도록 열 디코더 회로(330)에 의해 디코딩될 열 어드레스 프리디코딩 신호(YP)를 생성하도록 상기 내부 신호를 펄스 신호(φ, φ0)에 응답하여 프리디코딩한다. 각각이 인접 비트 라인 쌍은 감지 증폭기와 연결되고 열 선택 트랜지스터의 각 쌍을 통해 데이터 라인(DB) 사이에 더 연결되며, 트랜지스터 각 쌍은 상기 열 선택 신호의 각각에 응답하여 각 쌍이 동시에 전도 상태로 제어된다. 또한, 상기 열 프리디코더 회로는 상기 펄스 신호의 펄스 폭에 거의 해당하는 미리 정해진 시간 동안 현재 내부 신호를 비활성화하기 위해 그 이전 내부 신호의 상태를 유지한다.

Description

반도체 기억 장치{SEMICONDUCTOR STORAGE DEVICE}
본 발명은 동기형 다이나믹 랜덤 액세스 메모리(dynamic random-access memory: DRAM)와 같은 반도체 기억 장치에 관한 것이다.
본 출원은 그 내용이 본 멩세서에 참조적으로 포함된 일본에 출원된 특허출원제Hei 10-368193호에 기초하고 있다.
동기형 DRAM과 같은 반도체 기억 장치에서, 각각이 데이터의 최소 단위인 단일 비트를 기억하는 메모리 셀은 행렬 형태로 형성되어 있고 워드 라인과 비트 라인을 사용하여 서로 연결된다. 여기에서, 비트 라인은 외부(즉, 외부 장치 또는 시스템)로부터 주어진 어드레스 신호에 따라 워드 라인이 활성화된 후에 임의로 선택되어 데이터의 독취/기입 동작이 선택된 비트 라인을 통해 메모리 셀에 수행된다.
다음, 종래의 반도체 기억 장치의 형상 예를 선택된 비트 라인에 대해 집중적으로 설명할 것이다.
이제, 반도체 기억 장치의 형상에 대해 도 2를 참조하여 설명할 것인데, 상세한 것은 이후 설명할 것이다.
도 2에서, 메모리 셀(memory cell: MC)은 메모리 셀 어레이(array)로 형성되는데, 워드 라인(word line: WL)은 행 방향이 되고 비트 라인(bit line: BL)은 열 방향이 된다. 그렇게 각 메모리 셀 MC는 대응되는 워드 라인과 비트 라인 사이에 연결된다. 인접 비트 라인에 각각 연결된 메모리 셀이 동시에 선택되는 경우를 방지하기 위해서, 워드 라인 각각은 행렬을 형성하는 메모리 셀 어레이의 홀수 열 또는 짝수 열에 속해 있는 메모리 셀에만 연결되어 있다.
그외에, 단일 감지 증폭기(sense amplifier: SA)(예를 들면, SA0)가 두 개의 인접 비트 라인 BL(예를 들면, BL0 및 BL1)을 위해 제공된다. 여기에서, 감지 증폭기 SA는 래치형인데, 이는 주로 플립플롭 회로로 형성된다. 감지 증폭기는 미리 정해진 타이밍에 감지(또는 래치)하고 비트 라인BL 상의 메모리 셀로부터 주어지는 약한 데이터 신호를 증폭하도록 활성화된다.
각 비트 라인 BL은 데이터 라인 DB(즉, DBa, DBb)에 열 선택 트랜지스터 T(즉, T01 내지 T32)를 통해 연결된다. 여기에서, 동일한 감지 증폭기에 연결된 비트 라인 쌍은 두 개의 데이터 라인에 두 개의 열 선택 트랜지스터를 통해 각각 연결된다. 각 열 선택 트랜지스터는 열 선택 신호 YS(즉, YS01-YS04)에 의해 켜져서 각 비트 라인은 대응되는 데이터 라인에 연결된다.
데이터 라인은 데이터 증폭기(410)에 연결된다. 데이터 증폭기(410)는 데이터 라인에 나타나는 메모리 셀 MC의 데이터 신호를 증폭한다. 도 2의 예에서, 8개의 비트 라인 BL0 내지 BL7은 데이터 증폭기(410)에 하나의 유닛으로서 집합적으로 연결되는데, 이는 메모리 셀 어레이에서 반복된다. 그렇게, 총 512 비트 라인이 메모리 셀 어레이에 제공된다.
도 11은 디코더 회로의 예를 도시하는데, 이는 상기 열 선택 신호를 외부에서 입력되는 열 어드레스 신호를 디코딩하여 생성하기 위해 종래에 사용되고 있다. 도 11에서, 열 프리디코더(column pre-decoder)(321A 내지 323A)는 어드레스 버퍼 회로(도시되지 않음)을 통해 입력된 열 어드레스 신호 YA0 내지 YA8에 프리디코딩을 수행한다. 여기에서, 각 프리디코더는 버퍼링 신호 φ0에 의해 동작하기 위해 활성화된다.
열 디코더(330A)는 열 선택 트랜지스터의 전도 상태 제어를 위해 사용되는 열 선택 신호 (YS01 내지 YS04)를 생성하기 위해서 열 프리디코더(321A 내지 323A)의 출력 신호를 디코딩한다. 총 64 열 디코더가 제공된다. 각 열 디코더(330A)는 열 전 디코더(321A)의 출력 신호에 응답하여 열 선택 신호(YS01 내지 YS04)의 모든 것을 규정할 수 있게 형성된다. 그렇게, 64 열 디코더 중의 하나만이 열 프리디코더(322A 및 323A)의 출력 신호에 응답하여 활성화된다.
즉, 도 11의 디코더 회로는 충 256 열 선택 신호를 출력한다. 여기에서, 열 선택 신호의 하나만이 외부로부터 주어진 열 어드레스 신호에 응답하여 활성화된다. 총 512 열 선택 신호를 출력하는 도 11에 도시된 디코더 회로의 두 집합이 제공된다. 각 집합은 어드레스 신호 YA8에 의해 선택된다. 그리고, 512 열 선택 신호 중의 하나가 최종적으로 선택된다.
상기 반도체 기억 장치에서, 열 디코더(330A)에서 출력된 열 선택 신호 YS(즉, YS01-YS04)는 열 프리디코더(321A 내지 323A)로 입력되는 열 어드레스 신호 입력과 동기로 천이된다. 여기에서, 각 열 선택 신호는 열 선택 트랜지스터의 전도 상태를 제어하여 비트 라인쌍을 선택한다.
와이어링 부하로 인한 열 어드레스 신호 사이의 타이밍에서 시간 지연(또는 편차)을 최소화하기 위해서, 종래의 반도체 기억 장치는 어드레스 버퍼 회로가 집중 방식으로 한 칩에 형성되도록 설계되어 어드레스 버퍼 회로와 열 프리디코더 사이의 와이어 길이가 거의 서로 동일하도록 조절되고 있다. 메모리 용량 증가를 따라가기 위해서는 와이어링 면적으로 가능한한 감소시켜야 한다. 그러기 위해서 어드레스 버퍼 회로의 열 어드레스 신호를 위해 사용되는 와이어는 서로 인접하게 형성된 그룹으로 형성된다.
열 어드레스 신호를 위해 사용되는 와이어가 서로 인접하게 형성되면, 결합 커패시티(또는 결합 커패시터)가 와이어 사이에 형성된다. 그러므로, 와이어 사이에 결합 커패시티로 인한 누화가 발생한다. 그외에, 열 프리디코더에 입력된 열 어드레스 신호 사이에 타이밍에서 시간 지연이 야기되어 이 시간 지연은 열 디코더에서 출력되는 열 선택 신호 사이의 타이밍에서 시간 지연을 야기시킨다. 이는 다중(쌍) 비트 라인이 동시에 선택되는 비트 라인의 다중 선택을 발생시킨다.
다음으로, 와이어 사이에 형성된 결합 커패시터로 인해 열 어드레스 신호사이에 타이밍 상 시간 지연이 야기되는 메카니즘에 대해 설명할 것이다. 여기에서, 두 인접 와이어에 집중하여 설명할 것이다. 두 인접 와이어 상의 열 어드레스 신호가 동일한 방향으로 천이를 일으킨다고 가정하여, 두 열 어드레스 신호가 저(low: L)수준에서 고(high: H) 수준으로 또는 H 수준에서 L 수준으로 변한다. 이 경우, 전위차는 와이어 사이에 형성된 결합 커패시터 단자 사이에서 거의 일정하게 유지된다. 그렇게, 열 어드레스 신호의 수준 천이로 인해 결합 커패시터가 충전 또는 방전될 가능성은 거의 없다. 그러므로, 결합 커패시터는 나타나지 않아 와이어의 열 어드레스 신호는 결합 커패시터에 의해 영향을 받지 않고 고속으로 전송된다.
반면, 두 인접 와이어 상의 열 어드레스 신호가 각기 다른 방향으로 천이를 일으키면, 즉, 열 어드레스 신호 중의 하나만이 수준 천이를 일으킨다면, 결합 커패시터는 충전 또는 방전되어 결합 커패시터가 나타나게 된다. 이 경우, 와이어 상의 열 어드레스 신호는 결합 커패시터에 의해 영향을 받게 되고, 열 어드레스 신호 사이에 도 12a에 도시된 대로 타이밍 상 시간 지연이 발생하게 된다. 열 어드레스 신호 사이의 이러한 시간 지연으로 인해 열 어드레스 신호와 동기로 천이하는 열 프리디코더의 출력 신호(또는 열 선택 신호) 사이의 타이밍에 대응되는 시간 지연이 발생된다.
도 12a에서, 참조 표시 YFD, YFU는 파형을 도시하는데, 이는 전파 속도가 열 어드레스 신호(YA0-YA8)내에서 가장 빠른 고속 열 어드레스 신호에 관한 것이다. 즉, YFD는 고속 열 어드레스 신호의 상승 파형을 도시하고, YFU는 고속 열 어드레스 신호의 하강 파형을 도시한다. 그외에, 참조 표시 YLU, YLD는 파형을 도시하는데, 이는 전파 속도가 열 어드레스 신호(YA0-YA8)내에서 가장 느린 저속 열 어드레스 신호에 관한 것이다. 즉, YFD는 저속 열 어드레스 신호의 상승 파형을 도시하고, YFU는 저속 열 어드레스 신호의 하강 파형을 도시한다. 도 12b에서, 참조 표시 PFD, PFU, PLU, PLD는 열 프리디코더의 출력 파형을 도시한다. 즉, 파형 PFD, PFU는 파형 YFD, YFU에 각각 응답하는 출력이고, 파형 PLU, PLD는 파형 YLU, YLD에 각각 응답하는 출력이다.
열 프리디코더의 신호 출력이 각각 파형 PFU, PLD를 따라 수준 천이를 일으킨다고 가정하자. 이 경우, 다중 열 선택 신호는 즉시(또는 동시에) 활성화되어 비트 라인이 다중 선택을 받게 된다. 반면, 열 프리디코더의 신호 출력이 각각 파형 PFD, PLU를 따라 수순 천이를 일으키는 경우에는 다중 열 선택 신호가 동시에 활성화되어 비트 라인이 다중 선택을 받을 가능성은 없다.
어떤 경우에, 어드레스 버퍼 회로는 반도체 기억 장치의 레이아웃상 제한으로 인해 분산된 형태로 되어야 한다. 이 경우, 어드레스 신호의 와이어도 분산되어야 한다. 그러므로, 어드레스 버퍼 회로 및 열 프리디코더로부터의 와이어 길이는 서로 반드시 동일하지는 않다. 그러므로, 와이어에 다른 부하가 각각 걸리게 된다.
그리하여, 어드레스 버퍼 회로가 어드레스 신호를 동일한 클록 타이밍에 입력하여도 열 프리디코더에 입력되는 열 어드레스 신호 사이에 타이밍 상 시간 지연이 발생된다. 결국, 이 시간 지연은 열 프리디코더에서 출력되는 열 선택 신호 사이의 타이밍 상 시간 지연으로 이어진다.
시간 지연이 열 선택 신호 사이의 타이밍 상 발생하면, 비트 라인은 다중 선택되게 되고 이는 다음과 같은 문제를 일으킨다.
제1 문제는 기입 복구 특성의 손상이다. 즉, 원래 선택된 비트 라인 BL0, BL1이 비트 라인 BL2, BL3으로 변경될 때, 도 2에서 원래 활성화된 열 선택 신호 YS01는 비활성화되고 열 선택 신호 YS02가 활성화된다.
상기 상황에서, 열 선택 신호 YS02가 도 12b도시된 파형 PFU를 따라 수준 천이를 일으킬 때 열 선택 신호 YS01이 파형 PLD를 따라 수준 천이를 일으키면, 두 열 선택 신호 YS01, YS02가 모두 H 수준으로 활성화되는 시간이 생성된다. 이러한 시간에, 열 선택 트랜지스터 T01, T02의 쌍 및 열 선택 트랜지스터 T11, T12의 쌍은 전도 상태로 되기 위해 동시에 켜진다. 이 경우, 감지 증폭기 SA0로부터 출력된 데이터 신호는 감지 증폭기 SA1로부터 출력된 데이터 신호와 간섭을 일으켜서, 데이터 독취 동작이 왜곡된다. 특히, 데이터의 기입 동작 이후의 싸이클에서 수행되는 독취 동작에서, 데이터 신호 사이의 간섭은 명백해진다. 이는 기입 복구 특성을 손상시킨다.
제2 문제는 데이터 라인의 비효율적인 사전충전(precharge)으로 인한 데이터 증폭기의 동작 마진의 왜곡이다. 즉, 데이터 라인 DB의 전충전은 비트 라인 BL이 변경되어 다른 메모리 셀의 데이터 신호가 데이터 라인에 출력될 때 데이터 라인에 남은 한 메모리 셀의 데이터 신호를 삭제하기 위해 수행된다.
데이터 라인의 사전충전시에, 열 선택 트랜지스터(예를 들면, T01, T02)는 전도 상태에 있어 대응되는 비트 라인이 데이터 라인에 연결되면, 상대적으로 큰 구동 능력을 가진 감지 증폭기(예를 들면, SA1)가 현재 전충전되고 있는 데이터 라인을 구동한다. 때문에, 사전충전은 데이터 라인에 비효율적으로 수행되고 데이터 증폭기는 동작 마진이 감소한다.
감지 증폭기가 사전충전 동안 비활성화시켜 데이터 라인이 구동되지 않도록 대책을 세우는 것도 가능할 수 있다. 그러나, 이러한 대책으로는 데이터 라인은 비트 라인의 부하와 연결되어 데이터 라인의 사전충전을 수행하는데 시간을 걸리게 할 수 있다.
제3 문제는 데이터 독취 시간(또는 액세스 시간)의 분산이다. 도 2에서, 데이터 증폭기(410)는 미리 정해진 타이밍에 활성화되어 데이터 라인 DB에 나타난 데이터 신호를 증폭시켜 다음 회로로 발송한다. 데이터 증폭기(410)를 활성화시키기 위한 타이밍은 데이터 라인 상의 데이터 신호가 미리 기술된 진폭을 가지도록 증가할 때 데이터 증폭기(410)이 동작하도록 설정된다.
그러나, 시간 지연이 열 어드레스 신호 YS 사이의 타이밍 상에 상기한 대로 발생하면, 이는 비트 라인 BL으로부터의 데이터 라인에 나타나는 데이터 신호 사이에 전송 시간 상 시간 지연으로 이어진다. 결국, 데이터 라인 상 데이터 신호 사이의 진폭이 분산된다. 이는 데이터 독취 시간의 분산으로 이어진다.
본 발명의 목적은 비트 라인의 변경시 비트 라인이 다중 선택되지 않도록 방지할 수 있고 전기적 특성이 비트 라인의 다중 선택으로 인해 손상되지 않도록 방지할 수 있는 반도체 기억 장치를 제공하는 것이다.
반도체 기억 장치(예를 들면, 동기형 DRAM)는 외부에서 주어지는 어드레스 신호에 의해 지적되는 각각 행과 열에 대응되는 워드 라인과 비트 라인을 사용하는 메모리 셀이 행렬 형태로 정렬된 메모리 셀 어레이를 사용하여 형성된다. 여기에서, 행 어드레스 버퍼 회로는 대응되는 워드 라인을 선택적으로 활성화시키기 위해 행 디코더 회로에 의해 디코딩될 행 어드레스 신호를 제공하기 위해서 어드레스 신호를 외부 클록 신호와 동기로 입력한다. 열 어드레스 버퍼 회로는 열 어드레스 신호를 제공하기 위해 외부 클록 신호와 동기로 어드레스 신호를 입력한다. 열 어드레스 계수기 회로는 열 어드레스 신호를 미리 기술된 버스트 길이의 연속 열 어드레스를 명시하는 내부 신호로 변환한다. 그외에, 열 프리디코더 회로는 열 선택 신호를 생성하기 위해 열 디코더에 의해 디코딩될 열 어드레스 전디코드 신호를 생성하기 위해서 펄스 신호에 응답하여 내부 신호를 프리디코딩한다.
메모리 셀 어레이는 감지 증폭기 및 열 선택 트랜지스터와 연결된다. 여기에서, 인접 비트 라인의 쌍은 단일 감지 증폭기와 연결되고, 열 선택 신호 각각에 응답하여 전도 상태를 제어하는 열 선택 트랜지스터의 각 쌍을 통해 데이터 라인에 더 연결된다.
그리하여, 데이터는 데이터 라인을 통해 열 선택 트랜지스터를 선택적으로 켜서 메모리 셀로부터 독취되거나 기입될 수 있다.
또한, 열 프리디코더 회로는 현재 내부 신호를 거의 펄스 신호의 폭에 해당하는 미리 정해진 시간 동안 비활성화하기 위해 이전 내부 신호의 상태를 유지한다. 여기에서, 펄스 신호는 클록 동기화 신호 및 독취-기입 신호에 기초하여 생성된다.
그리하여, 비트 라인의 변경 때 동시에 선택되는 비트 라인의 다중 선택의 발생을 방지하는 것이 가능하다. 그러므로, 반도체 기억 장치는 비트 라인의 다중 선택으로 인한 전기적 특성 손상을 입지 않는다.
도 1은 본 발명의 제1실시예에 따른 반도체 기억 장치의 전반적인 형상을 도시하는 블록도.
도 2는 메모리 셀 어레이의 일부와 그 주변부를 도시하는 회로도.
도 3은 도 1에 도시된 열 프리디코더 회로 및 열 디코더 회로를 상세하게 도시하는 블록도.
도 4는 도 3에 도시된 열 프리디코더를 상세하게 도시하는 회로도.
도 5는 도 3에 도시된 열 디코더를 상세하게 도시하는 회로도.
도 6은 버퍼링 클록 신호 및 버퍼링 신호를 생성하는 신호 생성 회로의 형상을 도시하는 회로도.
도 7a는 외부 클록 신호 CLK의 타이밍도.
도 7b는 행 어드레스 스트로브 신호 /RAS의 타이밍도.
도 7c는 열 어드레스 스트로브 신호 /CAS의 타이밍도.
도 7d는 기입 인에이블 신호 /WE의 타이밍도.
도 7e는 칩 선택 신호 /CS의 타이밍도.
도 7f는 명령 신호 CMD의 타이밍도.
도 7g는 어드레스 신호 AD의 타이밍도.
도 7h는 데이터 Di의 타이밍도.
도 7i는 내부 기준 클록 신호 /ICLK의 타이밍도.
도 7j는 버퍼링 신호 φ0의 타이밍도.
도 7k는 클록 동기화 신호 φCLK의 타이밍도.
도 7l은 버퍼링 클록 신호 φ의 타이밍도.
도 7m은 열 어드레스 신호 YA의 타이밍도.
도 7n은 열 어드레스 프리디코딩 신호 YP의 타이밍도.
도 7o는 열 선택 신호 YS의 타이밍도.
도 7P는 데이터 클록 신호 φ1의 타이밍도.
도 7q는 데이터 신호 DATA의 타이밍도.
도 8a는 열 어드레스 신호 YA의 수준 천이를 설명하는 파형도.
도 8b는 열 어드레스 전디코딩 신호 YP1의 수준 천이를 설명하는 파형도.
도 8c는 버퍼링 클록 신호 φ의 펄스를 도시하는 도면.
도 9는 본 발명의 제2 실시예에 따른 열 프리디코더 회로를 위해 사용되는 게이트 회로의 형상을 도시하는 회로도.
도 10a는 도 9의 게이트 회로의 동작을 설명하기 위한 제1상황과 연관된 버퍼링 클록 신호 φ의 파형도.
도 10b는 제1상황과 연관된 신호 S1의 파형도.
도 10c는 제1상황과 연관된 신호 S2의 파형도.
도 10d는 제1상황과 연관된 신호 S3의 파형도.
도 10e는 도 9의 게이트 회로의 동작을 설명하기 위한 제2상황과 연관된 버퍼링 클록 신호 φ의 파형도.
도 10f는 제2상황과 연관된 신호 S1의 파형도.
도 10g는 제2상황과 연관된 신호 S2의 파형도.
도 10h는 제2상황과 연관된 신호 S3의 파형도.
도 11은 종래의 반도체 기억 장치의 열 프리디코더 및 열 디코더에 의해 형성된 디코더 회로의 형상을 도시하는 블록도.
도 12a는 도 11에 도시된 열 프리디코더에 입력되는 열 어드레스 신호의 파형도.
도 12b는 열 프리디코더의 출력에 대응되는 파형도.
<도면의 주요 부분에 대한 부호의 설명>
200 : 행 어드레스 버퍼
210 : 행 디코더
300 : 열 어드레스 버퍼
310 : 열 어드레스 계수기
320 : 열 프리디코더
330 : 열 디코더
400 : 감지 증폭기
500 : 제어 회로
본 발명의 양호한 실시예는 동기형(synchronous) 다이나믹 랜덤 액세스 메모리dynamic random-access memory: DRAM)을 반도체 기억 장치 예로서 설명할 것이이고 이는 첨부된 도면을 참조하여 설명되고 공통 부분은 동일한 참조 번호로 명시될 것이다.
[A] 실시예 1
도 1은 본 발명의 제1 실시예에 따른 동기형 DRAM의 전체적인 형상을 도시한다. 도 1에서, 메모리 셀(memory cell: MC)은 데이터의 최소 단위인 단일 비트를 기억한다. 메모리 셀 MC는 기억될 데이터의 내용에 대응되는 전하(charge)를 기억하기 위한 커패시터 및 비트 라인(bit line: BL)에 전하를 전달하는 모스(metal-oxide semiconductor: MOS) 트랜지스터에 의해 형성된다.
다수의 메모리 셀 MC는 메모리 셀 어레이(array)(10)을 형성하기 위한 행렬(matrix) 형태로 정렬된다. 메모리 셀 어레이(10)에서, 동일한 열(column)에 정렬된 메모리 셀은 한 워드 라인(word line: WL)에 의해 선택된다. 선택된 각 메모리 셀 MC는 전기적으로 비트 라인(BL)에 연결되어 데이터를 기입 및 독취하기 위한 동작을 수행하는 것이 가능하다. 도 2에 도시된 대로, 비트 라인 BL은 외부에서 주어지는 열 어드레스 신호에 기초하여 전도 상태(conduction)가 제어되는 열 선택 트랜지스터(T, T01, T02)를 통해 데이터 라인(DB, DBa, DBb)와 연결된다.
도 1에서, 행 어드레스(row address) 버퍼 회로(200)는 외부에서 주어진 어드레스 신호 ADi 내의 행 어드레스 신호를 외부 클록 신호 CLK와 동기로 입력한다. 행 어드레스 신호는 워드 라인 WL을 활성화하기 위해 사용된다. 행 어드레스 버퍼 회로(200)는 행 어드레스 신호가 내부 회로 신호 수준을 가지도록 변환한다. 또한, 각각이 행 어드레스 신호의 비트 각각에 대해 제공되는 다수의 행 어드레스 버퍼가 제공된다.
행 디코더 회로(210)는 행 어드레스 버퍼 회로(200)에 의해 입력된 행 어드레스 신호를 메모리 셀 어레이(10) 상의 워드 라인 WL을 선택적으로 활성화시키기 위해 디코딩한다. 도 1은 행 어드레스 버퍼 회로(200)의 출력 신호가 프리디코딩(pre-decode)되어 행 디코더 회로(210)로 입력되는 것을 도시하지는 않는다.
열 어드레스 버퍼 회로(300)는 외부 클록 신호 CLK와 동기로 외부로부터 주어진 어드레스 신호 ADi 내의 열 어드레스 신호를 입력한다. 여기에서, 열 어드레스 신호는 비트 라인을 선택하기 위해 사용된다. 열 어드레스 버퍼 회로(300)는 열 어드레스 신호가 내부 회로에 적절한 신호 수준을 가지도록 변환한다. 열 어드레스 계수기 회로(310)는 버스트(burst) 길이만큼 연속되게 형성되는 열 주 소 내부 신호 YA를 생성하는데, 이 중 최상위 어드레스는 외부에서 주어지는 열 어드레스에 대응된다.
열 프리디코더(column pre-decoder) 회로(320)는 본 발명의 고유한 기술 특징을 나타내는데, 열 어드레스 계수기 회로(310)로부터 주어진 열 어드레스 신호를 열 어드레스 프리디코딩 신호 YP를 생성하기 위해 프리디코딩한다. 이 신호 YP는 열 어드레스 영역의 1/n(n은 짝수)인 영역을 선택하도록 사용된다. 열 프리디코더 회로(320)는 이후 상세히 설명될 것이다. 열 디코더 회로(320)는 상기 열 선택 트랜지스터(T)의 게이트에 열 선택 신호(YS)를 공급하기 위해 열 프리디코더 회로(320)의 출력 신호를 디코딩하는데, 이는 비트 라인을 선택한다.
감지 증폭기(sense amplifier)(400)는 비트 라인 BL에 나타나는 메모리 셀 MC의 데이터 신호를 감지하고 증폭한다. 감지 증폭기 회로(400)는 각각이 래치형(latch type)인 다중 감지 증폭기로 형성되고 이는 이후 설명된다. 데이터 라인 DB는 감지 증폭기 회로(400)의 영역에 놓이는데, 이는 상세하기 도시되어 있지 않다. 데이터 라인 DB는 상기 열 선택 신호 YS에 의해 선택된 비트 라인 BL에 전기적으로 연결된다.
데이터 증폭기 회로(410)는 감지 증폭기 회로(400)에서 데이터 라인 DB로 출력된 데이터 신호를 증폭시킨다. 데이터 증폭기 회로(410)는, 예를 들면, 커런트 미러(current-mirror) 감지 증폭기에 의해 형성된다. 래치 회로(420)는 데이터 증폭기 회로(410)으로부터 순서적으로 출력되는 데이터를 래치하여 임시적으로 기억한다. 그래서, 래치 회로(420)는 상기 열 어드레스 계수기 회로(310)에 의해 생성된 "연속" 열 어드레스 신호에 의해 규정된 데이터를 기억한다.
출력 버퍼 회로(430)는 래치 회로(420)에 의해 래치된 데이터를 외부(예를 들면, 도시되지 않은 외부 장치 또는 시스템)로 전송하기 위해 외부 부하를 구동시킨다. 입력 버퍼 회로(440)는 외부로부터 주어지는 데이터를 입력한다. 특히, 입력 버퍼 회로(440)는 데이터가 반도체 기억 장치의 내부 회로에 적절한 신호 수준을 가지도록 변환한다. 기입 버퍼 회로(450)는 입력 버퍼 회로(440)에 의해 입력된 데이터를 메모리 셀 MC에 기입하기 위해 데이터 라인을 구동한다.
제어 회로(500)는 장치의 동작을 전체적으로 제어하기 위해 제공된다. 특히, 제어 회로(500)는, 예를 들면, 동작 모드를 설정하기 위해 칩 선택 신호 CS, 행 어드레스 스트로브 신호(row address strobe signal: RAS), 열 어드레스 스트로브 신호(column address strobe signal: CAS), 명령 신호 CMD를 외부 클록 신호 CLK의 선도 에지 타이밍(leading edge timing)에 입력한다. 또한, 참조 표시 CS, RAS, CAS는 도 1에서 윗줄이 그어져 있다. 편의상, 윗줄이 그어진 각 참조 표시는 윗줄 대신에 각 참조 표시 앞에 "/"을 써서 표기한다. 예를 들면, 윗줄이 그어진 참조 표시 RAS는 "/RAS"로 표현된다.
도 2는 메로리 셀 어레이(10), 감지 증폭기 회로(400), 주변 회로에 대한 상세 회로도를 도시한다. 도 2는 다중 워드 라인 WL이 행 방향으로 놓여 있고 다중 비트 라인 BL이 열 방향으로 놓여 있는 메모리 셀(MC)를 포함한 메모리 셀 어레이(10)의 일부를 도시한다. 여기에서, 메모리 셀(MC)은 각 워드 라인 WL이 두 비트 라인 당 한 메모리 셀과 연결되도록 정렬된다. 즉, 메모리 셀의 정렬은 각 어드 라인 WL을 가로지르는 인접 비트 라인 BL에 연결된 메모리 셀이 동시에 활성화되지 않도록 결정된다.
또한, 감지 증폭기(SA0-SA3)는 단일 감지 증폭기(SA)가 두 인접 비트 라인 BL에 연결되도록 정렬된다. 감지 증폭기(SA)는, 예를 들면, 주로 플립플롭으로 형성된 래치형이다. 그래서, 감지 증폭기 SA는 비트 라인 BL상에 나타나는 메모리 셀 MC의 약한 데이터 신호를 래치하고 증폭하기 위해 미리 정해진 타이밍에 활성화된다.
비트 라인 BL은 열 선택 트랜지스터(T01-T32)를 통해 데이터 라인 DB에 연결된다. 여기에서, 각 열 선택 트랜지스터 T는 열 선택 신호 YS(즉, YS01-YS04)에 의해 전도 상태가 제어된다. 감지 증폭기 SA에 연결된 비트 라인 BL의 쌍은 데이터 라인 DBa, DBb 쌍에 각각 전기적으로 연결된다. 데이터 라인 DB는 데이터 증폭기(410)에 연결된다. 도 2는 하나의 데이터 증폭기에 연결된 비트 라인 BL0-BL7의 연결이 반복되는 방식으로 총 512 비트 라인이 장치에 할당된 것을 상세히 도시하지는 않는다.
다음으로, 도 1에 도시된 열 프리디코더 회로(320) 및 열 디코더 회로(330)의 상세한 형상이 도 3을 참조하여 설명될 것이다.
도 3에 도시된 대로, 열 프리디코더 회로(320)는 3개의 열 프리디코더(3201, 3202, 3203)로 형성된다. 여기에서, 열 프리디코더(3201)는 열 어드레스 면적의 4분의 1을 선택하는 4 비트의 신호 YP1을 생성하기 위해 열 어드레스 신호 YA0, YA1을 디코딩한다. 열 프리디코더(3202)는 열 어드레스 면적의 8분의 1을 선택하는 8 비트의 신호 YP2을 생성하기 위해 열 어드레스 신호 YA2, YA4을 디코딩한다. 열 프리디코더(3203)는 열 어드레스 면적의 8분의 일을 선택하는 8 비트의 신호 YP3을 생성하기 위해 열 어드레스 신호 YA5, YA7을 디코딩한다.
열 디코더 회로(330)은 열 프리디코더(3201)의 출력 신호 YP1의 4 비트를 공통적으로 입력받는 64 열 디코더(3301-3364)에 의해 형성된다. 또한, 각 열 디코더(3301-3364)는 열 프리디코더(3202)의 출력 신호 YP2의 단일 비트와 열 프리디코더(3203)의 출력 신호 YP3의 단일 비트의 조합을 입력받는다.
열 디코더 회로(330)는 열 프리디코더(3201)의 출력 신호 YP1의 모든 비트가 비활성화될 때 열 디코더의 모든 출력 신호가 비활성화되도록 형성된다. 이 실시예는 반도체 기억 장치를 상세하기 도시하지 않고 도 3의 회로의 두 블록이 제공된다. 여기에서, 블록 중의 하나는 열 프리디코더(3201)에 입력된 열 어드레스 신호 YA8에 응답하여 활성화된다.
도 4는 열 프리디코더 회로(320)을 형성하는 열 프리디코더(3201)의 구체적인 내부 형상을 도시한다.
도 4의 열 프리디코더(3201)는 이후 상세히 설명될 열 어드레스 신호 YA8 및 버퍼링 클록 신호 φ에 응답하여 동작하기 위해 활성화 상태가 제어된다. 여기에서, 열 프리디코더(3201)은 도 1에 도시된 상기 열 어드레스 계수기 회로(310)으로부터 주어진 열 어드레스 신호 YA0, YA1에 응답한다. 즉, 열 어드레스 신호 YA0의 정위상(positive-phase) 신호 또는 부위상(negative-phase) 신호와 열 어드레스 신호 YA1의 정위상(positive-phase) 신호 또는 부위상(negative-phase) 신호의 조합에 응답하여, 열 프리디코더(3201)는 열 어드레스 면적의 4분의 1을 선택하는 신호 YPm(또는 YP1, 즉, YP01-YP04)를 생성한다.
상기에서, 참조 표시 "m"은 열 프리디코더(3201-3203)의 각각을 명시하는 인덱스인다. 여기에서, 참조 표시 "YPm"(m=1,2,3)은 열 프리디코더(3201)의 출력 신호 YP1, 열 프리디코더(3202)의 출력 신호 YP2, 열 프리디코더(3203)의 출력 신호 YP3을 표현한다.
다음으로, 도 4의 열 프리디코더(3201)의 형상이 더 구첵적으로 설명될 것이다. 열 어드레스 신호 YA0의 정위상 신호는 NAND 게이트(320D, 320F)로 각각 입력되고, 열 어드레스 신호 YA0의 부위상 신호는 NAND 게이트(320C, 320D)로 각각 입력된다. 또한, 열 어드레스 신호 YA1의 정위상 신호는 NAND 게이트(320E, 320F)로 각각 입력되고, 열 어드레스 신호 YA1의 부위상 신호는 NAND 게이트(320C, 320D)로 각각 입력된다. 또한, 버퍼링 클록 신호 φ는 공통적으로 NAND 게이트(320C 내지 320F)로 입력된다.
NAND 게이트(320C, 320D, 320E, 320F)의 출력은 각각 인버터(320G, 320H, 320I, 320K)에 의해 반전되고, 반전된 출력은 각각 NAND 게이트(320L, 320M,320N, 320P)의 제1 입력에 전달된다. 오류 대책을 위한 잉여 스트링(redundant string)(도시되지 않음)을 선택하기 위해 사용되는 신호 YRED는 NAND 게이트(320L, 320M, 320N, 320P)의 제2 입력에 공통적으로 공급된다. NAND 게이트(320L, 320M,320N, 320P)의 출력은 각각 인버터(320Q, 320R, 320S, 320T)에 의해 반전되고, 그 반전된 출력은 신호 YPm이다. 신호 YRED는 잉여 스트링을 선택하기 위해 L 수준으로 설정된다. 잉여 스트링이 선택되지 않으면, 신호 YRED는 H 수준으로 고정된다. 그렇게, 잉여 스트링을 선택하기 위해서, NAND 게이트(320L, 320M, 320N, 320P)의 모든 출력이 H 수준으로 고정되어 신호 YPm은 L 수준(즉, 비활성 상태)으로 고정된다.
열 프리디코더(3202, 3203)는 열 프리디코더(3201)와 열 어드레스 신호의 형태 및 입력되는 신호의 수와 같은 몇가지 설계 요소 면에서 다르다. 이러한 설계 요소에 상관없이, 열 프리디코더(3202, 3203)은 도 4에 도시된 열 프리디코더(3201)과 비슷하게 형성된다. 또한, 열 프리디코더(3202, 3203)는 열 프리디코더(3201)에 입력된 버퍼링 클록 신호 φ 대신에 버퍼링 클록 신호 φ0을 공통적으로 입력받는다. 여기에서, 버퍼링 신호 φ0는 이후 상세히 설명될 독취-기입 신호 RW에 응답하여 활성화된다.
다음, 열 디코더 회로(330)의 구체적인 내부 형상이 상세하게 설명될 것이다.
도 3에 도시된 대로, 열 디코더 회로(330)는 각각이 열 프리디코더(3201)의 출력 신호 YP1에 응답하여 열 어드레스 면적의 4분의 1을 선택하기 위해 열 선택 신호 YSn(YS01-YS04를 포함함)를 출력하는 열 디코더(3301-3364)로 형성된다.
상기에서, 참조 표시 "n"는 열 디코더(3301-3364) 각각을 명시하는 인덱스이다. 예를 들면, n=1인 경우에 참조 표시 "YSn"은 열 디코더(3301)의 출력 신호를 명시한다. 64 열 디코더(3301-3364) 하나하나는 8 비트 신호 YP2의 단일 비트와 8 비트 신호 YP3의 단일 비트의 조합에 의해 규정된다.
도 5는 열 디코더(3301)의 구체적인 내부 형상의 예를 도시한다.
도 5의 열 디코더(3301)에서, NAND 게이트(330A, 330B, 330C, 33D)는 각각 열 프리디코더(3201)(도 4)에서 출력된 상기 신호 YP01, YP02, YP03, YP04를 입력받는다. 또한, NAND 게이트(330A-330D)는 열 프리디코더(3202)에서 출력된 8 비트 신호 YP2의 단일 비트와 열 프리디코더(3203)에서 출력된 8 비트 신호 YP3의 단일 비트를 공통적으로 입력받는다. NAND 게이트(330A, 330B, 330C, 33D)의 출력은 각각 인버터(330E, 330F, 330G, 330H)에 의해 반전되고 반전된 출력은 열 선택 신호 YSn이다.
다른 열 디코더는 입력되는 신호의 조합과 같은 몇몇 설계 요소에 대해 상기 열 디코더(3301)과 다르다. 이러한 설계 요소에 상관없이, 열 디코더(3302 내지 3364)는 열 디코더(3301)와 비슷하게 형성된다.'
그리하여, 열 디코더 회로(330)는 각각이 YS01, YS02, YS03, YSP4를 포함하는 열 선택 신호 YSn(n=1,2,...64)을 출력한다. 이 신호 YS01-YS04는 열 선택 트랜지스터 T01-T32 각각에 도 2에 도시된 대로 공급된다. 이 트랜지스터는 비트 라인 BL의 쌍이 켜진 트랜지스터를 통해 데이터 라인DB에 연결되도록 선택적으로 전도 상태가 제어된다.
도 2 내지 5에 도시된 대로, 각 열 디코더(3301-3364)는 4개의 열 선택 신호 YS01-YS04를 출력하여 총 256개의 열 어드레스 신호가 출력된다. 여기에서, 열 어드레스 신호 YA2-YA7은 64 개 열 디코더(3301-3364) 내의 한 열 디코더를 규정한다. 또한, 열 어드레스 신호 YA0, YA1은 열 선택 신호 YS01-YS04 중의 하나를 활성화한다. 즉, 256개의 열 어드레스 신호 중의 하나가 선택적으로 활성화된다. 그러나, 실제로는 도 3의 회로에 2 블록이 있어, 총 512 개의 열 선택 신호가 출력된다. 그렇게, 512 개의 열 선택 신호중의 하나가 최종적으로 선택되어 활성화된다. 그리하여, 도 2에 일부가 도시된 512개의 비트 라인(BL)을 선택적으로 활성화한다.
도 6은 상기 버퍼링 클록 신호 φ 및 버퍼링 신호 φ0를 생성하는 신호 생성 회로를 도시한다. 이 신호 생성 회로는 클록 동기화 신호 φCLK의 후미 에지를 검출하여 버퍼링 클록 신호 φ를 생성하기 위한 제1기능 및 독취-기입 신호 RW에 기초하여 버퍼링 신호 φ0를 생성하기 위한 제2 기능을 활성화한다. 또한, 클록 동기화 신호 φCLK는 이후 상세히 설명될 것이다.
도 6에서, 클록 동기화 신호 φCLK는 인버터(600A)에 의해 반전되어 NAND 게이트(600B)의 제1 입력에 공급된다. 인버터(600A)의 출력은 지연 회로(600C)에 의해 지연되어 인버터(600D)에 의해 반전되고 그 반전된 출력은 NAND 게이트(600B)의 제2 입력에 공급된다. NAND 게이트(600B)의 출력은 그 출력이 버퍼링 클록 신호 φ로 사용되는 NAND 게이트(600E)의 제1 입력에 공급된다.
독취-기입 신호 RW는 인버터(600F, 600G)에 의해 차례로 반전되어, 그 출력이 버퍼링 신호 φ0로 사용되는 버퍼(600H)에 공급된다. 또한, 인버터(600G)에 나타나는 독취-기입 신호 RW의 정위상 신호는 NAND 게이트(600E)의 제2 입력에 공급된다.
상기 도 6의 신호 생성 회로에서, 독취-기입 신호 RW가 H 수준일 때, NAND 게이트(600E)는 버퍼링 클록 신호 φ로서 NAND 게이트(600B)의 출력 신호를 출력한다. 클록 동기화 신호 φCLK가 H에서 L 수준으로 수준 천이할 때, NAND 게이트(600B)의 두 입력에는 지연 회로(600C)의 지연 시간 동안 각각이 H 수준을 가지는 신호가 공급되어 NAND 게이트(600B)의 출력은 L 수준에 해당된다. 이 경우, 버퍼링 클록 신호 φ는 L 수준의 펄스에 해당한다.
반면, 클록 동기화 신호 φCLK가 L에서 H 수준으로 수준 천이할 때, NAND 게이트(600B)의 두 입력에는 지연 회로(600C)의 지연 시간 동안 각각이 L 수준을 가지는 신호가 공급되어 NAND 게이트(600B)의 출력은 H 수준을 유지한다. 그러므로, 버퍼링 클록 신호 φ도 H 수준을 유지한다.
상기한 대로, 도 6의 신호 생성 회로는 L 수준의 펄스가 클록 동기화 신호 φCLK의 후미 에지에서 버퍼링 클록 신호 φ로서 생성되도록 동작한다.
다음, 실시예 1의 반도체 기억 장치의 동작에 대해 도 7a 내지 7q를 참조하여 설명될 것이다.
도 7a 내지 7h는 모두 외부에서 주어지는 신호(및 데이터) CLK, /RAS, /CAS, /WE, /CS, CMD, ADi, Di를 도시한다. 또한, 도 7i 내지 7q는 모두 반도체 기억 장치 내부에서 제공되는 신호(및 데이터) ICLK, φ0, φCLK, φ, YA, YP, YS, φ1및 DATA를 도시한다.
도 7a의 외부 클록 신호 CLK는 장치의 동작 타이밍에 대한 기준을 설정한다. 도 7b의 행 어드레스 스트로브 신호 /RAS는 외부에서 주어신 어드레스 신호가 행 어드레스 신호로서 장치에 입력되는 제어 신호이다. 도 7c의 열 어드레스 스트로브 신호 /CAS 외부에서 주어신 어드레스 신호가 열 어드레스 신호로서 장치에 입력되는 제어 신호이다.
도 7d의 기입 인에이블 신호 /WE는 기입 동작 또는 독취 동작을 제어하는 제어 신호이다. 도 7e의 칩 선택 신호 /CS는 장치의 활성화 상태를 전체적으로 제어하는 제어 신호이다. 도 7f의 명령 신호 CMD는 장치의 동작 모드를 제어하는 제어 신호이다. 도 7g의 어드레스 신호 ADi는 데이터의 기억 목적지(즉, 어드레스)를 명시하는 신호이다. 또한, 도 7h의 데이터 Di는 기억 객체의 정보를 표현하는 정보 신호이다.
도 7i의 내부 기준 클록 신호 ICLK는 외부 클록 신호 CLK로부터 유도되는 클록 신호이다. 도 7j의 버퍼링 신호 φ0는 열 어드레스 스트로브의 입력 후에 독취-기입 신호 RW에 의해 활성화된 내부 신호이다. 독취-기입 신호 RW는 독취 명령(RED) 또는 기입 명령(WRT)에 의해 활성화된 내부 신호이다. 또한, 독취-기입 신호 RW의 파형은 도 7j의 버퍼링 신호 φ0의 파형을 사용하여 표현된다.
도 7k의 클록 동기화 신호 φCLK는 도 7i의 내부 기준 클록 신호로부터 유도되는 클록 신호이다. 클록 동기화 신호 φCLK는 내부 기준 클록 신호 ICLK의 펄스와 반전 논리값(즉, L 펄스)을 결합하는데, 이는 버퍼링 신호 φ0가 활성화되면 활성화된다. 도 7l의 버퍼링 클록 신호 φ는 각각이 클록 동기화 신호 φCLK의 후미 에지(trailing edge)의 검출에 의해 생성된 펄스를 포함한다. 버퍼링 클록 신호 φ는 버퍼링 신호 φ0가 활성화될 때 활성화된다.
도 7m의 열 어드레스 신호 YA는 외부에서 주어진 어드레스 신호 ADi를 입력하여 장치가 생성하는 내부 신호이다. 도 7n의 열 어드레스 프리디코딩 신호 YP는 열 어드레스 신호 YA를 디코딩하여 장치가 생성한 내부 신호이다. 열 선택 신호 YS는 열 어드레스 프리디코딩 신호 YP를 디코딩하여 장치가 생성한 내부 신호이다. 도 7P의 데이터 클록 신호 φ1는 데이터 라인 및 데이터 증폭기를 초기화하는데 사용되는 내부 신호이다. 여기에서, 데이터 클록 신호 φ1는 클록 동기화 신호 φCLK로부터 유도된다. 데이터(또는 데이터 신호) DATA는 데이터 라인 DB에 나타나는 정보 신호이다.
다음, 반도체 기억 장치의 구체적 동작이 버스트 길이를 "4"로 설정하고 독취 동작이 기입 동작 후에 일어나는 예를 통해 설명될 것이다.
먼저, 열 어드레스 스트로브 신호 /RAS, 칩 선택 신호 /CS, 명령 신호 CMD(ACT, 또는 활성화) 및 어드레스 신호 ADi는 장치가 이 신호들을 도 7a에 도시된 외부 클록 신호 CLK의 펄스의 선도 에지 e1에서 입력하도록 장치에 대해 설정된다. 이 때, 행 어드레스 버퍼 회로(200)는 어드레스 신호 ADi(X)를 행 어드레스 신호로서 외부 클록 신호 CLK와 동기로 입력받는다. 그리고나서, 행 디코더 회로(210)는 메모리 셀 어레이(10) 상의 워드 라인 WL을 활성화하기 위해 행 어드레스 버퍼 회로(200)에 의해 입력된 행 어드레스 신호를 디코딩한다.
다음, 열 어드레스 스트로브 신호 /CAS, 기입 인에이블 신호 /WE, 칩 선택 신호 /CS, 명령 신호 CMD(WRT, 기입 명령), 어드레스 신호 ADi(Y), 데이터 Di(D1)을 이들 신호를 외부 클록 신호 CLLK의 선도 에지 e3에서 장치가 입력받도록 장치에 대해 설정한다. 이때, 열 어드레스 버퍼 회로(300)는 어드레스 신호 ADi를 열 어드레스 신호로 외부 클록 신호 CLK와 동기로 입력받는다.
열 어드레스 버퍼 회로(300)에 의해 입력된 열 어드레스(Y)는 최상위 어드레스로서 사용된다. 그래서, 열 어드레스 계수기 회로(310)는 이 최상위 어드레스 Y를 열 어드레스 "YA", 즉, Y, Y+1, Y+2, Y+3 순서로 차례차례 출력하기 위해 사용한다. 열 프리디코더 회로(320)는 열 어드레스 YA(Y, Y+1, Y+2, Y+3)를 수신하여 열 어드레스 프리디코딩 신호 YP(Y, Y+1, Y+2, Y+3)를 차례로 생성한다.
열 어드레스 스트로브 신호 /CAS를 입력하는 제어 회로(500)의 제어하에, 도 6의 신호 생성 회로는 열 프리디코더 회로(320)의 열 프리디코더(3202, 3203)에 각각 공급되는 버퍼링 신호 φ0를 활성화한다. 또한, 신호 생성 회로는 클록 동기화 신호 φCLK의 펄스의 후미 에지를 검출하여 버퍼링 클록 신호 φ가 열 프리디코더 회로(320)의 열 프리디코더(3201)에 공급되게 한다.
다음, 도 8a, 8b, 8c를 참조하여 버퍼링 클록 신호 φ에 기초하여 열 프리디코더 회로(320)를 제어하는 동작에 대헤 상세하게 설명할 것이다.
열 프리디코더 회로(320)에 입력되는 열 어드레스 신호 YA(즉, YA01-YA08)의 전송 속도 사이에 분산이 있어 열 어드레스 신호 YA 사이에 타이밍 상 시간 지연이 발생한다고 가정하자. 이 경우, 다중 열 어드레스 신호가 H 수준에서 동시에 일시적으로 있는 시간이 발생한다. 도 8a의 경우에, 두 파형 b, c는 예를 들면, H 수준에 일시적으로 있는다.
도 4에 도시된 열 프리디코더 회로(320)에서, 모든 NAND 게이트 (320C, 320D, 320E, 320F)는 신호 생성 회로로부터 버퍼링 클록 신호 φ를 입력받는다. 그렇게, 버퍼링 클록 신호 φ가 L 수준에 있을 때, NAND 게이트(320C-320F)의 모든 출력은 H 수준에 고정된다. 그리하여, 도 8b에 도시된 열 어드레스 프리디코딩 신호 YP(즉, YP01-YP04)는 도 8c에 도시된 버퍼링 클록 신호의 펄스폭에 의해 제어되는 미리 정해진 시간동안 비활성상태에 있는다.
도 8b의 경우에서, 예를 들면, 도 8a에 원래 도시된 파형 a, b는 버퍼링 클록 신호 φ의 후미 에지에 응답하는 파형 e와 일치되도록 이동되고, 도 8a에 원래 도시된 파형 c는 버퍼링 클록 신호 φ의 선도 에지에 응답하는 파형 f와 일치되도록 이동된다. 그리하여, 열 어드레스 프리디코딩 신호 YP1은 미리 정해진 시간 동안 비활성 상태에 고정된다.
열 프리디코더 회로(320)는 열 디코더 회로(330)에 공급되는 열 어드레스 프리디코딩 신호 YP를 출력한다. 열 어드레스 프리디코딩 신호 YP를 수신한 후에, 열 디코더 회로(330)은 열 선택 트랜지스터 T의 전도 상태를 제어하는 열 선택 신호 YS(WMR, YS01-YS04)를 출력한다.
상기한 대로, 열 어드레스 신호 YA는 Y -> Y+1 -> Y+2 -> Y+3의 순서로 바뀌는 동안, 열 어드레스 프리디코딩 신호 YP1의 다중 신호(YP01-YP04)는 동시에 활성화되지 않아서 열 선택 신호 YS의 다중 신호(YS01-YS04)는 동시에 활성화되지 않는다. 그러므로, 열 선택 트랜지스터 (T)의 다중 쌍은 동시에 전도 상태에 놓이지 않는다. 즉, 비트 라인은 다중 선택되지 않는다. 그리하여, 열 어드레스 신호에 의해 규정된 비트 라인만이 켜진 열 선택 트랜지스터의 쌍을 통해 데이터 라인 DB에 선택적으로 연결된다.
본 발명의 반도체 기억 장치는 상기 비트 라인의 선택 동작과 병행하여 외부로부터 주어진 데이터 Di를 입력하기 위한 동작을 수행한다. 즉, 입력 버퍼 회로(440)는 4 클록 싸이클 동안 데이터 Di의 D1-D4를 순차적으로 입력한다. 기입 버퍼 회로(450)는 입력 버퍼 회로(440)에 의해 입력된 데이터 Di의 D1-D4를 순차적으로 데이터 라인 상에 전송한다. 이 데이터는 메모리 셀에 상기한 대로 선택된 비트 라인을 통해 기입된다. 그리하여, 기입 동작은 완료된다.
다음으로, 기입 동작의 완료 후에 반도체 기억 장치에 의해 수행되는 독취 동작에 대해 설명할 것이다.
독취 동작을 수행하기 위해서, 열 어드레스 스트로브 신호 /CAS, 명령 신호 CMD(RED, 독취 명령), 어드레스 신호 ADi(Y)는 이들 신호를 도 7a에 도시된 외부 클록 신호 CLK의 선도 에지 e7에서 장치가 입력하도록 장치에 대해 설정한다. 이때, 열 어드레스 버퍼 회로(300)는 어드레스 신호 ADi를 열 어드레스 신호로서 외부 클록 신호 CLK와 동기로 입력한다. 여기에서, 열 어드레스 버퍼 회로(300)에 의해 입력된 열 어드레스(Y)는 최상위 어드레스로서 사용된다. 그렇게, 열 어드레스 계수기 회로(310)는 열 어드레스 "YA", 즉, Y, Y+1, Y+2, Y+3를 차례로 출력하기 위해 이 최상위 어드레스 Y를 사용한다.
열 어드레스 YA를 수신하면, 열 프리디코더 회로(320)는 열 어드레스 Y, Y+1, Y+2, Y+3를 명시하는 열 어드레스 프리디코딩 신호 YP를 출력한다. 열 어드레스 프리디코딩 신호 YP를 수신한 후, 열 디코더 회로(330)는 비트 라인을 선택하기 위해 열 선택 트랜지스터(T)의 전도 상태를 제어한다. 그리고, 선택된 비트 라인과 연결된 메모리 셀의 데이터 신호는 데이터 라인 DB로 전송되어 데이터 증폭기(410)에 의해 증폭된다. 그리고나서, 이는 래치 회로(420)와 출력 버퍼 회로(430)를 통해 외부로 출력된다.
독취 동작의 모드에서, 열 프리디코더 회로(320)는 기입 동작 모드에서 수행된 상기 동작을 비슷하게 수행한다. 그리고, 열 어드레스 신호 YA가 Y -> Y+1 -> Y+2 -> Y+3의 순서로 변하는 동안, 열 어드레스 프리디코딩 신호 YP1의 다중 신호(YP01-YP04)는 동시에 활성화되지 않는다. 그러므로, 열 선택 신호 YS의 다중 신호(YS01-YS04)는 동시에 활성화되지 않아 비트 라인이 다중 선택되지 않는다.
[B] 실시예 2
다음으로, 본 발명의 제2 실시예에 따른 반도체 기억 장치에 대해 설명할 것이다.
실시예 1의 장치에서, 열 어드레스 프리디코딩 신호 YP1의 비활성 지속시간은 버퍼링 클록 신호 φ의 펄스 폭에 의해 제어된다. 실시예 1과 비교하면, 실시예 2는 열 어드레스 프리디코딩 신호 YP1의 비활성 지속시간의 시작점이 버퍼링 클록 신호 φ에 의해 제어되고, 열 어드레스 프리디코딩 신호 YP1의 비활성 지속시간의 종결점은 열 어드레스 신호 YA에 응답하여 제어된다. 그리하여, 버퍼링 클록 신호 φ에 의한 열 어드레스 프리디코딩 신호 YP1의 비활성화로 인한 비트 라인의 선택에서 지연을 방지할 수 있다.
실시예 2의 반도체 기억 장치는 상기 실시예 1과 기본적으로 비슷하다. 실시예 1에서, 도 4의 열 프리디코더(3201)는 NAND 게이트(320C, 320D, 320E, 320F) 및 인버터(320G, 320H, 320J, 320K)에 의해 형성된 AND 게이트를 사용하여 형성된다. 실시예 1과 달리, 실시예 2는 상기 AND 게이트 대신에 도 9의 게이트를 사용하여 열 프리디코더가 형성된다는 특징이 있다.
도 9에서, NAND 게이트(800)는 도 4에 도시된 상기 NAND 게이트(320C-320F)에 해당한다. 여기에서, NAND 게이트(800)는 상기 열 어드레스 신호 YA0, YA1, YA8에 대응되는 신호 S1을 입력한다. 또한, NAND 게이트(800)는 버퍼링 클록 신호 φ를 이후 설명될 트랜지스터(805)를 통해 입력한다. 인버터(802)는 상기 인버터(320G-320K)에 대응된다. 인버터(802)는 신호 S3를 출력하기 위해 NAND 게이트(800)의 출력을 반전시킨다. NAND 게이트(800) 및 반전기(802)는 AND 게이트를 형성하기 위해 함께 결합된다.
래치 회로(803)은 버퍼링 클록 신호 φ에 기초하여 인버터(802)의 출력 신호 S3를 래치한다. 즉, 버퍼링 클록 신호 φ가 H 수준에 있을 때, 래치 회로(803)는 신호 S3를 신호 S2로 통과시킨다. 반면, 버퍼링 클록 신호 φ가 L 수준에 있을 때, 래치 회로9803)는 래치되는 신호 S3에 해당하는 신호 S2를 출력한다.
트랜지스터(805)는 버퍼링 클록 신호 φ를 NAND 게이트(800)로 전달한다. N형 MOS FET(metal-oxide semiconductor field effect transistor)이 트랜지스터(805)를 위해 사용된다. 트랜지스터(805)의 전류 경로의 한 끝(즉, 소스)은 버퍼링 클록 신호 φ의 와이어에 연결된다. 전류 경로의 다른 한 끝(즉, 드레인)은 NAND 게이트(800)의 입력에 연결된다. 또한, 트랜지스터(800)의 게이트는 래치 회로(803)의 출력 단자에 연결된다. 또한, 부하 회로로서 동작하는 저항(806)이 트랜지스터(805)의 드레인에 연결된 NAND 게이트(800)의 입력과 미리 정해진 소스 전압을 공급하기 위한 전원 사이에 연결된다.
다음으로, 도 9의 게이트 회로의 동작에 대해 설명할 것이다.
게이트 회로에서, 신호 S1에 응답하여 출력되는 신호 S3의 상태(또는 수준)는 래치 회로(803)에 버퍼링 클록 신호 φ에 기초하여 입력되고 래치되어, 트랜지스터(805)의 전도 상태가 래치 회로(803)에 래치된 신호 수준에 따라 제어된다. 그리하여, 버퍼링 클록 신호 φ를 NAND 게이트(800)로 입력하기 위한 동작을 제어하는 것이 가능하다. 또한 신호 S3의 이전 상태에 응답하여 신호 S3의 활성화 상태를 제어하는 것이 가능하다.
다음으로, 게이트 회로의 동작이 도 10a 내지 10h를 참조하여 더 상세하게 설명될 것이다.
먼저, 도 10a 내지 10d와 연관된 제1 상황에 대해 설명될 것인데, 초기 조건은 신호 S3(도 10d)가 신호 S1(도 10b)에 따라 H 수준에 있는 동안 버퍼링 클록 신호 φ(도 10a)가 H 수준에 있도록 정의된다.
상기 상태에서, 래치 회로(803)는 "도통" 상태에 있어 신호 S3의 신호 수준(즉, H 수준)은 신호 S2로서 트랜지스터(805)의 게이트에 직접 인가된다. 그리하여, 트랜지스터(805)는 버퍼링 클록 신호 φ가 트랜지스터(805)를 통해 NAND 게이트(800)의 입력에 공급되도록 전도 상태에 놓인다. 이 조건에서, 버퍼링 클록 신호 φ가 도 10a에 도시된 대로 H 수준에서 L 수준으로 수준 천이를 한다면, L 수준이 켜진 트랜지스터(805)를 통해 NAND 게이트(800)의 입력에 인가된다. 이때, 래치 회로(803)는 래치 상태에 있어 이는 신호 S3의 이전 신호 수준(즉, H 수준)을 래치한다. 그래서, 신호 S3는 도 10c에 도시된 H 수준에 머무른다.
또한, L 수준을 가진 버퍼링 클록 신호 φ를 입력하기 때문에 NAND 게이트(800)의 출력은 H 수준으로 설정된다. 그럼므로, 신호 S3는 신호 S1의 상태에 상관없이 도 10d에 도시된 대로 L 수준으로 변한다. 즉, 신호 S3는 버퍼링 클록 신호 φ의 후미 에지에서 비활성화된다. 그리고나서, 신호 S1이 열 어드레스 신호의 변경에 응답하여 변할 때에도, 신호 S1을 기초하여 더이상 신호 S3는 활성화되지 않는다.
그리고나서, 버퍼링 클록 신호 φ가 H 수준을 가지고 있을 때, 래치 회로(803)는 도통 상태에 놓이고, 신호 S3의 신호 수준(즉, L 수준)은 신호 S2로서 나타난다. 이는 비전도 상태로 트랜지스터(805)를 변경한다. 그리하여, 전원의 소스 수준(즉, H 수준)이 저항(806)을 통해 NAND 게이트(800)의 입력에 인가되는데, 여기에는 이미 버퍼링 클록 신호 φ가 인가되어 있다. 이 경우, 신호 S3는 더이상 신호 S1을 기초하여 활성화되지 않는다. 그래서, 버퍼링 클록 신호 φ가 H 수준을 가질 때, 신호 S3는 비활성 수준(즉, L 수준)에 머무른다.
상기한 대로, 도 9의 게이트 회로는 열 프리디코더 회로(320)와 비슷하게 동작하고 신호 S3는 인버터(320G-320K)의 출력 신호 및 열 어드레스 프리디코딩 신호 YP에 대응된다. 즉, 초기 조건에서 원래 활성화된 신호 S3는 버퍼링 클록 신호 φ의 후미 에지에 의해 비활성화되어 상기 열 어드레스 프리디코딩 신호 YP01-YP04도 비활성화된다.
다음으로, 도 10e 내지 10h와 연관된 제2 상황에 대해 게이트 회로의 동작을 설명할 것이다. 초기 조건은 신호 S1(도 10f)에 기초하여 신호 S3(도 10h)가 L 수준(즉, 비활성화 수준)에 있는 반면 버퍼링 클록 신호 φ(도 10e)가 H 수준에 있도록 정의도니다. 이러한 초기 조건에서, 래치 회로(803)는 도통 상태에 있어 신호 S3의 신호 수준(즉, L 수준)은 신호 S2(도 10g)로서 트랜지스터(805)의 게이트에 인가된다.
그리하여, 트랜지스터는 비전도 상태에 놓이고 전원의 소스 수준(즉, H 수준)이 저항(806)을 통해 NAND 게이트(800)의 입력에 인가되는데, 이에는 버퍼링 클록 신호 φ가 인가될 것이다. 상기한 대로, 초기 조건에서, 버퍼링 클록 신호 φ는 NAND 게이트(800)의 입력에 인가되지 않으므로, NAND 게이트(800)의 출력 수준이 S1에만 기초하여 직접 결정된다.
초기 조건 후에, 버퍼링 클록 신호 φ가 H 수준에서 L 수준으로 수준 천이하면, 래치 회로(803)는 래치 상태에 놓이고, 이는 신호 S3의 이잔 상태(즉, L 수준)를 래치한다. 그러므로, 신호 S2는 L 수준에서 머무른다. 그리하여, 트랜지스터(805)는 비전도 상태에 머무르고, NAND 게이트(800)는 여전히 신호 S1만을 기초하여 그 출력이 직접 결정되는 상황에 머무른다.
신호 S1이 열 어드레스 신호의 변화에 응답하여 수준을 변경하면, 신호 S3는 대응적으로 활성화되어 신호 S1을 기초로 L 수준에서 H 수준으로 수준 천이한다. 그리고 나서, 버퍼링 클록 신호 φ가 H 수준을 가지게 될 때, 래치 회로(803)는 도통 상태에 놓이고. 신호 S3의 신호 수준(즉, H 수준)은 도 10g에 도시된 신호 S2에 나타난다. 그리하여, 트랜지스터(805)는 전도 상태에 놓이고, 버퍼링 클록 신호 φ는 켜진 트랜지스터(805)를 통해 NAND 게이트(800)의 입력에 인가된다.
상기한 대로, 실시예 2에 채용된 도 9의 게이트 회로는 동작에 대해 상기 실시예 1의 열 프리디코더 회로(320)과 다른데, 이는 열 어드레스 프리디코딩 신호 YP에 해당하는 신호 S3가 비활성화되는 초기 조건 이후에 수행된다. 즉, 열 어드레스 프리디코딩 신호 YP에 대응되는 신호 S3는 버퍼링 클록 신호 φ에 의해 전혀 제어되지 않고 활성화된다. 그래서, 열 어드레스 프리디코딩 신호 YP01-YP04를 즉시 활성화시킬 수 있다.
또한, 도 10a 내지 10d에 도시된 제1 상황의 초기 조건은 도 10e 내지 10h에 도시된 제2 상황의 최종 조건과 일치할 수 있다. 또한, 제2 상황의 초기 조건은 제1 상황의 최종 조건과 일치할 수 있다.
상기한 대로, 동일한 어드레스가 연속적으로 명시되지 않으면, 도 9에 도시된 실시예 2의 게이트 회로는 이미 활성화된 신호 S3가 버퍼링 클록 신호 φ에 의해 비활성화되게 동작한다. 또한, 게이트 회로는 이미 비활성화된 신호 S3가 버퍼링 클록 신호 φ에 상관없이 신호 S1에 기초하여 활성화되도록 동작한다.
그러므로, 신호 S3의 활성화는 버퍼링 클록 신호 φ에 의해 제한받지 않아서 비트 라인의 선택을 즉시 수행할 수 있다. 그리하여, 동일한 열 어드레스가 연속적으로 명시되지 않도록 버스트 길이가 둘 이상인 기형 DRAM의 버스트 모드에서, 메모리 셀의 데이터 신호를 고속으로 독취하는 것이 가능하다.
상기한 대로, 본 발명은 실시예 1 및 2를 통해 설명된다. 그러나, 본 발명은 이 실시예에 한정되지 않는다. 그리고, 본 발명의 사상을 벗어나지 않고 장치의 설계를 수정할 수 있다.
예를 들면, 상기 실시예는 열 프리디코더 회로(320)는 버퍼링 클록 신호 φ에 의해 제어되도록 설명한다. 그러나, 열 디코더 회로(330)와 같은 다른 열 관련 회로가 버퍼링 클록 신호 φ에 의해 제어되도록 실시예를 수정할 수 있다. 또한, 실시예는 본 발명이 동기형 DRAM에 적용된 것을 설명한다. 물론, 본 발명은 다른 형태의 반도체 기억 장치에 적용가능하다.
실시예 2는 열 프리디코더 회로(320)에서 버퍼링 클록 신호 φ에 의해 제어되는 제어 객체를 제한하기 위해서 신호 상태가 래치되는 것을 설명한다. 신호 상태가 열 디코더 회로(330)에서 래치되도록 실시예 2를 수정할 수 있다.
또한, 실시예 2는 래치 회로(803)를 제어하기 위해 버퍼링 클록 신호 φ를 직접 사용한다. 그러나, 래치 회로(803)를 제어할 버퍼링 클록 신호 φ와 다른 다른 신호를 사용할 수 있다.
또한, 실시예 2는 이미 활성화된 신호 S3이 버퍼링 클록 신호 φ에 의해 비활성화되도록 제어되게 설명한다. 실시예 2는 열 어드레스의 변경 후에 신호를 활성화하도록 제어할 수 있게 수정될 수 있다. 이 경우, 신호 S3의 활성화는 더 이상 버퍼링 클록 신호 φ에 의해 제어되지 않으므로, 활성화에 대해 동일한 타이밍을 설정할 수 있다.
상기한 대로, 본 발명은 다음과 같이 요약되는 다양한 기술적 특징과 효과를 가진다.
(1) 본 발명의 제1 형태에서, 반도체 기억 장치는 기본적으로 메모리 셀(MC)이 각각 행과 열에 대응되는 워드 라인(WL) 및 비트 라인(BL)을 사용하는 행렬 형태로 정렬되는 메모리 셀 어레이(10)에 의해 형성되는데, 외부에서 주어지는 외부 클록 신호(CLK)와 동기로 장치는 데이터가 독취되거나 데이터가 기입될 메모리 셀을 규정하기 위한 행 어드레스 신호 및 열 어드레스 신호를 입력한다. 또한, 열 선택 트랜지스터(T)는 비트 라인과 데이터 라인(DB) 사이에 연결된다. 또한, 열 선택 회로(320, 330)은 장치가 열 어드레스 신호를 입력할 때 열 선택 트랜지스터가 버퍼링 클록 신호 φ의 필스 폭에 해당하는 미리 정해진 시간 동안은 비전도 상태에 놓이도록 제어한다.
(2) 본 발명의 제1 형태에 따르면, 반도체 기억 장치가 열 어드레스 신호를 외부로부터 입력할 때, 열 선택 트랜지스터는 열 어드레스 신호와 상관없이 미리 정해진 시간 동안 비전도 상태에 놓이도록 제어된다. 그러므로, 반도체 기억 장치 내부에서 열 어드레스 신호의 전파 속도가 차이나더라도, 열 선택 트랜지스터를 활성화시키는 다중 신호가 동시에 활성화되지 않는다. 이는 열 선택 트랜지스터가 외부에서 주어지는 열 어드레스 신호와 동기로 전도성이 변경되는 경우를 방지한다. 그리서, 모든 비트 라인은 미리 정해진 시간 동안 데이터 라인과 전기적으로 절단된다. 그리하여, 비트 라인은 열 어드레스 신호의 변경에서 다중 선택되지 않는다.
(3) 본 발명의 제2 형태에서, 열 선택 회로는 (도 6의 상기 신호 생성 회로에서 버퍼링 클록 신호 φ의 생성에 대응되는) 펄스 생성 회로, 열 어드레스 버퍼(예를 들면, 열 어드레스 버퍼 회로(300) 및 열 어드레스 계수기 회로(310)), 열 프리디코더 회로(예를 들면, (320)), 열 디코더 회로(예를 들면, 열 디코더 회로(330) 및 열 선택 트랜지스터 T)에 의해 형성된다. 여기에서, 펄스 생성 회로는 외부 클록 신호의 펄스의 에지를 검출하여 미리 정해진 펄스 폭을 각각 가진 펄스들로 구성된 펄스 신호(예를 들면, 버퍼링 클록 신호 φ)를 생성한다. 열 어드레스 버퍼는 외부로부터 외부 클록 신호와 동기로 열 어드레스 신호를 입력하여 미리 정해진 논리 수준을 각각가진 내부 신호로 변환한다. 열 프리디코더 회로는 최소한 하나는 활성화된 출력 신호(예를 들면, 열 어드레스 프리디코딩 신호)를 출력하도록 열 어드레스 버퍼의 내부 신호 조합을 입력한다. 열 디코더 회로는 열 프리디코더 회로의 신호에 응답하여 열 선택 트랜지스터가 전도 상태에 선택적으로 놓이도록 제어한다. 또한, 열 프리디코더 회로는 그 신호가 펄스 신호에 응답하여 미리 정해진 시간동안 비활성 상태에 있도록 고정시킨다.
(4) 본 발명의 제2 형태에 있어서, 장치가 열 어드레스 신호를 외부로부터 외부 클록 신호와 동기로 입력한 후에, 열 프리디코더 회로는 열 선택 트랜지스터를 전도성 상태로 제어하기 위해 열 어드레스 신호를 디코딩한다. 이때, 열 프리디코더 회로는 열 선택 트랜지스터가 비전도 상태로 제어하는 그 출력 신호를 펄스 신호에 기초하여 미리 정해진 시간 동안 비활성 상태에 놓는다. 그러므로, 모든 비트 라인은 펄스 신호의 펄스 폭에 의해 규정된 미리 정해진 시간 동안 데이터 라인과 전기적으로 절단된다. 또한, 열 프리디코더 회로의 출력 신호는 외부 클록 신호와 동기로 활성화된다. 여기에서, 열 프리디코더 회로의 활성화 시간은 펄스 신호에 의해 결정된다. 그리하여, 비트 라인을 선택하는 시간에서 분산이 일어나지 않는다.'
(5) 본 발명의 제3 형태에서, 반도체 기억 장치는 열 어드레스 버퍼가 외부로부터 열 어드레스 신호를 입력할 때 열 프리디코더 회로가 이미 거기에서 출력된 신호의 상태를 유지하도록 설계되어, 신호 내에서 규정 상태를 가진 신호는 신호의 유지된 상태 및 펄스 신호를 기초로 하여 선택적으로 미리 정해진 시간 동안 비활성 상태에 고정된다. 본 발명의 제3 형태에 따르면, 장치가 열 어드레스 신호를 외부 클록 신호와 동기로 입력한 후에 열 프리디코더 회로는 열 선택 트랜지스터를 전도 상태로 제어하기 위해서 열 어드레스 신호를 디코딩한다. 이때, 열 프리디코더 회로는 열 선택 트랜지스터가 비전도 상태에 놓이도록 제어하기 위해서 이미 거기에서 출력된 신호의 상태 및 펄스 신호에 기초하여 그 출력 신호를 선택적으로 비활성화한다.
(6) 열 프리디코더 회로에서 이미 출력된 신호의 비활성화에서, 열 프리디코더 회로는 이미 활성화된 신호만을 펄스 신호에 기초하여 비활성 상태로 고정시킨다. 그래서, 다른 신호는 펄스 신호에 의해 제어되지 않는다. 그리하여, 이미 선택된 규정 비트 라인은 펄스 신호의 펄스 폭에 의해 규정된 미리 정해진 시간 동안 데이터 라인과 전기적으로 절단된다. 그래서, 다른 비트 라인은 열 선택 신호(YS)이 활성화에 따라 차례대로 선택될 것이다.
(7) 예를 들면, 펄스 신호의 전면 에지는 제일 먼저 활성화된 열 선택 신호 전에 설정되고, 펄스 신호의 후면 에지는 제일 나중에 비활성화되는 열 선택 신호로부터 지연된다. 그리하여, 모든 열 선택 신호는 펄스 신호의 전면 에지와 제일 먼저 활성화된 열 선택 신호 사이의 시간 동안 비활화 상태에 놓인다. 제어되는 열 선택 트랜지스터의 비전도 상태로 인해, 비트 라인에서 데이터 라인으로 전송되는 데이터의 전소에 지연이 발생한다. 본 발명에 따르면, 데이터 신호의 전송에서 이러한 지연 발생을 방지할 수 있다. 그리하여, 비트 라인이 다중 선택되지 않게 할 수 있다.
(8) 본 발명의 제4 형태에 따르면, 열 프리디코더 회로는 열 어드레스 버퍼로부터의 신호 및 펄스 신호를 입력하는 (도 9에 도시된 것과 같은) 다중 게이트 회로를 구비한다. 여기에서, 게이트 회로 각각은 래치 회로(803), 트랜지스터(805), 부하 회로(806)로 형성된다. 래치 회로는 펄스 신호에 기초하여 게이트 회로의 출력을 래치한다. 트랜지스터는 펄스 생성 회로와 게이트 회로의 입력부 사이에 연결되어 펄스 신호를 인가받는다. 래치 회로이 출력에 기초하여 트랜지스터는 펄스 신호를 전달하기 위해 전도 상태로 제어된다. 부하 회로는 전원과 게이트 회로의 입력부 사이에 연결되어 펄스 신호를 트랜지스터를 통해 인가받는다.
(9) 본 발명의 제4 형태에 따르면, 열 프리디코더 회로에 해당하는 게이트 회로는 래치 회로가 게이트 회로부터 이미 출력된 출력 신호의 상태를 유지하도록 설계되어 트랜지스터는 래치된 신호에 응답하여 전도 상태로 제어된다. 또한, 펄스 신호는 트랜지스터를 통해 게이트 회로의 입력부로 인가된다. 그러므로, 게이트 회로의 출력은 래치된 신호의 상태 및 펄스 신호에 기초하여 활성 상태에 제어된다. 예를 들면, 트랜지스터가 현재 비전도 상태에 놓여 있을 때, 게이트 회로의 입력부는 전원의 소스 전압 전위로 고정되어 게이트 회로의 출력은 펄스 신호에 의해 제어되지 않는다. 한편, 트랜지스터는 전도 상태에 있을 때, 펄스 신호는 게이트 회로의 입력부에 인가되어 게이트 회로의 출력은 펄스 신호에 의해 제어되게 된다. 상기한 대로, 다중 게이트 회로에 의해 형성된 열 프리디코더 회로는 거기에서 이미 출력된 신호의 상태를 유지하도록 설계되어, 유지된 신호 상태 및 펄스 신호에 기초하여 미리 정해진 시간 동안 규정된 상태를 가지는 신호를 비활성 상태에 선택적으로 고정시킬 수 있다.
본 발명이 특정한 예로 기술되고 예시되었지만, 본 개시는 예시로서만 제시된 것이고, 본 기술의 숙련자는, 부분의 결합 및 배열에서의 많은 변화가 청구된 본 발명의 사상 및 범위로부터 벗어나지 않고 존재할 수 있다는 것을 알 수 있을 것이다.
본 발명의 다음과 같이 요약될 수 있다.
(a) 반도체 기억 장치는 열 어드레스 신호가 외부로부터 입력될 때 열 선택 트랜지스터가 미리 정해진 시간 동안 비전도 상태로 제어되도록 설계된다. 그러므로, 비트 라인은 비트 라인의 변경에 응답하여 발생하게 되는 다중 선택을 받지 않는다. 그리하여, 비트 라인의 다중 선택으로 인한 전기적 특성 손상을 방지할 수 있는 반도체 기억 장치를 구현할 수 있다.
(b) 반도체 기억 장치는 외부 클록 신호의 펄스의 에지(즉, 선도 에지 또는 후미 에지)를 검출하여 미리 정해진 펄스 폭을 각각이 가진 펄스로 구성되는 펄스 신호를 생성하도록 설계된다. 또한, 장치는 신호 중의 최소한 하나가 선택적으로 활성화되는 신호를 출력하도록 열 어드레스 신호를 외부 클록 신호와 동기로 입력받는다. 또한, 신호는 펄스 신호에 기초하여 미리 정해진 시간 동안 비활성 상태에 고정된다. 그리하여, 비트 라인의 변경에 응답하여 일어나게 되는 다중 선택의 발생을 방지할 수 있다.
(c) 반도체 기억 장치는 이전 열 어드레스 신호의 상태를 유지하도록 설계되어 펄스 신호 및 이전 열 어드레스 신호의 상태를 기초로 규정 상태를 가진 신호를 비활성 상태로 고정로 선택적으로 고정한다. 그리하여, 펄스 신호에 의해 한정되지 않고 열 어드레스 신호의 변경 후에 비트 라인의 선택을 즉시 수행할 수 있다.
(d) 반도체 기억 장치는 펄스 신호 및 열 어드레스 신호를 입력하는 게이트 회로를 갖추도록 설계된다. 여기에서, 게이트 회로의 출력 신호는 펄스 신호가 래치된 신호에 기초하여 게이트 신호에 입력되도록 펄스 신호에 기초하여 래치된다. 그리하여, 게이트 회로로부터 이미 출력된 이전 출력 신호에 응답하여 펄스 신호에 의해 게이트 회로의 출력 상태를 제어할 수 있다.

Claims (7)

  1. 반도체 기억 장치에 있어서,
    복수의 메모리 셀(memory cell: MC)이 각각 행(row)과 열(column)에 대응하는 워드 라인(WL) 및 비트 라인(BL)을 사용하여 행렬(matrix) 형태로 정렬되어, 외부로부터 외부 클록 신호(CLK)와 동기로 입력되는 행 어드레스 신호 및 열 어드레스 신호에 의해 각각 지정된 행 어드레스 및 열 어드레스에 의해 규정되는 상기 메모리 셀로부터 데이터 라인(DB)을 통해 데이터가 독취되거나 데이터가 기입되는 메모리 셀 어레이(memory cell array)(10),
    상기 비트 라인과 상기 데이터 라인 사이에 연결된 복수의 열 선택 트랜지스터(T), 및
    외부로부터 상기 열 어드레스 신호를 입력할 때 미리 정해진 시간 동안 열 선택 트랜지스터를 비전도 상태(non-conduction state)로 선택적으로 제어하는 열 선택 회로(320, 330)
    를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 열 선택 회로는
    상기 외부 클록 신호의 펄스의 에지를 검출하여 각각 미리 정해진 펄스 폭을 가지는 펄스를 포함하는 펄스 신호(φ)를 생성하기 위한 펄스 생성 회로(도 6),
    외부 클록 신호와 동기로 외부로부터 열 어드레스 신호를 입력하고 상기 열 어드레스 신호를 각각이 미리 정해진 논리 수준을 가지는 내부 신호(YA)로 변환시키는 복수의 열 어드레스 버퍼(300),
    최소한 하나가 선택적으로 활성화되는 신호(YP)를 출력하도록 상기 열 어드레스 버퍼로부터 출력된 상기 내부 신호의 조합을 입력하기 위한 열 프리디코더 회로(column pre-decoder circuit)(320), 및
    상기 열 프리디코더 회로로부터 출력된 신호에 응답하여 상기 열 선택 트랜지스터가 전도 상태에 선택적으로 놓이도록 제어하기 위한 열 디코더 회로(330)
    를 포함하되,
    상기 열 프리디코더 회로는 상기 펄스 신호를 기초로 상기 미리 정해진 시간 동안 그 신호 중의 최소한 하나를 비활성 상태에 고정시키는 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항에 있어서, 상기 열 선택 회로는
    상기 외부 클록 신호의 펄스의 에지를 검출하여 각각이 미리 정해진 펄스 폭을 가지는 펄스를 포함하는 펄스 신호(φ, φ0)를 생성하기 위한 펄스 생성 회로(도 6),
    열 어드레스 신호를 상기 외부 클록 신호와 동기하여 외부로부터 입력하여 상기 열 어드레스 신호를 각각이 미리 정해진 논리 수준을 가진 내부 신호(YA)로 변환하는 복수의 열 어드레스 버퍼(300),
    상기 열 어드레스 버퍼로부터 출력된 상기 내부 신호의 조합을 입력하여 그 출력 중의 최소한 하나가 선택적으로 활성화되는 신호(YP)를 출력하는 열 프리디코더 회로(320), 및
    상기 열 프리디코더 회로로부터 출력된 신호에 응답하여 상기 열 선택 트랜지스터를 선택적으로 전도 상태에 놓도록 제어하기 위한 열 디코더 회로(330)
    를 포함하되,
    상기 열 어드레스 버퍼가 상기 외부로부터 상기 열 어드레스 신호를 입력할 때, 상기 열 프리디코더 회로는 이미 출력된 신호의 상태를 유지하여, 상기 신호의 상태 및 상기 펄스 신호를 기초로 상기 신호 내에 규정된 상태를 가지는 신호를 상기 미리 정해진 시간 동안 비활성 상태에 선택적으로 고정시키는 것을 특징으로 하는 반도체 기억 장치.
  4. 제3항에 있어서,
    상기 열 프리디코더 회로는 상기 열 어드레스 버퍼의 신호 및 상기 펄스 생성 회로로부터 상기 펄스 신호를 입력하기 위한 복수의 게이트 회로를 포함하고,
    상기 게이트 회로 각각은,
    상기 펄스 생성 회로로부터의 상기 펄스 신호에 기초하여 상기 게이트 회로의 출력을 래치하기 위한 래치 회로(803),
    상기 펄스 생성 회로와 상기 펄스 신호가 인가될 상기 게이트 회로의 입력부 사이에 연결되어 상기 펄스 신호를 전달하기 위해 상기 래치 회로의 출력에 기초하여 전도 상태로 제어되는 트랜지스터(805), 및
    전원과 상기 펄스 신호가 상기 트랜지스터에 의해 인가되는 상기 게이트 회로의 입력부 사이에 연결된 부하 회로(806)
    를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  5. 반도체 기억 장치에 있어서,
    외부로부터 인가되는 어드레스 신호(ADi)에 기초하여 지정된 행과 열에 각각 대응하는 워드 라인(WL) 및 비트 라인(BL)을 사용하여 복수의 메모리 셀(MC)이 행렬 형태로 정렬된 메모리 셀 어레이(10),
    외부 클록 신호(CLK)와 동기하여 상기 어드레스 신호를 입력하여 행 어드레스 신호를 제공하기 위한 행 어드레스 버퍼 회로(200),
    대응되는 워드 라인을 선택적으로 활성화하기 위해 상기 행 어드레스 신호를 디코딩하기 위한 행 디코더 회로(210),
    열 어드레스 신호를 제공하기 위해서 상기 외부 클록 신호와 동기하여 상기 열 어드레스 신호를 입력하기 위한 열 어드레스 버퍼 회로(300),
    버스트 길이의 연속하는 열 어드레스를 명시하는 내부 신호(YA)로 상기 열 어드레스를 변환시키는 열 어드레스 계수기 회로(310),
    펄스 신호(φ, φ0)에 응답하여 상기 내부 신호를 프리디코딩하여 열 어드레스 프리디코딩 신호(YP)를 생성하기 위한 열 프리디코더 회로(320),
    열 선택 신호(YS)를 생성하도록 상기 열 어드레스 프리디코딩 신호를 디코딩하기 위한 열 디코더 회로(330),
    각각이 인접 비트 라인 쌍과 연결된 복수의 감지 증폭기(sense amplifier: SA)를 포함하는 감지 증폭기 회로(400), 및
    각 쌍이 각 감지 증폭기를 통해 각각 상기 인접 비트 라인의 각 쌍과 데이터 라인(DB) 사이에 연결되고, 상기 열 선택 신호의 각각에 응답하여 동시에 전도 상태로 제어되는 복수의 열 선택 트랜지스터(T)
    를 포함하되,
    데이터가 상기 데이터 라인을 통해 상기 메모리 셀로부터 독취되거나 기입되는 것을 특징으로 하는 반도체 기억 장치.
  6. 제5항에 있어서, 상기 펄스 신호는 클록 동기화 신호(φCLK) 및 독취-기입 신호(RW)에 기초하여 생성되는 것을 특징으로 하는 반도체 기억 장치.
  7. 제5항에 있어서, 상기 열 프리디코더 회로는 이미 출력된 상기 내부 신호의 상태를 유지하여 상기 펄스 신호의 펄스 폭에 거의 대응하는 미리 정해진 시간 동안 그 내부 신호를 비활성화하는 것을 특징으로 하는 반도체 기억 장치.
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