KR20000043193A - 반도체 메모리 소자 - Google Patents

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Abstract

본 발명은 반도체 메모리에 관한 것으로, 보다 상세하게는 메모리 칩(Chip)을 리드 할 때에 데이터가 센싱(Sensing)되는 것을 검출하여 만들어진 신호를 피드백(Feed Back)시켜 빠른 시간내에 로컬 데이터 버스(Local Data Bus)를 프리차지(Precharge) 시킴으로서 그 만큼의 시간을 빠르게 동작시킬 수 있고 버스트(Burst) 특성과 이에 따른 AC 특성을 향상시킨 반도체 메모리에 관한 것이다.
이를 구현하기 위한 본 발명의 반도체 메모리에서는 리드 동작시 로컬 데이터 버스에서 나오는 데이터를 데이터 버스 센스 앰프에서 센싱하는 순간을 검출하여 만들어진 검출 신호로 다음 데이터가 나올 때까지 로컬 데이터 버스와 이와 관련된 모든 신호를 프리차지 시키도록 구성하였다.

Description

반도체 메모리 소자
본 발명은 반도체 메모리 소자에 관한 것으로, 보다 상세하게는 메모리 칩(Chip)을 리드 할 때에 데이터가 센싱(Sensing)되는 것을 검출하여 만들어진 신호를 피드백(Feed Back)시켜 빠른 시간내에 로컬 데이터 버스(Local Data Bus)를 프리차지(Precharge) 시킴으로서 그 만큼의 시간을 빠르게 동작시킬 수 있고 버스트(Burst) 특성과 이에 따른 AC 특성을 향상시킨 반도체 메모리 소자에 관한 것이다.
현재 SDRAM(Synchronous Dynamic Random Access Memory)이나 이와 유사한 고속 메모리에는 고속 동작을 가능케 하는 버스트 리드(Butst Read) 동작이 있다. 이것은 외부에서 로오 엑티브(Row Active) 명령을 주고 리드(Read) 명령이 들어오면, 미리 지정되어 있는 버스트 길이(Burst Length) 만큼의 데이터가 외부 클럭(Clock)에 맞추어 연속적으로 DQ 핀을 통하여 나오는 것이다. 예를 들어 도 1과 같이, BL=4이면 리드(Read) 명령에 의해 외부 클럭에 맞추어 연속적으로 4개의 데이터가 나오는 것이다. 여기서 클럭 레이턴시(CAS Latency)가 2 라는 것은 리드 명령이 들어가고 2 클럭 후에 첫 번째 데이터가 나오는 것을 의미한다.
그러면, 이러한 동작을 도 2에 도시된 블록도를 참조하여 설명하기로 한다.
먼저, 로오 엑티브(Row Active)가 된 상태에서 컬럼 커맨드(Column Command)와 외부 클럭에 의해 내부에서 만들어진 클럭인 E_CLK가 CAS 제어부(10)에 들어간다.
버스트 길이 카운터(20)는 상기 CAS 제어부(10)에서 나오는 I_CLK를 세어서 BL만큼의 인에이블 신호(BSC)를 CAS 제어부(10)로 보내어 I_CLK를 BL만큼 나오도록 한다. 즉, BL=4이면 I_CLK가 연속적으로 4개 나온다.
컬럼 프리차지 제어부(30)에서 I_CLK에 의해 두 가지 신호 PYI와 PRC가 나온다.
PYI는 컬럼 디코더부(40)로 들어가 컬럼 어드레스와 함께 비트 라인 센스 앰프(50)를 선택하는 컬럼 디코더 출력신호인 Yi를 만든다. 비트 라인 센스 앰프(50)에서는 이전에 로오 엑티브 명령에 의해 셀의 데이터를 증폭하여 가지고 있다가 컬럼 디코더 출력신호(Yi)가 들어오면 데이터는 로컬(Local) 데이터 버스로 가게 된다. 일반적으로 칼럼 디코더 출력신호 Yi는 펄스로 만들어진다.
상기 로컬 데이터 버스에 실린 데이터는 데이터 버스 센스 앰프(Data Bus Sense Amplifier)(70)로 가게 되어, 여기서 한번 센싱(Sensing)을 하여 글로벌 데이터 버스(Global Data Bus)로 데이터를 보내게 된다.
상기 과정에서 컬럼 프리차지 제어부(30)에서 I_CLK에 의해 만들어진 PRC는 로컬 데이터 버스를 Vprc(Local Data Bus Precharge Voltage)로 프리차지 시키고, 데이터버스 센스앰프(70)를 프리차지(precharge) 및 대기(standby) 상태로 만들어주는 신호이다.
상기 컬럼 디코더 출력 신호(Yi)가 비트 라인 센스 앰프(5)를 로컬 데이터 버스로 열어주기 전에 PRC로 로컬 데이터 버스의 프리차지를 막고, 데이터 버스 센스 앰프(70)를 엑티브 상태로 만들어준다.
그런 후 Yi가 인에이블 되면서 데이터를 글로벌 데이터 버스로 보내게 되고, Yi가 디스에이블되어 비트 라인 센스 앰프(50)를 막아주면서 PRC가 로컬 데이터 버스를 프리차지 시키고 데이터 버스 센스 앰프(70)를 프리차지(Precharge)/대기(Standby) 상태로 만들어주게 된다.
이러한 일련의 과정에서 Yi와 PRC의 타이밍은 I_CLK를 사용하여 컬럼 프리차지 제어부(30)에서 조정하게 된다. 그러므로 Yi와 PRC의 신호폭은 여기서 결정되게 된다. 버스트 리드(Burst Read)시 BL만큼 로컬 데이터 버스에는 데이터가 실렸다. 프리차지 되었다를 반복한다.
도 3과 도 4는 계속적으로 다른 위상의 데이터가 실리는 예이다.
여기서 Yi가 '하이'일 때 비트 라인 센스 앰프(50)를 열어주고, PRC가 '하이'일 때 로컬 데이터 버스의 프리차지를 막고 데이터 버스 센스 앰프(70)를 엑티브 상태로 만들어준다고 가정하자.
상기 PRC와 Yi가 '하이'로 인에이블되면 로컬 데이터가 나오고 이에 따라 데이터 버스 센스 앰프(70)에서 글로벌 데이터가 나온다.
여기서, 도 3과 같이 낮은 클럭 주파수에서 동작할때는 데이터를 읽는데 별 문제가 없다. 하나의 데이터를 읽고 프리차지하고 또 하나의 데이터를 읽고 프리차지하는 일련의 과정들이 무리없이 진행되고 있다. 그러나 도 4에서와 같이 높은 클럭 주파수가 될수록 데이터를 읽고 프리차지하는 과정이 어려워져 결국에는 읽을 수 없게 된다. 이것은 신호 Yi와 PRC에 대해 시간적 손해를 보기 때문이다. 왜냐하면 PRC와 Yi에 의해 로컬 데이터가 읽혀지고 데이터 버스 센스 앰프(70)에서 글로벌 데이터가 나왔는데도 Yi와 PRC는 클럭 주파수와 관계없이 일정한 시간 뒤에 디스에이블되기 때문에 프리차지에 손해를 보게 된다. 즉, 로컬 데이터 버스가 프리차지가 되지 않은 상태에서 이전 데이터와 반대 위상의 데이터를 로컬 데이터 버스에서 읽지 못하게 되는 것이다.
이와 같이, 종래의 반도체 메모리 소자에 있어서는, 높은 클럭 주파수에서 로컬 데이터 버스를 프리차지 시키는 PRC 신호와 칼럼 디코더 출력신호 Yi에 의해 로컬 데이터가 읽혀지고 데이터버스 센스앰프(70)에서 글로벌 데이터가 나왔는데도 상기 Yi와 PRC 신호는 클럭 주파수와 관계없이 일정한 시간 뒤에 디스에이블되기 때문에 로컬 데이터 버스가 프리차지가 되지 않은 상태에서 이전 데이터와 반대 위상의 데이터를 로컬 데이터 버스에서 읽지 못하는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 메모리 칩(Chip)을 리드 할 때에 데이터가 센싱(Sensing)되는 것을 검출하여 만들어진 신호를 피드백(Feed Back)시켜 빠른 시간내에 로컬 데이터 버스(Local Data Bus)를 프리차지(Precharge) 시킴으로서 그 만큼의 시간을 빠르게 동작시킬 수 있고 버스트(Burst) 특성과 이에 따른 AC 특성을 향상시킨 반도체 메모리 소자를 제공하는데 있다.
도 1은 BL=4, CL=2 에서의 리드 동작 타이밍도
도 2는 리드 동작을 위한 데이터 버스와 관련된 종래의 반도체 메모리 소자의 블록도
도 3은 도 2에서 낮은 클럭 주파수에 대한 리드 동작의 신호와 데이터의 타이밍도
도 4는 도 2에서 높은 클럭 주파수에 대한 리드 동작의 신호와 데이터의 타이밍도
도 5는 리드 동작을 위한 데이터 버스와 관련된 본 발명의 제 1실시예에 의한 반도체 메모리 소자의 블록도
도 6은 도 5에서 높은 클럭 주파수에 대한 리드 동작의 신호와 데이터 타이밍도
도 7은 본 발명의 제 1실시예에 의한 회로 구성도
도 8은 도 7의 동작 타이밍도
도 9는 리드 동작을 위한 데이터 버스와 관련된 본 발명의 제 2실시예에 의한 반도체 메모리 소자의 블록도
도 10은 본 발명의 제 2실시예에 의한 회로 구성도
도 11은 리드 동작을 위한 데이터 버스와 관련된 본 발명의 제 3실시예에 의한 반도체 메모리 소자의 블록도
도 12는 본 발명의 제 3실시예에 의한 회로 구성도
< 도면의 주요부분에 대한 부호의 설명 >
10 : CAS 제어부 20 : 버스트 길이 카운터부
30,130,230,330 : 칼럼프리차지 제어부
40 : 칼럼 디코더부 50 : 비트라인 센스앰프부
60 : 메모리셀 어레이
70,170,270,370 : 데이터버스 센스앰프부
80 : 로컬데이터버스 프리차지 회로부
132,134,232,234,276,332 : 오드 딜레이단
136,172,236,272,274,372,374 : 래치 회로단
138,238,278,336 : 에지신호 발생단 334 : 이번 딜레이
상기 목적을 달성하기 위하여, 본 발명의 반도체 메모리 소자는,
리드 동작시, 로컬 데이터 버스에서 나오는 데이터를 데이터 버스 센스 앰프에서 센싱하는 순간을 검출하여 만들어진 검출 신호로 다음 데이터가 나올 때까지 로컬 데이터 버스와 이와 관련된 모든 신호를 프리차지 시키도록 구성된 것을 특징으로 한다.
상기 검출 신호는 컬럼 디코더와 컬럼 프리차지 제어부로 공통 입력되도록 구성된다. 이때, 상기 컬럼 프리차지 제어부는 상기 검출 신호에 의해 로컬 데이터 버스라인을 프리차지 시키고, 데이터 버스 센스 앰프의 동작을 제어하는 것이 바람직하다.
그리고, 상기 데이터 버스 센스 앰프는 그 출력단에 다음 데이터가 나올때까지 이전 데이터를 래치시키는 래치 회로를 적어도 1개 이상 구비하고 있다.
상기 컬럼 프리차지 제어부는 적어도 홀수개의 인버터로 구성된 제 1 신호지연회로단과, 상기 제 1 신호지연회로단과 NAND 게이트의 조합으로 에지 신호를 발생시키는 에지신호발생회로단과, 상기 에지신호발생회로단의 출력단에 홀수개의 인버터로 구성된 제 2 신호지연회로단과, 상기 제 2 신호지연회로단의 출력 신호를 다음 데이터가 입력될때까지 일시적으로 저장시키는 래치 회로단으로 구성된 것이 바람직하다.
또한, 상기 검출 신호는 로컬 데이터 버스 프리차지 회로부와 컬럼 디코더 및 컬럼 프리차지 제어부로 공통 입력되도록 구성되거나 로컬 데이터 버스 프리차지 회로부와 컬럼 디코더로 공통 입력되도록 구성된 것이 바람직하다.
이하, 본 발명의 일실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 5는 리드 동작을 위한 데이터 버스와 관련된 본 발명의 제 1실시예에 의한 반도체 메모리 소자의 블록도이고, 도 6은 도 5에서 높은 클럭 주파수에 대한 리드 동작의 신호와 데이터 타이밍도이다.
도 5를 참조하면, 컬럼 프리차지 제어부(130)와 컬럼 디코더부(40) 및 데이터버스 센스앰프부(170)가 도 2와 구성이 다르고 'FDB'라는 신호가 새로이 첨가되어 있다.
칼럼 디코더 출력 신호 Yi에 의해 비트 라인 센스앰프(50)의 데이터가 로컬 데이터 버스에 실리고 데이터 버스 센스 앰프(170)에 와서 센싱(Sensing)되면 센싱된 데이터가 글로벌 데이터 버스로 나오는 동시에 피드 백(Feed Back) 신호인 FDB 신호가 인에이블 되면서 컬럼 프리차지 제어부(130)와 컬럼 디코더부(40)에서 Yi와 PRC를 디스에이블 시키면서 로컬 데이터 버스를 Vprc(Precharge Voltage)로 프리차지(Precharge)시키고, 데이터 버스 센스 앰프(170)를 프리차지(Precharge) 또는 대기(Standby) 상태로 만들어 주게된다.
도 6은 이와 같이 개선하였을 때 로컬 데이터 Yi와 PRC가 어떻게 나오는지를 보여주고 있다. 같은 클럭 주파수에서 동작하는 도 4와 비교해 보았을 때 도 5와 같은 구성이 더 빠른 클럭 주파수에서 동작이 가능함을 보여주고 있다.
상기 구성에 의한 동작을 살펴보면, 데이터 버스 센스 앰프(170)는 로컬 데이터 버스에서 오는 데이터를 센싱하여 글로벌 데이터 버스로 보내는 역할을 하면서 도 2의 데이터 버스 센스 앰프(70)와 다른 것은 FDB라는 신호를 내보내는 것이다. 이 FDB는 로컬 데이터 버스에서 오는 데이터를 센싱하여 글로벌 데이터 버스(9)로 센싱(Sensing)된 데이터를 보냈다는 것을 알리는 신호이다. 즉, FDB 신호의 역할을 이제 데이터를 읽었으니 컬럼 디코더 출력 신호 Yi를 디스에이블 시키고, PRC로 로컬 데이터 버스를 프리차지 시키고 데이터 버스 센스 앰프(8)를 프리차지(Precharge)/대기(Standby) 상태로 만들어주라는 신호이다.
컬럼 프리차지 제어부(130)에서는 I_CLK로 PYI에 의해 YI를 이용하여 비트 라인 센스 앰프(50)를 열어주고, PRC로 로컬 데이터 버스의 프리차지를 막고, 데이터 버스 센스 앰프(170)를 엑티브 상태로 만들어준다. 그후 글로벌 데이터 버스로 데이터가 나오면서 FDB가 인에이블되어 PRC를 컨트롤하게 된다. 즉, PYI는 I_CLK에 의해 인에이블되었다가 잠시 후에 자동적으로 디스에이블 되고, PRC는 I_CLK에 의해 인에이블되었다가 FDB에 의해 디스에이블된다. 반대로 PRC는 FDB에 의해 인에이블되었다가 I_CLK에 의해 디스에이블될 수도 있다.
컬럼 디코더부(40)에서는 PYI에 의해 YI가 인에이블되어 비트 라인 센스 앰프(50)를 로컬 데이터 버스로 열어주고 FDB에 의해 컬럼 디코더 출력 신호(Yi)를 디스에이블시켜 비트라인센스앰프(50)를 로컬 데이터 버스로 닫아주게 된다.
도 7은 본 발명의 제 1실시예에 의한 회로 구성도이고, 도 8은 도 7의 동작 타이밍도이다.
먼저, I_CLK가 '하이'로 들어가면서 홀수개의 인버터(Inverter)가 있는 딜레이 회로단(132)에 의한 신호와 낸드(NAND) 게이트(NA1)로 직접 들어가는 신호에 의해 노드 N2에는 '로우(LOW)' 펄스가 만들어진다. 노드 N1의 신호에 의해 PYI가 만들어지고 이 PYI에 의해 Yi가 인에이블된다. (도 10에서 PYI는 생략하였음)
노드 N1의 신호에 의해 노드 N2는 '하이' 펄스가 만들어진다. 여기서, 노드 N1과 N2 사이의 인버터(inverter)(134) 개수는 홀수로 구성된다. 이것은 단지 컬럼 디코더 출력신호(Yi)와의 시간차를 조절하기 위한 것이다.
노드 N2의 신호('하이')에 의해 PRC는 로우(low)가 된다. 컬럼 디코더 출력신호 Yi에 의해 비트 라인 센스 앰프(50)의 데이터가 로컬 데이터 버스에 실린다.
도 10과 같이, 로컬 데이터 버스에 실리는 데이터 중 첫 번째는 '로우', 두 번째는 '하이'라고 하자.
즉, 첫 번째 데이터 버스 라인(DB)은 로우, 데이터 버스 라인 바(/DB)는 하이, 그리고 두 번째 데이터 버스 라인(DB)은 하이, 데이터 버스 라인 바(DB)는 로우라고 하자.
첫 번째 데이터 버스(DB)에는 로우, 데이터 버스(/DB)에는 하이이므로 노드 N3은 하이가 되고, 노드 N4는 로우로 위상의 변화가 없다. 그러나 10에서 노드 N3과 노드 N4는 노아(NOR) 게이트로 들어가므로 둘 중 하나만 하이가 되면 FDB는 하이가 된다. 노드 N3(하이)에 의해 글로벌 데이터 버스에 로우 데이터가 실리고 FDB는 하이가 된다. FDB(하이)에 의해 PRC는 하이가 되면서 로컬 데이터 버스와 데이터 버스 센스 앰프(270)의 노드 N3과 노드 N4를 프리차지(Precharge)시키고, 데이터 버스 센스 앰프(270)를 대기 상태로 만들면서 FDB를 로우로 만든다.
두 번째 Yi에 의한 두 번째 데이터 버스(DB)에는 하이, 데이터 버스(/DB)에는 로우이므로 노드 N4는 하이가 되고, 노드 N3은 로우로 위상의 변화가 없다.
상기 동작에서 보듯이, 본 발명은 일단 글로벌 데이터 버스로 데이터가 나오면 그 데이터는 래치(Latch)되어 있으므로 다음 데이터가 나오기 전까지 불필요한 신호를 디스에이블(Disable)시키고 로컬 데이터 버스와 데이터 버스 센스 앰프(270)를 프리차지 시킴으로써 리드(Read)를 효율적으로 동작시키고 있다.
도 5에서 다수의 셀 데이터를 증폭시켜 놓은 비트 라인 센스 앰프(50)들 중에 칼럼 디코더(40)에서 나온 Yi에 의해 미리 정해진 데이터 수만큼의 비트 라인 센스 앰프(50)가 열려 미리 정해진 데이터 수만큼의 로컬 데이터 버스, 데이터 버스 센스 앰프(170), 그리고 글로벌 데이터 버스를 동시에 지나게 된다. 그러므로 카스(CAS) 제어부(10), 버스트 길이 카운터부(20), 칼럼 프리차지 제어부(130)는 공통으로 쓰이고 칼럼 디코더부(40)는 칼럼 어드레스와 칩(Chip)의 구조에 따라 바뀔 수 있고, 비트 라인 센스 앰프(50)와 메모리 셀 어레이(60)는 셀 또는 코어(Core) 구조에 따라 바뀔수 있고, 로컬 데이터 버스, 데이터 버스 센스 앰프(170) 그리고 글로벌 데이터 버스도 버스 방식, 칩의 구조, 버스트 동작 방식에 따라 다를 수 있으며 그 개수는 동시에 읽을 수 있는 최대 데이터 수보다 같거나 많다.
칼럼 프리차지 제어부(130)에서 로컬 데이터 버스로 가는 PRC와 데이터 버스 센스 앰프(170)로 가는 PRC를 같은 신호로 할 수 있지만 다른 신호로도 할 수 있다. 그리고 각각의 로컬 데이터 버스로 가는 PRC를 같은 신호로 할 수 있지만 다른 신호로도 할 수 있고 각각의 데이터 버스 센스 앰프(170)로 가는 PRC를 같은 신호로 할 수 있지만 다른 신호로도 할 수 있다.
데이터 버스 센스 앰프(170)에서 칼럼 프리차지 제어부(130)로 오는 FDB는 여러개의 데이터 버스 센스 앰프(170)에서 나오는 FDB를 공통으로 사용되는 것일 수도 있고 개별적일 수도 있다. 그리고 FDB를 만드는 데이터 버스 센스 앰프(170)는 여러 개를 동시에 사용할 수 있지만 여러 데이터 버스 센스 앰프(170) 중에 한 개만 사용할 수 있다.
여기서 사용되는 신호들의 중간에 인버터(Inverer), 낸드 게이트(NAND Gate), 노아(NOR Gate) 또는 어떤 회로로 버퍼링(Buffering) 할 수 있다. 예를 들어 칼럼 프리차지 제어부(130)에서 나오는 PRC가 로컬 데이터 버스로 가서 로컬 데이터 버스를 프리차지 시킬 때 PRC가 바로 로컬 데이터 버스로 가는 것이 아니라 인버터, 낸드(NAND) 게이트, 노아(NOR) 게이트 또는 어떤 회로로 버퍼링해서 갈 수 있다.
도 9는 리드 동작을 위한 데이터 버스와 관련된 본 발명의 제 2실시예에 의한 반도체 메모리 소자의 블록도이고, 도 10은 본 발명의 제 2실시예에 의한 회로 구성도이다.
상기 도면에서, 본 발명의 제 1실시예인 도 5와 차이는 컬럼 프리차지 제어부(230)와 데이터 버스 센스 앰프(270)가 다르고, PRC 신호 대신에 비슷한 역할을 하는 PYI2가 들어가고 FDB 대신에 데이터 버스 센스 앰프(270)에서 PRC가 나와서 칼럼 프리차지 제어부(230)와 칼럼 디코더부(40)와 로컬 데이터 버스를 프리차지 시키고 대기 상태로 만들어준다.
도 8에서, 다수의 셀 데이터를 증폭시켜 놓은 비트 라인 센스 앰프(50)들 중에 칼럼 디코더부(40)에서 나온 Yi에 의해 미리 정해진 데이터 수만큼의 비트 라인 센스 앰프(50)가 열려 미리 정해진 데이터 수만큼의 로컬 데이터 버스, 데이터 버스 센스 앰프(50), 그리고 글로벌 데이터 버스를 동시에 지나게 된다. 그러므로 CAS 제어부(10), 버스트 길이 카운터(20), 칼럼 프리차지 제어부(30)는 공통으로 쓰이고 칼럼 디코더부(40)는 칼럼 어드레스와 칩의 구조에 따라 바뀔 수 있고, 비트라인 센스앰프(50)와 메모리 셀 어레이(60)는 셀 또는 코어(Core) 구조에 따라 바뀔 수 있고, 로컬 데이터 버스, 데이터 버스 센스 앰프(270) 그리고 글로벌 데이터 버스도 버스 방식, 칩의 구조, 버스트(Burst) 동작 방식에 따라 다를 수 있으며 그 개수는 동시에 읽을 수 있는 최대 데이터 수보다 같거나 많다.
데이터 버스 센스 앰프(270)에서 로컬 데이터 버스로 가는 PRC, 칼럼 디코더부(40)로 가는 PRC, 그리고 칼럼 프리차지 제어부(230)로 가는 PRC를 같은 신호로 할 수 있지만 다른 신호로도 할 수 있다. 그리고 각각의 로컬 데이터 버스로 가는 PRC를 같은 신호로 할 수 있지만 다른 신호로도 할 수 있다.
데이터 버스 센스 앰프(270)에서 칼럼 프리차지 제어부(230)로 오는 PRC는 여러 개의 데이터 버스 센스 앰프(270)에서 나오는 PRC를 공통으로 사용되는 것일 수도 있고, 개별적일 수도 있다. 그리고 PRC를 만드는 데이터 버스 센스 앰프(270)는 여러 개를 동시에 사용할 수 있지만 여러 데이터 버스 센스 앰프(270) 중에 한 개만 사용할 수 있다.
여기서 사용되는 신호들의 중간에 인버터, 낸드 게이트, 노아 게이트 또는 어떤 회로로 버퍼링 할 수 있다. 예를 들어 데이터 버스 센스 앰프(270)에서 나오는 PRC가 로컬 데이터 버스로 가서 로컬 데이터 버스를 프리차지 시킬 때 PRC가 바로 로컬 데이터 버스로 가는 것이 아니라 인버터, 낸드 게이트, 노아 게이트 또는 어떤 회로로 버퍼링 해서 갈 수 있다.
도 11은 리드 동작을 위한 데이터 버스와 관련된 본 발명의 제 3실시예에 의한 반도체 메모리 소자의 블록도이고, 도 12는 본 발명의 제 3실시예에 의한 회로 구성도이다.
상기 도 9와 차이는 칼럼 프리차지 제어부(330)와 데이터 버스 센스 앰프부(370)가 다를 수 있으며, PYI2 신호 대신에 PYI3가 들어가고 데이터 버스 센스 앰프(370)로부터 나오는 칼럼 프리차지 제어부(330)에는 PRC가 들어가지 않는다.
상기 도 12에서, 다수의 셀 데이터를 증폭시켜 놓은 비트 라인 센스 앰프(50)들 중에 칼럼 디코더부(40)에서 나온 Yi에 의해 미리 정해진 데이터 수만큼의 비트 라인 센스 앰프(50)가 열려 미리 정해진 데이터 수만큼의 로컬 데이터 버스, 데이터 버스 센스 앰프(370) 그리고 글로벌 데이터 버스를 동시에 지나게 된다. 그러므로 CAS 제어부(10), 버스트 길이 카운터(20), 칼럼 프리차지 제어부(330)는 공통으로 쓰이고 칼럼 디코더부(40)는 칼럼 어드레스와 칩의 구조에 따라 바뀔 수 있고, 비트 라인 센스 앰프(50)와 메모리 셀 어레이(60)는 셀 또는 코어(Core) 구조에 따라 바뀔 수 있고, 로컬 데이터 버스, 데이터 버스 센스 앰프(370) 그리고 글로벌 데이터 버스도 버스 방식, 칩의 구조, 버스트 동작 방식에 따라 다를 수 있으며 그 개수는 동시에 읽을 수 있는 최대 데이터 수보다 같거나 많다.
데이터 버스 센스 앰프(370)에서 로컬 데이터 버스로 가는 PRC와 칼럼 디코더부(40)로 가는 PRC를 같은 신호로 할 수 있지만 다른 신호로도 할 수 있다. 그리고 각각의 로컬 데이터 버스로 가는 PRC를 같은 신호로 할 수 있지만 다른 신호로도 할 수 있다.
PRC를 만드는 데이터 버스 센스 앰프(370)는 여러 개를 동시에 사용할 수 있지만 여러 데이터 버스 센스 앰프(370) 중에 한 개만 사용할 수 있다.
여기서 사용되는 신호들의 중간에 인버터, 낸드 게이트, 노아 게이트 또는 어떤 회로로 버퍼링 할 수 있다. 예를 들어 데이터 버스 센스 앰프(370)에서 나오는 PRC가 로컬 데이터 버스로 가서 로컬 데이터 버스를 프리차지 시킬 때 PRC가 바로 로컬 데이터 버스로 가는 것이 아니라 인버터, 낸드 게이트, 노아 게이트 또는 어떤 회로로 버퍼링 해서 갈 수 있다.
이상에서 설명한 바와 같이, 본 발명에 의한 반도체 메모리 소자에 의하면, 메모리 칩을 리드 할 때에 데이터가 센싱되는 것을 검출하여 만들어진 신호를 피드백(Feed Back)시켜 빠른 시간내에 로컬 데이터 버스를 프리차지 시킴으로서 그 만큼의 시간을 빠르게 동작시킬 수 있고 버스트 특성과 이에 따른 AC 특성을 향상시킬 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (7)

  1. 반도체 메모리 소자에 있어서,
    데이터버스 센스앰프 출력 검출수단과,
    상기 검출신호에 응답하여 컬럼 디코더 출력신호를 제어하는 프리차지수단과,
    상기 검출신호에 응답하여 상기 컬럼 디코더 및 데이터버스 센스앰프를 제어하는 프리차지 제어수단을 구비하여 리드 동작시, 로컬 데이터 버스에서 나오는 데이터를 데이터 버스 센스 앰프에서 센싱하는 순간을 검출하여 만들어진 검출 신호로 다음 데이터가 나올 때까지 로컬 데이터 버스와 이와 관련된 모든 신호를 프리차지 시키도록 구성된 것을 특징으로 하는 반도체 메모리 소자.
  2. 제 1항에 있어서,
    상기 검출 신호는 컬럼 디코더와 컬럼 프리차지 제어부로 공통 입력되도록 구성된 것을 특징으로 하는 반도체 메모리 소자.
  3. 제 2항에 있어서,
    상기 컬럼 프리차지 제어부는 상기 검출 신호에 의해 로컬 데이터 버스라인을 프리차지 시키고, 데이터 버스 센스 앰프의 동작을 제어하는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제 3항에 있어서,
    상기 데이터 버스 센스 앰프는 그 출력단에 다음 데이터가 나올때까지 이전 데이터를 래치시키는 래치 회로를 적어도 1개 이상 구비하고 있는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제 3항에 있어서,
    상기 컬럼 프리차지 제어부는,
    적어도 홀수개의 인버터로 구성된 제 1 신호지연회로단과,
    상기 제 1 신호지연회로단과 NAND 게이트의 조합으로 에지 신호를 발생시키는 에지신호발생회로단과,
    상기 에지신호발생회로단의 출력단에 홀수개의 인버터로 구성된 제 2 신호지연회로단과,
    상기 제 2 신호지연회로단의 출력 신호를 다음 데이터가 입력될때까지 일시적으로 저장시키는 래치 회로단으로 구성된 것을 특징으로 하는 반도체 메모리 소자.
  6. 제 1항에 있어서,
    상기 검출 신호는 로컬 데이터 버스 프리차지 회로부와 컬럼 디코더 및 컬럼 프리차지 제어부로 공통 입력되도록 구성된 것을 특징으로 하는 반도체 메모리 소자.
  7. 제 1항에 있어서,
    상기 검출 신호는 로컬 데이터 버스 프리차지 회로부와 컬럼 디코더로 공통 입력되도록 구성된 것을 특징으로 하는 반도체 메모리 소자.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100757935B1 (ko) * 2006-09-13 2007-09-11 주식회사 하이닉스반도체 반도체 메모리 장치의 프리 차지 회로

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6445621B1 (en) * 2000-01-21 2002-09-03 Mosel Vitelic, Inc. Dynamic data amplifier with built-in voltage level shifting
US6813207B2 (en) * 2002-01-11 2004-11-02 Kabushiki Kaisha Toshiba Semiconductor memory device
KR100567528B1 (ko) * 2004-12-30 2006-04-03 주식회사 하이닉스반도체 슈도 에스램의 프리차지 제어 회로
KR100576505B1 (ko) * 2005-01-28 2006-05-10 주식회사 하이닉스반도체 Ｎ비트 프리페치 방식을 갖는 반도체 메모리 장치 및그것의 데이터 전송 방법
DE602006004038D1 (de) * 2006-07-28 2009-01-15 Hynix Semiconductor Inc Nichtflüchtige Speichervorrichtung und Verarbeitungsverfahren der Leseinformation einer Speicherzelle
US7532512B2 (en) * 2007-08-03 2009-05-12 Stmicroelectronics Asia Pacific Pte. Ltd Non-volatile memory device and method of handling a datum read from a memory cell
KR102007364B1 (ko) * 2012-08-28 2019-08-05 에스케이하이닉스 주식회사 반도체 메모리 장치

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2561167B2 (ja) * 1989-04-18 1996-12-04 三菱電機株式会社 バス回路
US5305268A (en) * 1990-12-13 1994-04-19 Sgs-Thomson Microelectronics, Inc. Semiconductor memory with column equilibrate on change of data during a write cycle
US5265054A (en) * 1990-12-14 1993-11-23 Sgs-Thomson Microelectronics, Inc. Semiconductor memory with precharged redundancy multiplexing
KR100187215B1 (ko) * 1993-03-16 1999-05-15 김광호 제품의 제조성 평가방법
KR960035639A (ko) * 1995-03-24 1996-10-24 김주용 데이타 버스라인 프리차지 동작회로
KR0167235B1 (ko) * 1995-03-28 1999-02-01 문정환 메모리의 데이타 전송장치
US5574688A (en) * 1995-05-10 1996-11-12 Sgs-Thomson Microelectronics, Inc. Apparatus and method for mapping a redundant memory column to a defective memory column
KR0177754B1 (ko) * 1995-08-10 1999-04-15 김광호 반도체 메모리장치의 데이타 출력회로 및 방법
KR100214276B1 (ko) * 1996-08-23 1999-08-02 김영환 반도체 메모리 장치
JPH1139877A (ja) * 1997-07-15 1999-02-12 Mitsubishi Electric Corp 半導体記憶装置
US6160733A (en) * 1997-08-29 2000-12-12 Enable Semiconductor, Inc. Low voltage and low power static random access memory (SRAM)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100757935B1 (ko) * 2006-09-13 2007-09-11 주식회사 하이닉스반도체 반도체 메모리 장치의 프리 차지 회로
US7518938B2 (en) 2006-09-13 2009-04-14 Hynix Semiconductor Inc. Precharge circuit of semiconductor memory apparatus

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