KR0176117B1 - 불휘발성 반도체 메모리 장치 - Google Patents

불휘발성 반도체 메모리 장치 Download PDF

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Abstract

페이지 모드를 지원하는 비휘발성 반도체 메모리 장치에서, 노멀 어드레스와 페이지 어드레스 사이에 스큐가 발생하여 감지 증폭기 선택 신호의 발생 시점이 프리챠지 제어 신호가 로우 레벨에서 하이 레벨로 천이되는 시점과 일치하는 경우, 노이즈에 의해 해당 감지 증폭기가 비정상적으로 동작되어 데이터 감지의 오류가 초래되는 문제를 해결하기 위해, 노멀 어드레스가 천이될 때 감지 증폭기 회로의 감지 동작의 제어에 필요한 펄스를 이용하여 해당 감지 증폭기들의 감지 동작이 시작되는 시점으로부터 소정의 시간이 경과한 후에 페이지 디코더가 선택 신호를 발생하도록 그것의 동작을 제어한다.

Description

불휘발성 반도체 메모리 장치
제1도는 종래의 불휘발성 반도체 메모리 장치의 구성을 보여주는 블럭도.
제2도는 제1도에 도시된 어드레스 천이 검출 회로의 구성을 보여주는 블럭도.
제3도는 제1도에 도시된 페이지 디코더 회로의 구성을 보여주는 회로도.
제4도는 제1도에 도시된 감지 증폭 회로의 구성을 보여주는 회로도.
제5도는 종래의 불휘발성 반도체 메모리가 정상적으로 동작되는 경우에 있어서 신호들의 타이밍도.
제6도는 종래의 불휘발성 반도체 메모리가 비정상적으로 동작되는 경우를 설명하기 위한 타이밍도.
제7도는 본 발명에 따른 불휘발성 반도체 메모리 장치의 구성을 보여주는 블럭도.
제8도 내지 제10도는 제7도에 도시된 어드레스 천이 검출 회로에 있어서 숏 펄스 발생기, 합산기, 프리챠지 제어기의 실시예들을 각각 보여주는 회로도.
제11도는 제7도에 도시된 페이지 디코더 제어 회로의 실시예를 보여주는 회로도.
제12도는 제7도에 도시된 페이지 디코더 회로의 실시예를 보여주는 회로도.
제13도는 본 발명의 실시예에 따른 불휘발성 반도체 메모리 장치의 동작을 위한 신호들의 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
10 : 메모리 셀 어레이 12 : 칼럼 패스 회로
14 : 감지 증폭 회로 22 : 프리 디코더
24 : 로우 디코더 26 : 칼럼 디코더
38 : 페이지 디코더 30 : 어드레스 천이 검출 회로
32 : 데이터 출력 버퍼 36 : 페이지 디코더 제어 회로
[산업상의 이용 분야]
본 발명은 불휘발성 반도체 메모리 장치(non-volatile semiconductor memory device)에 관한 것으로, 더 구체적으로는 페이지 모드(page mode)를 지원하는 전기적으로 소거 및 프로그램 가능 불휘발성 반도체 메모리 장치에 관한 것이다.
[종래의 기술 및 그의 문제점]
최근, 거의 대부분의 불휘발성 반도체 메모리 장치에서는, 독출 속도(read speed)의 향상을 위해서, 페이지 모드가 채용되고 있다. 여기서, 페이지 모드란, 반도체 메모리 장치의 독출 동작시, 해당 메모리 장치의 데이터 출력 핀 수(m)의 n(여기서, n은 정수) 배에 해당하는 메모리 셀들의 데이터가 해당 비트 라인들에 대응되는 복수(m×n개)의 감지 증폭기들에 의해 동시에 증폭되어 래치되도록 한 후, 상기 데이터 출력 핀 수에 해당하는 개수(m)씩 상기 래치된 데이터가 순차적으로 n번에 해당 반도체 메모리 장치의 외부로 출력되도록 하는 독출 방식을 일컫는다.
제1도는 종래의 페이지 모드를 지원하는 전형적인 불휘발성 반도체 메모리 장치의 구성을 보여주고 있다. 여기서는, 설명의 편의상, 출력 핀 수의 4배에 해당하는 데이터가 동시에 래치되는 경우를 예로 들어 설명한다. 제1도에서, 참조 번호 10은 메모리 셀 어레이(memory cell array)를 표시하고, 번호 12는 칼럼 패스 회로(column pass circuit), 14는 감지 증폭 회로(sense amplifer), 16, 18, 20은 외부로부터 각각 제공되는 노멀 어드레스(normal address), 페이지 어드레스(page address), 출력 인에이블 제어 신호를 각각 나타낸다. 또, 참조 번호 22는 프리 디코더(predecoder), 24는 로우 디코더(row decoder), 26은 칼럼 디코더(column decoder), 28은 페이지 디코더(page decoder), 30은 어드레스 천이 검출 회로(address transition detection circuit), 32는 데이터 출력 버퍼(data output buffer), 34는 입/출력 패드(input/output pad)를 각각 표시하고 있다.
제2도는 제1도에 도시된 어드레스 천이 검출 회로(30)의 예를 보여주고 있다. 제2도를 참조하면, 어드레스 천이 검출 회로(30)는 복수의 버퍼들(110,112,114)과, 복수의 숏 펄스 발생기들(116,118,120), 합산기(summator)(122) 및, 프리챠지 제어기(124)로 구성된다. 잘 알려져 있는 바와 같이, 상기 버퍼들(110,112,114)은 외부로부터 제공되는 복수의 노멀 어드레스 신호들(A2∼Ai)을 각각 정형하여 내부 어드레스 신호들(Ap2∼Api)을 각각 출력한다. 상기 숏 펄스 발생기들(116,118,120)은 상기 버퍼들(110,112,114)에 각각 접속되며, 상기 내부 어드레스 신호들(Ap2∼Api)이 각각 천이될 때 숏 펄스 신호들(Sp2∼Spi, /Sp2∼/Spi)을 각각 발생한다. 상기 합산기(122)는 상기 숏 펄스 신호들(Sp2∼Spi, /Sp2∼/Spi)을 하나로 묶어서 하나의 섬 펄스 신호(sum pulse signal)(SUM)를 발생한다. 상기 프리챠지 제어기(124)는 상기 섬 펄스 신호(SUM)에 응답하여 선택된 비트 라인들을 프리챠지하기 위한 프리챠지 제어 신호(PRE)를 발생한다. 감지 증폭기들을 통해 해당 비트 라인들의 프리챠지 동작은 예컨대 상기 프리챠지 제어 신호(PRE)가 로우 레벨로 유지되는 구간 동안에 수행된다.
제3도는 제1도에 도시된 페이지 디코더 회로(28)의 예를 보여주고 있다. 제3도에는, 4개의 감지 증폭들에 대응되는 페이지 디코더 회로(28)가 도시되어 있다. 제3도를 참조하면, 페이지 디코더 회로(28)는 낸드 게이트들(126,128,130,132)과 인버터들(134,136,138,140)로 구성된다. 낸드 게이트(126)은 페이지 어드레스 신호들 /A1, /A0를 입력받고, 낸드 게이트(128)은 /A1, A0를, 낸드 게이트(130)은 A1, /A0를, 그리고 낸드 게이트(132)은 A1, A0를 각각 입력받는다. 상기 낸드 게이트들(126,128,130,132)의 출력들은 인버터들(134,136,138,140)에 의해 각각 반전되며, 인버터들(134,136,138,140)은 감지 증폭기들을 선택하는 감지 증폭기 선택 신호들(SS0,SS1,SS2,SS3)을 각각 출력한다.
제4도는 제1도에 도시된 감지 증폭 회로(14)의 예를 보여 주고 있다. 제4도를 참조하면, 감지 증폭 회로(14)는, 감지 증폭기들(142,144,146,148)과, 이들과 데이터 출력 버퍼(32) 사이에 순차로 각각 접속되는 래치들(150,152,154,156) 및, 전달 게이트 회로들(158,160,162,164)로 구성된다.
제5도는 종래의 불휘발성 반도체 메모리가 정상적으로 동작되는 경우에 있어서 어드레스, 데이터, 그리고 제어 신호들의 타이밍을 보여주고 있다. 제5도를 참조하면, 외부로부터 노멀 어드레스(A2∼Ai)가 입력되면, 숏 펄스 신호 Spi(또는 /Spi)와 섬 펄스 신호(SUM)가 각각 발생되며, 최종적인 하나의 섬 펄스 신호(SUM)에 의해 프리챠지 제어 신호(PRE)가 발생된다. 상기 프리챠지 제어 신호(PRE)가 로우 레벨로 유지되는 동안에는 해당 비트 라인이 프리챠지 레벨로 충전되고, 로우 레벨에서 하이 레벨로 천이되는 시점에서 해당 감지 증폭기들(142∼148)은 해당 메모리 셀들로부터 비트 라인들로 전달된 데이터를 각각 감지(sensing)하고, 해당 감지 증폭기들(142∼148)에 의해 감지된 데이터는 래치들(150∼156)에 의해 각각 래치된다. 외부로부터 입력되는 페이지 어드레스 신호들(A0,/A0,A1,/A1)에 따라서, 페이지 디코더(28)는 상기 어드레스 신호들(A0,/A0,A1,/A1)에 대응되는 하나의 감지 증폭기를 선택하기 위해 감지 증폭기 선택 신호(SSi)를 출력하고, 감지 증폭기 선택 신호(SSi)에 의해, 해당 감지 증폭기와 접속된 래치로부터 데이터가 출력된다.
하지만, 이러한 페이지 독출을 위해 구성되어 있는 메모리 셀 어레이의 주변 회로들의 비정상적인 동작으로 인해, 제6도의 타이밍도에서와 같이, 노멀 어드레스(A2∼Ai)와 페이지 어드레스(A0,/A0,A1,/A1) 사이에 스큐(skew)가 발생하여 공교롭게도 감지 증폭기 선택 신호(SSi)의 발생 시점이 프리챠지 제어 신호(PRE)가 로우 레벨에서 하이 레벨로 천이되는 시점(즉, 감지 동작의 시작 시점)과 일치하는 경우, 노이즈에 의해 해당 감지 증폭기가 비정상적으로 동작되어 데이터 감지(data sensing)의 오류가 초래된다. 구체적으로 예를 들면, 제4도에서, (166) 및 (168)로 각각 표시된 노드들이 하이 레벨로 각각 충전되어 있고 감지 증폭기(142)를 선택하기 위해 하이 레벨의 신호 (SS0)가 래치(150)으로 입력되어 트랜지스터들(170,172)을 통한 노드(168)의 방전이 이루어지는 경우, 그라운드 바운싱(groung bouncing)으로 인해 노이즈가 유발되어 감지 증폭기(142,144,146,148)의 감지 동작이 지연되거나 데이터 감지의 오류가 발생된다.
[발명의 목적]
본 발명의 목적은 노멀 어드레스와 페이지 어드레스 간의 스큐로 인한 비정상적인 감지 동작의 발생을 막을 수 있는 불휘발성 반도체 메모리 장치를 제공하는 것이다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명의 특징에 따르면, 복수개의 비트 라인들과, 이 비트 라인들에 각각 접속되는 복수개의 감지 증폭기들을 가지며; 출력 포트 수의 적어도 수 배 이상의 데이터의 동시 독출 동작이 수행되는 페이지 모드를 지원하는 불휘발성 반도체 메모리 장치는: 외부로부터 제공되는 소정의 제1어드레스의 천이에 응답하여, 상기 비트 라인들의 프리챠지 시간 구간(precharge time interval)의 제어를 위한 제1제어 신호를 발생하는 어드레스 천이 검출 수단과; 상기 페이지 모드 동안에 외부로부터 제공되는 소정의 제2어드레스를 디코딩하여, 상기 제2어드레스에 대응하는 감지 증폭기의 출력을 선택하는 선택 신호를 출력하는 디코더 수단 및; 상기 제1제어 신호를 입력받아서, 상기 프리챠지 시간 구간의 종료 후 상기 디코더 수단이 상기 선택 신호를 출력하도록 하는 제2제어 신호를 발생하는 디코더 제어 수단을 포함한다.
이 장치에 있어서, 상기 디코더 제어 수단은: 상기 제1제어 신호를 소정의 시간 동안 지연시키는 지연 수단 및; 상기 제1제어 신호와 상기 지연 수단의 출력을 입력받아 상기 제2제어 신호를 상기 디코더 수단으로 출력하는 논리 수단을 포함한다.
이 장치의 실시예에 있어서, 상기 지연 수단은 복수개의 인버터들을 포함한다.
이 장치의 실시예에 있어서, 상기 논리 수단은; 상기 제1제어 신호와 상기 지연 수단의 출력을 입력받아 상기 제2제어 신호를 상기 디코더 수단으로 출력하는 낸드 게이트 및, 상기 낸드 게이트의 출력을 반전시키는 인버터를 포함한다.
[작용]
본 발명의 불휘발성 반도체 메모리 장치에서, 상기 디코더 제어 수단은 노멀 어드레스가 천이됨과 동시에 상기 제2어드레스가 상기 디코더 수단으로 입력되더라도, 상기 감지 증폭기들의 제어에 필요한 펄스를 발생하는 어드레스 천이 검출 수단으로부터 상기 펄스를 입력받아서 해당 감지 증폭기들의 감지 동작이 시작되는 시점으로부터 소정의 시간이 경과한 후에 상기 디코더 수단이 상기 선택 신호를 발생하도록 한다.
[실시예]
이제부터 첨부된 제7도 내지 제13도에 의거하여 본 발명의 실시예에 대해 상세히 설명한다.
제7도는 본 실시예의 불휘발성 반도체 메모리의 회로 구성을 보여주고 있다. 제7도에 도시된 바와 같이, 본 발명에 따른 신규한 불휘발성 반도체 메모리 장치는 페이지 디코더(28)의 동작을 제어하는 페이지 디코더 제어 회로(36)를 구비하고 있다. 상기 페이지 디코더 제어 회로(36)는, 노멀 어드레스가 천이될 때, 감지 증폭 회로(14)의 감지 동작의 제어에 필요한 펄스(PRE)를 발생하는 어드레스 천이 검출 회로(30)로부터 상기 펄스를 입력받아서 해당 감지 증폭기들의 감지 동작이 시작되는 시점으로부터 소정의 시간(△t)이 경과한 후에 페이지 디코더(28)가 선택 신호(SSi)를 발생하도록 페이지 디코더(28)의 동작을 제어한다. 이로써, 해당 감지 증폭기에 의한 안정된 감지 동작이 수행되도록 한다.
다시, 제7도를 참조하면, 본 실시예의 불휘발성 반도체 메모리 장치는, 메모리 셀 어레이(10)와, 칼럼 패스 회로(12), 복수의 비트 라인들에 각각 접속되는 복수의 감지 증폭기들과 래치들 및 전달 게이트 회로들로 구성되는 감지 증폭 회로(14), 출력 로우/칼럼 프리 디코더(22), 로우 디코더(24), 칼럼 디코더(26), 페이지 모드 동안 외부로부터 제공되는 페이지 어드레스 신호들을 디코딩하여 해당 감지 증폭기의 출력을 선택하는 선택 신호(SSi)를 해당 래치로 제공하는 페이지 디코더(28a), 외부로부터 제공되는 노멀 어드레스 신호들이 천이되는 것에 응답하여 비트 라인들의 프리챠지 시간 구간을 제어하는 신호(PRE)를 해당 감지 증폭기들로 제공하는 어드레스 천이 검출 회로(30), 데이터 출력 버퍼(32), 입/출력 패드(34) 및, 프리챠지 시간 구간의 종료 시점에서 상기 선택 신호(SSi)가 상기 해당 래치로 제공되는 것을 막기 위한 제어 신호(PCSS)를 페이지 디코더(28a)로 제공하는 페이지 디코더 제어 회로(36)로 구성된다.
이미 앞에서 제2도를 참조하여 설명한 바와 같이, 상기 어드레스 천이 검출 회로(30)는, 복수개의 버퍼들(110,112,114)과, 복수개의 숏 펄스 발생기들(116,118,120), 합산기(122) 및, 프리챠지 제어기(124)로 구성된다. 제8도 내지 제10도에는, 숏 펄스 발생기, 합산기, 프리챠지 제어기의 실시예들이 각각 도시되어 있다. 제8도를 참조하면, 숏 펄스 발생기들(116,118,120) 각각은 해당 버퍼의 출력 신호(Api)를 지연시키되 입력 신호와 반대의 위상을 갖는 신호를 출력하는 지연부(174)와, 이 지연부의 출력과 해당 버퍼의 출력 신호(Api)를 입력받는 낸드 게이트(176)와, 이 낸드 게이트의 출력을 반전시켜 제1출력 신호(Spi)를 출력하는 인버터(178) 및, 상기 지연부의 출력과 해당 버퍼의 출력 신호(Api)를 입력받아 제2출력 신호(/Spi)를 출력하는 노어 게이트(180)로 구성된다. 제9도를 참조하면, 합산기(122)는 숏 펄스 발생기들(116,118,120)의 출력들(Sp2∼Spi, /Sp2∼ZSpi)을 입력받는 노어 게이트(182)와, 지연 회로(184) 및, 섬 펄스 신호(SUM)를 출력하는 인버터들(186,187)로 구성된다. 제10도를 참조하면, 프리챠지 제어기(124)는, 섬 펄스 신호(SUM)을 입력받아 지연시키는 지연부(188)와, 상기 섬 펄스 신호(SUM)와 지연부(188)의 출력을 입력받는 낸드 게이트(190) 및, 이 낸드 게이트(190)의 출력을 반전시켜 프리챠지 제어 신호(PRE)를 출력하는 인버터(192)로 구성된다.
제11도는 제7도의 페이지 디코더 제어 회로(36)의 실시예를 보여주고 있다. 제11도를 참조하면, 페이지 디코더 제어 회로(36)는, 프리챠지 제어 신호(PRE)를 입력받아 지연시키는 지연부(194)와, 상기 프리챠지 제어 신호(PRE)와 지연부(194)의 출력을 입력받는 낸드 게이트(196) 및, 이 낸드 게이트(196)의 출력을 반전시켜 페이지 디코더 제어 신호(PCSS)를 출력하는 인버터(198)로 구성된다.
제12도는 제7도의 페이지 디코더 회로(28a)의 실시예를 보여주고 있다. 제12도를 참조하면, 페이지 디코더 회로(28a)는, 낸드 게이트들(200,202,204,206)과 인버터들(208,210,212,214)로 구성된다. 낸드 게이트(200)은 페이지 어드레스 신호들 /A1, /A0를 입력받고, 낸드 게이트(202)는 /A1, A0를, 낸드 게이트(204)는 A1, /A0를, 그리고 낸드 게이트(206)는 A1, A0를 각각 입력받는다. 또한, 낸드 게이트들(200,202,204,206)은 페이지 디코더 제어기(36)로부터 제공되는 제어 신호(PCSS)를 각각 입력받는다. 상기 낸드 게이트들(200,202,204,206)의 출력들은 인버터들(208,210,212,214)에 의해 각각 반전되며, 인버터들(208,210,212,214)은 감지 증폭기들을 선택하는 감지 증폭기 선택 신호들(SS0,SS1,SS2,SS3)을 각각 출력한다.
제13도는 본 실시예에 따른 불휘발성 반도체 메모리 장치의 동작을 위한 신호들의 타이밍을 보여주고 있다. 제13도를 참조하면, 외부로부터 노멀 어드레스(A2∼Ai)가 입력되어 어드레스 천이 검출 회로(30)가 정상적으로 동작하면, 숏 펄스 신호들(Sp2∼Spi, /Sp2∼/Spi)과 섬 펄스 신호(SUM)가 각각 발생되며, 최종적인 하나의 섬 펄스 신호(SUM)에 의해 로우 레벨의 프리챠지 제어 신호(PRE)가 발생된다. 이 제어 신호(PRE)가 로우 레벨로 유지되는 동안에는 해당 비트 라인들이 프리챠지 레벨로 충전되고, 로우 레벨에서 하이 레벨로 천이되는 시점에서 해당 감지 증폭기들(142∼148)의 감지 동작이 시작된다. 상기 프리챠지 제어 신호(PRE)가 로우 레벨에서 하이 레벨로 천이되는 에지로부터 시간 구간 △t가 경과한 후에 페이지 디코더 제어 신호(PCSS)가 하이 레벨로 천이된다. 상기 시간 구간 △t가 각 감지 증폭기의 감지 동작이 시작될 때부터 그것의 감지 동작이 노이즈에 의해 간섭받아도 데이터의 독출이 정상적으로 이루어질 때까지의 시간 구간이다. 상기 시간 구간 △t 동안에는 즉, 페이지 디코더 제어 신호(PCSS)가 로우 레벨로 유지되는 동안에는, 페이지 디코더(28a)의 출력들(SS0∼SS3)(SSi)은 모두 로우 레벨로 유지되어 감지 증폭기의 선택이 이루어지지 않는다. 감지 증폭기의 동작이 정상적인 상태로 된 후에, 페이지 디코더 제어 신호(PCSS)가 로우 레벨에서 하이 레벨로 천이되면, 페이지 디코더(28a)의 출력들(SS0∼SS3) 중 하나가 하이 레벨로 천이된다. 이로써, 하이 레벨의 선택 신호(SSi)에 대응되는 래치에 의해 래치되어 있던 해당 감지 증폭기의 출력이 데이터 출력 버퍼(32)로 제공된다.
[발명의 효과]
본 발명에 따르면, 노멀 어드레스와 페이지 어드레스 사이에 스큐가 발생하여 감지 증폭기 선택 신호(SSi)의 발생 시점이 프리챠지 제어 신호(PRE)가 로우 레벨에서 하이 레벨로 천이되는 시점과 일치하지 않도록 함으로써, 감지 증폭기의 감지 동작이 안정되게 하여 노이즈에 의한 감지 동작의 지연 및 독출 동작의 실패(fail)를 방지할 수 있게 된다.

Claims (4)

  1. 복수개의 비트 라인들과, 이 비트 라인들에 각각 접속되는 복수개의 감지 증폭기들을 가지며; 출력 포트 수의 적어도 수 배 이상의 데이터의 동시 독출 동작이 수행되는 페이지 모드를 지원하는 불휘발성 반도체 메모리 장치에 있어서: 외부로부터 제공되는 소정의 제1어드레스의 천이에 응답하여, 상기 비트 라인들의 프리챠지 시간 구간의 제어를 위한 제1제어 신호(PRE)를 발생하는 어드레스 천이 검출 수단(30)과; 상기 페이지 모드 동안에 외부로부터 제공되는 소정의 제2어드레스를 디코딩하여, 상기 제2어드레스에 대응하는 감지 증폭기의 출력을 선택하는 선택 신호(SSi)를 출력하는 디코더 수단(28a) 및; 상기 제1제어 신호를 입력받아서, 상기 프리챠지 시간 구간의 종료 후 상기 디코더 수단이 상기 선택 신호(SSi)를 출력하도록 하는 제2제어 신호(PCSS)를 발생하는 디코더 제어 수단(36)을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 디코더 제어 수단은: 상기 제1제어 신호를 소정의 시간 동안 지연시키는 지연 수단(194) 및; 상기 제1제어 신호와 상기 지연 수단의 출력을 입력받아 상기 제2제어 신호(PCSS)를 상기 디코더 수단으로 출력하는 논리 수단(196,198)을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 지연 수단은 복수개의 인버터들을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  4. 제2항에 있어서, 상기 논리 수단은; 상기 제1제어 신호와 상기 지연 수단의 출력을 입력받아 상기 제2제어 신호(PCSS)를 상기 디코더 수단으로 출력하는 낸드 게이트(196) 및, 상기 낸드 게이트의 출력을 반전시키는 인버터(198)를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
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