KR970076873A - 불휘발성 반도체 메모리 장치 - Google Patents

불휘발성 반도체 메모리 장치 Download PDF

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Abstract

페이지 모드를 지원하는 비휘발성 반도체 메모리 장치에서, 노멀 어드레스와 페이지 어드레스 사이에 스큐가 발생하여 감지 증폭기 선택 신호의 발생 시점이 프리챠지 제어 신호가 로우 레벨에서 하이 레벨로 천이되는 시점과 일치하는 경우, 노이즈에 의해 해당 감지 증폭기가 비정상적으로 동작되어 데이터 감지의 오류가 초래되는 문제를 해결하기 위해, 노멀 어드레스가 천이될 때 감지 증폭 회로의 감지 동작의 제어에 필요한 펄스를 이용하여 해당 감지 증폭기들의 감지 동작이 시작되는 시점으로부터 소정의 시간이 경과 한 후에 페이지 디코더가 선택 신호를 발생하도록 그것의 동작을 제어한다.

Description

불휘발성 반도체 메모리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제7도는 본 발명에 따른 불휘발성 반도체 메모리 장치의 구성을 보여주는 블럭도, 제11도는 제7도에 도시된 페이지 디코더 제어 회로의 실시예를 보여주는 회로도, 제12도는 제7도에 도시된 페이지 디코더 회로의 실시예를 보여주는 회로도, 제13도는 본 발명의 실시예에 따른 불휘발성 반도체 메모리 장치의 동작을 위한 신호들의 타이밍도.

Claims (4)

  1. 복수의 비트 라인들과, 이 비트 라인들에 각각 접속되는 복수의 감지 증폭기들을 가지며; 출력 포트 수의 적어도 수 배 이상의 데이터의 동시 독출 동작이 수행되는 페이지 모드를 지원하는 불휘발성 반도체 메모리 장치에 있어서; 외부로부터 제공되는 소정의 제1어드레스의 천이에 응답하여, 상기 비트 라인들의 프리챠지시간 구간의 제어를 위한 제1제어 신호(PRE)를 발생하는 어드레스 천이 검출 수단(30)과; 상기 페이지 모드 동안에 외부로부터 제공되는 소정의 제2어드레스를 디코딩하여, 상기 제2어드레스에 대응하는 감지 증폭기의 출력을 선택하는 선택 신호(SSi)를 출력하는 디코더 수단(28a) 및; 상기 제1제어 신호를 입력받아서, 상기 프리챠지 시간 구간의 종료후 상기 디코더 수단이 상기 선택 신호(SSi)를 출력하도록 하는 제2제어 신호(PCSS)를 발생하는 디코더 제어 수단(36)을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 디코더 제어 수단은; 상기 제1제어 신호를 소정의 시간동안 지연시키는 지연 수단(194) 및; 상기 제1제어 신호와 상기 지연 수단의 출력을 입력받아 상기 제2제어 신호(PCSS)를 상기 디코더 수단으로 출력하는 논리 수단(196,198)을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 지연 수단은 복수 개의 이버터들을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  4. 제2항에 있어서, 상기 논리 수단은; 상기 제1제어 신호와 상기 지연 수단의 출력을 입력받아 상기 제2제어 신호(PCSS)를 상기 디코더 수단으로 출력하는 낸드 게이트(196) 및, 상기 낸드 게이트의 출력을 반전시키는 인버터(198)를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Publication number Priority date Publication date Assignee Title
US5404327A (en) * 1988-06-30 1995-04-04 Texas Instruments Incorporated Memory device with end of cycle precharge utilizing write signal and data transition detectors
US5592426A (en) * 1993-10-29 1997-01-07 International Business Machines Corporation Extended segmented precharge architecture
KR0167298B1 (ko) * 1995-12-20 1999-01-15 문정환 메모리의 데이타 고속 억세스장치
US5636177A (en) * 1996-01-16 1997-06-03 United Microelectronics Corp. Static random access memory with improved noise immunity

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