KR100524001B1 - 다이나믹형 램 - Google Patents

Abstract

어드레스 단자에서 입력된 X 어드레스 신호를 받아 들여 내부 어드레스 신호를 형성하는 X 어드레스 버퍼를 외부 제어클록의 입력전(前)부터 동작상태로 해 놓는다. 형성된 상기 내부 어드레스 신호와 기억된 X계 불량 어드레스를 비교해서 일치/불일치 신호를 검출하기 위한 용장 어드레스 비교회로를 스태틱 회로로 한다. 이것에 의해 용장 어드레스 비교회로의 기동동작이 빨라지고, 그 결과 판독동작의 고속화가 달성된다.

Description

다이나믹 램

본 발명은, 다이나믹 램(RAM)(Random Access Memory)에 관한 것으로서, 주로 싱크로너스(synchronous) DRAM에서의 결함구제 기술에 이용하여 유용한 기술에 관한 것이다.

다이나믹 RAM의 용장(冗長)회로에 관해서는, 일본공개특허 소64-76597호, 일본공개특허 평4-286798호, 일본공개특허 평7-282597호, 일본공개특허 평7-105697호, 일본공개특허 평9-128993호에 기재되어 있다.

불량 워드선을 용장 워드선으로 전환하는 결함 구제회로를 구비한 다이나믹 RAM에서는, 입력된 어드레스 신호가 불량 어드레스인가 아닌가를 판정하고, 불량 워드선에 대한 액세스로 판정되면, 그 정규회로측의 선택동작을 금지하여 용장 워드선을 선택하도록 하기 위해 상기 불량 어드레스의 판정을 행하는 정도만큼 여분으로 시간이 걸린다. 이것은 불량이 존재하지 않는 정규 워드선을 선택하는 경우에 있어서도 상기 정규 워드선의 선택동작의 조건으로서 상기 불량 어드레스의 비교결과에 의해 불량 어드레스는 아니다라는 판정결과가 필요하게 되기 때문에 마찬가지로 시간이 걸려버린다.

본원 발명자들은 상기 불량 어드레스의 비교에 의한 동작지연을 해소하기 위해 어드레스 신호의 셋업(setup)시간을 이용하는 것을 생각하였다.

본 발명의 목적은 결함구제 기능을 가지면서 고속동작을 실현한 다이나믹 램(RAM)을 제공하는데 있다.

본 발명의 상기 및 그 이외의 목적과 신규한 특징은 본 명세서의 기술 및 첨부된 도면으로부터 명백하게 될 것이다.

본원에 있어서 개시되는 발명중 대표적인 것의 개요를 간단히 설명하면, 아래와 같다.

즉, 싱크로너스 DRAM에 있어서, 어드레스에서 입력된 X 어드레스 신호를 받아 들여 내부 어드레스 신호를 형성하는 X 어드레스 버퍼를 스태틱 회로로 한다. 또한, 상기 형성된 내부 어드레스 신호와 기억된 X계(系) 불량 어드레스를 비교하여 일치/불일치 신호를 검출하는 비교회로도 스태틱 회로로 한다.

도 1에는 본 발명이 적용된 싱크로너스 DRAM(이하, 간단히 SDRAM이라 한다)의 일실시예의 개략 블록도가 나타나 있다. 동도에 나타낸 SDRAM은, 특별히 제한되지 않지만, 공지의 반도체 집적회로의 제조기술에 의해 단결정 실리콘 기판과 같은 하나의 반도체 기판상에 형성된다.

이 실시예의 SDRAM은, 메모리 뱅크(BANK 0)를 구성하는 메모리 어레이(MEMORY ARRAY)(200A)와, 메모리 뱅크(BANK 1)를 구성하는 메모리 어레이(MEMORY ARRAY)(200B)를 구비한다. 상기 각각의 메모리 어레이(200A, 200B)는 매트릭스 배치된 다이나믹 메모리 셀을 구비하고, 도면에 따르면 같은 열(列)에 배치된 메모리 셀의 선택단자는 열(列)마다 워드선(도시하지 않음)에 결합되고, 같은 행(行)에 배치된 메모리 셀의 데이터 입출력 단자는 행(行)마다 상보데이터선(도시하지 않음)에 결합된다.

메모리 어레이(200A)의 도시하지 않은 워드선은 로(X) 디코더(ROW DECODER)(201A)에 의한 로 어드레스 신호의 디코드 결과에 따라서 1개가 선택레벨로 구동된다. 메모리 어레이(200A)의 도시하지 않은 상보데이터선은 센스앰프 및 칼럼 드라이버(SENSE AMPLIFIER & I/O)(202A)에 결합된다. 센스앰프 및 칼럼 드라이버(202A)에서의 센스앰프(SENSE AMPLIFIER)는 메모리 셀로부터의 데이터 판독에 의해 각각의 상보데이터선에 나타나는 미소 전위차를 검출하여 증폭하는 증폭회로이다. 그것에서의 칼럼(Y) 스위치 회로는 상보데이터선을 각별하게 선택해서 상보 공통데이터선(I/O BUS)에 도통시키기 위한 스위치 회로이다. 칼럼 스위치 회로는 칼럼 디코더(COLUMN DECODER)(203A)에 의한 칼럼 어드레스 신호의 디코드 결과에 따라서 선택 동작된다.

메모리 어레이(200B)측에도 상기와 같이 로(X) 디코더(ROW DECODER)(201B), 센스앰프 및 칼럼 드라이버(SENSE AMPLIFIER & I/O)(202B) 및 칼럼 디코더(COLUMN DECODER)(203B)가 설치된다. 상기 메모리 뱅크(200A, 200B)의 상보 공통데이터선(I/O BUS)은 입력버퍼(INPUT BUFFER)(210)의 출력단자 및 출력버퍼(OUTPUT BUFFER)(211)의 입력단자에 접속된다. 입력버퍼(210)의 입력단자 및 출력버퍼(211)의 출력단자는 8비트의 데이터 입출력단자(I/O0∼I/O7)에 접속된다.

어드레스 입력단자(A0∼A11)에서 공급되는 로(X) 어드레스 신호와 칼럼(Y) 어드레스 신호는 칼럼(Y) 어드레스 버퍼(COLUMN ADDRESS BUFFER)(205)와 로(X) 어드레스 버퍼(ROW ADDRESS BUFFER)(206)에 어드레스 멀티플렉스 형식으로 받아 들여진다. 공급된 어드레스 신호는 각각의 버퍼(205, 206)가 유지한다. 로 어드레스 버퍼(206)는 리프레시 동작모드에 있어서는 리프레시 카운터(REFRESH COUNTER)(208)에서 출력되는 리프레시 어드레스 신호를 어드레스 신호로서 받아 들인다. 칼럼 어드레스 버퍼(205)의 출력은 칼럼 어드레스 카운터(COLUMN ADDRESS COUNTER)(207)의 프리셋트 데이터로서 공급되고, 칼럼 어드레스 카운터(207)는 후술의 커맨드 등으로 지정되는 동작모드에 따라서 상기 프리셋트 데이터로서의 칼럼 어드레스 신호 또는 그 칼럼 어드레스 신호를 순차 증가시킨(increment) 값을 칼럼 디코더(203A, 203B)로 향해서 출력한다.

제어회로(CONTROL LOGIC & TIMING GENERATOR)(212)는, 특별히 제한되지 않지만, 클록신호 CLK, 클록 인에이블 신호 CKE, 칩 선택 신호 /CS, 칼럼 어드레스 스트로브 신호 /CAS(기호 "/"는 이것이 붙여진 신호가 로 인에이블 신호인 것을 의미한다), 로 어드레스 스트로브 신호 /RAS, 라이트 인에이블 신호 /WE, 데이터 입출력 마스크 콘트롤 신호 DQM 등의 외부 제어신호와, 어드레스 입력단자(A0～A11)로부터의 제어 데이터 등이 공급되고, 그들 신호의 레벨변화나 타이밍 등에 의거해서 SDRAM의 동작모드 및 상기 회로블록의 동작을 제어하기 위한 내부 타이밍 신호를 형성하는 것이고, 그것을 위한 제어 로직과 모드 레지스터를 구비한다.

클록신호 CLK는 SDRAM의 마스터 클록으로 되고, 그 이외의 외부 입력신호는 해당 내부 클록신호의 상승 에지에 동기해서 의미를 가지게 된다. 칩 선택 신호/CS는 그 로레벨에 의해 커맨드 입력 싸이클의 개시를 지시한다. 칩 선택 신호/CS가 하이레벨인 경우(칩 비선택상태)나 그 이외의 입력은 의미를 갖지 않는다. 단, 후술하는 메모리 뱅크의 선택상태나 버스트 동작 등의 내부동작은 칩 비선택상태에서의 변화에 의해 영향받지 않는다. /RAS, /CAS, /WE의 각 신호는 통상의 DRAM에서의 대응신호와는 기능이 상이하게 되고, 후술하는 커맨드 싸이클을 정의할 때 의미를 가지는 신호로 된다.

클록 인에이블 신호 CKE는 다음 클록신호의 유효성을 지시하는 신호이고, 해당 신호 CKE가 하이레벨이라면 다음 클록신호 CLK의 상승 에지가 유효로 되고, 로레벨인 경우에는 무효로 된다. 또, 도시하지 않지만 리드 모드에 있어서, 출력버퍼(211)에 대한 출력 인에이블의 제어를 행하는 외부 제어신호도 제어회로(212)로 공급되고, 그 신호가 예컨대 하이레벨인 경우에는 출력버퍼(211)는 고출력 임피던스 상태로 된다.

상기 로 어드레스 신호는 클록신호 CLK(내부 클록신호)의 상승 에지에 동기하는 후술의 로 어드레스 스트로브·뱅크 액티브 커맨드 싸이클에서의 A0～A10의 레벨에 의해 정의된다. A11에서의 입력은 상기 로 어드레스 스트로브·뱅크 액티브 커맨드 싸이클에서 뱅크 선택신호로 간주된다. 즉, A11의 입력이 로레벨일 때는 메모리 뱅크(BANK 0)가 선택되고, 하이레벨일 때는 메모리 뱅크(BANK 1)가 선택된다. 메모리 뱅크의 선택제어는, 특별히 제한되지 않지만, 선택 메모리 뱅크측의 로 디코더만의 활성화, 비선택 메모리 뱅크측의 칼럼 스위치 회로의 모든 비선택, 선택 메모리 뱅크측만의 입력버퍼(210) 및 출력버퍼(211)로의 접속 등의 처리에 의해 행할 수 있다.

후술하는 프리차지 커맨드 싸이클에서의 A10의 입력은 상보 데이터선 등에 대한 프리차지 동작의 양태를 지시하고, 그 하이레벨은 프리차지의 대상이 쌍방의 메모리 뱅크인 것을 지시하며, 그 로레벨은 A11로 지시되어 있는 한쪽의 메모리 뱅크가 프리차지의 대상인 것을 지시한다.

상기 칼럼 어드레스 신호는 클록신호 CLK(내부클록)의 상승 에지에 동기하는 리드 또는 라이트 커맨드(후술의 칼럼 어드레스·리드 커맨드, 칼럼 어드레스·라이트 커맨드)싸이클에서의 A0～A8의 레벨에 의해 정의된다. 그리고, 이 형태로서 정의된 칼럼 어드레스는 버스트 액세스의 스타트 어드레스로 된다.

다음에, 커맨드에 의해 지시되는 SDRAM의 주된 동작 모드를 설명한다.

(1) 모드 레지스터 셋트 커맨드(Mode register set command: Mo)

모드 레지스터를 셋트하기 위한 커맨드로서, /CS, /RAS, /CAS, /WE=로레벨에 의해 해당 커맨드가 지정되고, 셋트해야 할 데이터(레지스터 셋트 데이터)는 A0～A11을 통해서 주어진다. 레지스터 셋트 데이터는, 특별히 제한되지 않지만, 버스트 길이(burst length), CAS 레이턴시(latency), 라이트 모드 등으로 된다. 특별히 제한되지 않지만, 설정 가능한 버스트 길이는 1, 2, 4, 8, 풀 페이지로 되고, 설정 가능한 CAS 레이턴시는 1, 2, 3으로 되며, 설정 가능한 라이트 모드는 버스트 라이트와 싱글 라이트로 된다.

상기 CAS 레이턴시는 후술의 칼럼 어드레스·리드 커맨드에 의해 지시되는 리드동작에 있어서 /CAS의 하강으로부터 출력버퍼(211)의 출력동작까지 내부 클록신호의 몇개 싸이클분을 소비하는가를 지시하는 것이다. 판독 데이터를 확정할 때까지는 데이터 판독을 위한 내부 동작시간이 필요하게 되고, 그것을 내부 클록신호의 사용주파수에 따라서 설정하기 위한 것이다. 바꾸어 말하면, 주파수가 높은 내부 클록신호를 사용하는 경우에는 CAS 레이턴시를 상대적으로 큰 값으로 설정하고, 주파수가 낮은 내부 클록신호를 사용하는 경우에는 CAS 레이턴시를 상대적으로 작은 값으로 설정한다.

(2) 로 어드레스 스트로브·뱅크 액티브 커맨드(Row-address strobe bank active command: Ac)

이것은 로 어드레스 스트로브의 지시와 A11에 의한 메모리 뱅크의 선택을 유효로 하는 커맨드로서, /CS, /RAS=로레벨, /CAS, /WE=하이레벨에 의해 지시되고, 이때 A0～A10으로 공급되는 어드레스가 로 어드레스 신호로서, A11로 공급되는 신호가 메모리 뱅크의 선택신호로서 캡쳐된다. 캡쳐 동작은 상술한 바와 같이 내부 클록신호의 상승 에지에 동기해서 행해진다. 예컨대, 해당 커맨드가 지정되면, 그것에 의해 지정되는 메모리 뱅크에서의 워드선이 선택되고, 해당 워드선에 접속된 메모리 셀이 각각 대응하는 상보 데이터선에 도통된다.

(3) 칼럼 어드레스·리드 커맨드(Column address read command: Re)

이 커맨드는 버스트 리드동작을 개시하기 위해 필요한 커맨드임과 동시에, 칼럼 어드레스 스트로브의 지시를 주는 커맨드로서, /CS, /CAS=로레벨, /RAS, /WE=하이레벨에 의해 지시되고, 이때 A0～A8로 공급되는 칼럼 어드레스가 칼럼 어드레스 신호로서 캡쳐된다. 따라서 캡쳐된 칼럼 어드레스 신호는 버스트 스타트 어드레스로서 칼럼 어드레스 카운터(207)로 공급된다. 이 커맨드에 의해 지시된 버스트 리드 동작 전에, 로 어드레스 스트로브·뱅크 액티브 커맨드 싸이클에서 메모리 뱅크와 그것에서의 워드선의 선택이 행해지고 있고, 해당 선택 워드선의 메모리 셀은 내부 클록신호에 동기해서 칼럼 어드레스 카운터(207)로부터 출력되는 어드레스 신호에 따라 순차 선택되어 연속적으로 판독된다. 연속적으로 판독되는 데이터 수는 상기 버스트 길이에 의해 지정된 개수로 된다. 또한, 출력버퍼(211)에서의 데이터 판독개는 상기 CAS 레이턴시로 규정되는 내부 클록신호의 싸이클수(數)를 가지고 행해진다.

(4) 칼럼 어드레스·라이트 커맨드(Column address Write command: Wr)

라이트 동작의 양태로서 모드 레지스터에 버스트 라이트가 설정되어 있는 경우는 해당 버스트 라이트 동작을 개시하기 위해 필요한 커맨드로 되고, 라이트 동작의 양태로서 모드 레지스터에 싱글 라이트가 설정되어 있는 경우는 해당 싱글 라이트 동작을 개시하기 위해 필요한 커맨드로 된다. 또한, 해당 커맨드는 싱글 라이트 및 버스트 라이트에서의 칼럼 어드레스 스트로브의 지시를 준다. 해당 커맨드는 /CS, /CAS, /WE=로레벨, /RAS=하이레벨에 의해 지시되고, 이때, A0～A8로 공급되는 어드레스가 칼럼 어드레스 신호로서 캡쳐된다. 따라서 캡쳐된 칼럼 어드레스 신호는 버스트 라이트에 있어서 버스트 스타트 어드레스로서 칼럼 어드레스 카운터(207)로 공급된다. 이것에 의해 지시된 버스트 라이트 동작의 수순도 버스트 리드 동작과 같이 행해진다. 단, 라이트 동작에는 CAS 레이턴시는 없고, 라이트 데이터의 받아 들임은 해당 칼럼 어드레스·라이트 커맨드 싸이클에서 개시된다.

(5) 프리차지 커맨드(Precharge command: Pr)

이것은 A10, A11에 의해 선택된 메모리 뱅크에 대한 프리차지 동작의 개시 커맨드로 되고, /CS, /RAS, /WE=로레벨, /CAS=하이레벨에 의해 지시된다.

(6) 오토 리프레시 커맨드(Autorefresh command)

이 커맨드는 오토 리프레시를 개시하기 위해 필요하게 되는 커맨드로서, /CS, /RAS, /CAS=로레벨, /WE, CKE=하이레벨에 의해 지시된다.

(7) 버스트 스탑·인·풀 페이지 커맨드(Burst-stop-in-full-page command)

풀 페이지에 대한 버스트 동작을 전체의 메모리 뱅크에 대해서 정지시키기 위해 필요한 커맨드로서, 풀 페이지 이외의 버스트 동작에서는 무시된다. 이 커맨드는 /CS, /WE=로레벨, /RAS, /CAS=하이레벨에 의해 지시된다.

(8) 노 오퍼레이션 커맨드(No-operation command: Nop)

이것은 실질적인 동작을 행하지 않는 것을 지시하는 커맨드로서, /CS=로레벨, /RAS, /CAS, /WE의 하이레벨에 의해 지시된다.

SDRAM에 있어서는, 한쪽의 메모리 뱅크에서 버스트 동작이 행해지고 있는 경우, 그 도중에 다른 메모리 뱅크를 지정하여 로 어드레스 스트로브·뱅크 액티브 커맨드가 공급되면, 상기 실행중인 한쪽의 메모리 뱅크에서의 동작에는 조금도 영향을 주지 않고, 상기 다른 메모리 뱅크에서의 로 어드레스계(系)의 동작이 가능하게 된다. 예컨대, SDRAM은 외부에서 공급되는 데이터, 어드레스 및 제어신호를 내부에 유지하는 수단을 가지고, 그 유지내용, 특히 어드레스 및 제어신호는, 특별히 제한되지 않지만, 메모리 뱅크마다 유지되도록 되어 있다. 혹은, 로 어드레스 스트로브·뱅크 액티브 커맨드 싸이클에 의해 선택된 메모리 블록에서의 워드선 1개분의 데이터가 칼럼계(系) 동작전에 미리 판독동작을 위해 도시하지 않은 래치회로에 래치되도록 되어 있다.

따라서, 데이터 입출력 단자(I/O0∼I/O7)에 있어서 데이터가 충돌하지 않는 한, 처리가 종료되지 않는 커맨드 실행중에 해당 실행중인 커맨드가 처리대상이 되는 메모리 뱅크와는 다른 메모리 뱅크에 대한 프리차지 커맨드, 로 어드레스 스트로브·뱅크 액티브 커맨드를 발행해서 내부동작을 미리 개시시키는 것이 가능하다.

SDRAM은 외부 클록신호 CLK에 의거해서 형성되는 내부 클록신호에 동기해서 데이터, 어드레스 또는 /RAS, /CAS 등의 각종 제어신호를 입출력 가능한 메모리인 것으로 정의할 수 있다. SDRAM은 DRAM과 같은 대용량 메모리를 SRAM(스태틱 RAM)에 필적하는 고속 동작시키는 것이 가능하고, 또한 선택된 1개의 워드선에 대해서 몇 개의 데이터를 액세스 할 것인가를 버스트 길이로 지정함으로써, 내장 칼럼 어드레스 카운터(207)에서 순차 칼럼계의 선택상태를 전환하여 복수개의 데이터를 연속적으로 리드 또는 라이트 할 수 있다.

도 2에는 본 발명에 관한 용장방식의 일실시예를 설명하기 위한 주요부 블록도가 나타나 있다. 동도에 있어서는, 상기 도 1에서의 로 어드레스 버퍼(206)와, 로 디코더(201) 및 제어회로(212)의 일부를 예시적으로 나타내고 있다. 로 디코더는 하나의 뱅크에 대응한 회로만을 나타내고 있다.

이 실시예의 로 디코더(201)는 프리디코더(Predecoder)(201-1), 매트 셀렉터(Mat Selector)(201-2), 정규 워드선 선택 및 구동회로(Normal Word Decoder & Driver)(201-3)와, 결함구제를 위한 용장 어드레스 비교회로(Redundancy Address Comparator)(201-4) 및 용장 워드 드라이버(Redundancy Word Driver)(201-5)로 구성된다.

상기 각 회로블록중 굵은 선으로 나타낸 어드레스 버퍼(206)에 부가해서 프리디코더(201-1), 매트 셀렉터(201-2) 및 용장 어드레스 비교회로(201-4)는 SDRAM이 대기시(스탠바이(standby) 상태)에도 활성화되어 있는 회로이다. 이 때문에, 용장 어드레스 드라이버(201-4)는 스태틱 회로로 구성되어 있고, 그 어드레스 비교동작을 위한 기동신호가 불필요하게 된다.

이 실시예에서는 어드레스 신호의 셋업시간을 이용해서 용장 어드레스 비교를 행하고 있다. 뱅크 기동신호가 입력되었다면 제어회로(212)에 포함되는 RAS 클록 발생회로(212-1)에 의해 형성된 프리디코드 기동신호 PDE를 발생시켜 상기 프리 디코더(201-1) 및 매트 셀렉터(201-2)를 제어하고, 그때 입력된 내부 어드레스 신호에 대응한 디코드 신호를 출력한다. 상기 용장 어드레스 비교회로에서는 입력된 어드레스 신호와 기억된 불량 어드레스와의 판정결과 NWE(Normal Word Enable) 또는 RWE(Redundancy Word Enable)를 형성하고 있기 때문에, 상기 비교판정을 위한 시간 없이 다음 단(段) 회로의 동작선택으로 이행하는 것으로 된다.

SDRAM에서의 X계(系) 동작은 매트 선택신호가 발생되는 스피드로 결정되고, 이것은 용장판정의 스피드에 의존하는 것이다. 이 실시예의 용장 어드레스 비교회로(201-4)와 같이, 어드레스 버퍼를 활성화함에 의해 어드레스 신호를 캡쳐한다. 스태틱 회로로 구성된 구조에서는 기동신호가 불필요하다. 상기 어드레스 신호의 셋업시간을 이용해서 실질적인 불량 어드레스의 비교 및 판정을 행하기 위한 구조는 상기 X계 동작의 고속화에 유리하다.

도 3에는 상기 어드레스 버퍼의 일실시예의 회로도가 나타나 있다. 이 실시예에서는 스루(through) 래치회로가 이용된다. 요컨대, 어드레스 신호 Ai는 클록드 인버터 회로(CN1)의 입력단자로 공급된다. 이 클록드 인버터 회로(CN1)의 출력신호는 인버터 회로(N2)의 입력단자로 공급된다. 이 인버터 회로(N2)의 출력신호는 비반전의 내부신호 IAi로서 출력된다. 상기 인버터 회로(N2)의 출력신호는 인버터 회로(N3)의 입력단자로 공급된다. 이 인버터 회로(N3)의 출력신호는 반전의 내부신호 /IAi로서 출력된다. 상기 인버터 회로(N2)의 출력신호는 클록드 인버터 회로(CN2)의 입력으로도 공급된다. 이 클록드 인버터 회로(CN2)의 출력단자는 상기 클록드 인버터 회로(CN1)의 출력단자 및 상기 인버터 회로(N2)의 입력단자에 접속된다.

상기 2개의 클록드 인버터 회로(CN1, CN2)를 상보적으로 활성화하고, 스루 동작과 래치 동작을 행하도록 하기 위해, 동작 제어신호 EN과 인버터 회로(N1)에서 형성된 반전신호가 상기 클록드 인버터 회로(CN1, CN2)에 상보적으로 공급된다. 요컨대, 동작 제어신호 EN이 로레벨인 경우에 클록드 인버터 회로(CN1)가 활성화되어 어드레스 신호 Ai의 캡쳐를 행한다. 이때, 클록드 인버터 회로(CN2)는 비활성상태로 되어 출력 하이 임피던스로 된다. 동작 제어신호 EN이 하이레벨로 변화하면, 그 변화 타이밍에서 클록드 인버터 회로(CN2)가 활성화 되어, 그 직전에 입력된 어드레스 신호 Ai가 래치된다. 요컨대, 클록드 인버터 회로(CN2)가 상기 동작 제어신호 EN의 하이레벨에 의해 활성화되어 상기 캡쳐된 어드레스 신호를 인버터 회로(N2)와 함께 유지시키는 것이다.

상기 동작 제어신호는 상기 뱅크 기동신호에 대응해서 발생되어 상기 입력신호의 래치동작을 행하며, 그 이후의 입력 어드레스 신호의 변화에 대응해서 내부 어드레스 신호 AIi 및 /AIi가 변화하지 않도록 한다. 이와 같은 내부 어드레스 신호의 변화를 정지시킴으로써, 거기에서의 쓸데없는 전류소비를 억제하도록 할 수 있다. 이와 같은 전류소비가 문제되지 않는다면, 상기 어드레스 버퍼는 단순한 인버터 회로로 치환할 수 있다.

도 4에는 상기 프리디코더의 일실시예의 회로도가 나타나 있다. 이 실시예의 프리디코더는 하위의 어드레스 신호 IAi∼IAk를 해독하는 것으로서, 정규계 회로를 선택하는 경우 및 용장계 회로를 선택하는 경우에도 활성화되는 것이고, 인버터 회로(N5∼N7)와 그 출력신호를 받는 난드(NAND) 게이트 회로(G1)에 의해 디코드 동작을 행한다. 상기와 같이 어드레스 버퍼가 상시 활성화되어 있기 때문에, 출력부에 스루 래치회로가 설치된다. 요컨대, 클록드 인버터 회로(CN3, CN4)와 인버터 회로(N8) 및 프리디코더 기동신호 PDE와 그 반전신호를 형성하는 인버터 회로(N4)에 의해 상기와 같은 스루 래치회로가 구성된다.

상기와 같이 어드레스 버퍼를 대기시에도 활성화 해 놓고, 이와 같은 무효한 어드레스 신호에 대응해서 워드선 등의 선택동작이 행해져 버리지 않도록 하기 위해, 상기 스루 래치회로의 출력부에는 게이트 회로(G2)가 설치된다. 이 게이트 회로(G2)는 노아(NOR) 게이트 회로로 구성되어 있고, 그 제어신호로서 상기 인버터 회로(N4)의 출력신호가 공급된다. 이것에 의해, 프리디코더 기동신호 PDE의 로레벨에 의해 상기 스루 래치회로가 스루 동작을 하고 있는 동안, 상기 게이트 회로(G2)의 출력신호가 로레벨로 고정되어 어드레스 선택동작이 정지시켜 지는 것이다. 즉, 상기 프리디코더 기동신호 PDE가 로레벨에서 하이레벨로 변화한 타이밍에서 유효한 어드레스 신호에 대응한 프리디코드 신호가 래치됨과 동시에, 상기 게이트 회로(G2)가 게이트를 열어서 프리디코드 신호 PA1을 출력시키는 것이다. 상기 프리디코드 신호 PA1은 인버터 회로(N9)와 인버터 회로(N10)로 구성되는 드라이버를 통해서 출력된다.

도 5에는 상기 프리디코더의 일실시예의 회로도가 나타나 있다. 이 실시예의 프리디코더는 중간 위치의 어드레스 신호 IAm과 IAn을 해독하는 것으로서, 정규계 회로를 선택하는 경우에만 활성화 된다. 요컨대, 입력신호로서 어드레스 신호 IAm과 IAn 이외에, 용장 어드레스 비교회로에서 정규회로의 선택을 지시하는 판정신호 NWE가 입력되고 있다. 이것을 제외하고, 이 프리디코더는 도 4에 나타낸 프리디코더와 실질적으로 동일하다. 즉, 상기와 같이 인버터 회로(N5∼N7)와 그 출력신호를 받는 난드 게이트 회로(G1)에 의해 디코드 동작을 행하고, 그 출력측에 스루 래치회로와 게이트 회로가 종렬(縱列) 형태로 접속된다.

도 6에는 상기 용장 워드선 드라이버의 일실시예의 회로도가 나타나 있다. 상기 용장 어드레스 비교회로로부터의 판정신호 NWE는 클록드 인버터 회로(CN5), 인버터 회로(N12) 및 클록드 인버터 회로(CN6) 및 프리디코더 기동신호 PDE를 받는 인버터 회로(N11)로 구성되는 스루 래치회로로 입력되어 상기 기동신호 PDE가 발생된 시점의 상기 판정신호 NWE가 받아 들여진다. 이 스루 래치회로의 출력신호는 상기와 같은 게이드 회로(G12)와 구동회로와 드라이버를 구성하는 인버터 회로(N13, N14)를 통해서 출력된다. 대기시에도 불량 어드레스의 비교 결과가 출력되는 것을 방지하기 위해, 상기와 같이 프리디코더 기동신호 PDE의 로레벨에 의해 상기 스루 래치회로가 스루 동작을 하고 있는 동안, 게이트 회로(G12)의 출력신호를 로레벨로 고정해서 용장 워드선의 선택동작을 정지시키고 있다.

도 7에는 상기 매트 셀렉터의 일실시예의 회로도가 나타나 있다. 인버터 회로(N17∼N19)와 게이트 회로(G3)는 3비트의 어드레스 신호를 해독해서 8개의 메모리 매트중 하나의 메모리 매트를 선택한다. 이 게이트 회로(G3)에 의해 형성된 매트 선택신호와, 상기 용장 어드레스 비교회로에 할당된 용장 워드선에 대응한 매트 선택신호 CM0이 MOSFET(Q1∼Q4)로 구성되는 멀티플렉서를 통해서 매트 선택신호로서 출력된다.

이 매트 셀렉터에 있어서도 상기와 같이 어드레스 버퍼를 대기시에도 활성화 해 놓고, 이와 같은 무효한 어드레스 신호에 대응해서 매트 선택신호가 형성되지 않도록 하기 위해, 상기와 같이 클록드 인버터 회로(CN7, CN8) 및 인버터 회로(N20)와, 프리디코더 기동신호 PDE를 받는 인버터 회로(N15)로 구성되는 스루 래치회로와, 게이트 회로(G4), 구동회로 및 드라이버로서의 인버터 회로(N21, N22)가 설치된다.

상기 게이트 회로(G4)는 노아 게이트 회로로 구성되어 있고, 그 제어신호로서 상기 프리디코더 기동신호 PDE를 받는 인버터 회로(N4)의 출력신호가 공급된다. 이것에 의해, 프리디코더 기동신호 PDE의 로레벨에 의해 상기 스루 래치회로가 스루 동작을 하고 있는 동안, 상기 게이트 회로(G2)의 출력신호가 로레벨로 고정되어 매트 선택신호의 출력신호가 정지시켜 진다.

상기 M0SFET(Q1∼Q4)로 구성되는 멀티플렉서에는 상기 판정신호 NWE가 공급된다. 요컨대, 신호 NWE가 로레벨인 경우 P 채널형 MOSFET(Q1)가 온 상태로 되고, 그 반전신호의 하이레벨에 의해 N 채널형 MOSFET(Q2)가 오프 상태로 되기 때문에, 게이트 회로(G3)에서 형성된 매트 선택신호가 유효로 되어 출력된다. 이것에 비해서, 신호 NWE가 하이레벨인 경우에는 N 채널형 MOSFET(Q4)가 온 상태로 되고, 그 반전신호의 하이레벨에 의해 P 채널형 MOSFET(Q3)가 온 상태로 되기 때문에, 상기 용장 어드레스 비교회로의 출력신호 CM0이 출력된다. 상기 멀티플렉서를 설치함으로써, 다른 메모리 매트에서의 불량 워드선이 이 회로에 의해 선택되는 메모리 매트에 설치되는 용장 워드선으로 치환하도록 할 수 있다. 이것에 의해, 메모리 매트를 건너 뛰고, 불량 어드레스의 구제 대상이 결정되도록 되어 구제 효율을 높일 수 있다.

도 8에는 상기 불량 어드레스 기억 및 비교회로의 일실시예의 회로도가 나타나 있다. 상기와 같이 어드레스 버퍼에서는 비반전 어드레스 신호 IAi와 반전 어드레스 신호 /IAi를 형성하는 것이지만, 불량 어드레스 비교회로에는 그 한쪽의 내부 어드레스 신호 IAi가 공급된다. 이것에 의해, 어드레스 버퍼(206)와 불량 어드레스 비교회로와의 배선수를 저감할 수 있다.

이 실시예에서는 상기와 같이 어드레스 버퍼(206)에서 형성된 내부 어드레스 신호중 10비트로 되는 비반전 어드레스 신호 IA0∼IA9가 전송되어 인버터 회로(N23) 등에 의해 반전 어드레스 신호가 형성된다. 상기 어드레스 버퍼(206)에서 전송된 비반전 어드레스 신호 IA0과, 인버터 회로(N23)에서 형성된 반전 어드레스 신호 /IA0과는 난드 게이트 회로(G5, G6)의 한쪽 입력단자로 공급된다. 이들 난드 게이트 회로(G5, G6)의 다른쪽의 입력단자에는 퓨즈 인에이블 신호 FE가 공급된다. 다른 내부 어드레스 신호 IA0∼IA9에 있어서도 상기와 같은 인버터 회로 및 난드 게이트 회로가 설치된다.

상기 난드 게이트 회로(G5, G6)의 출력단자의 전송경로에는 퓨즈(F1, F2)가 설치된다. 이들 퓨즈(F1, F2)의 타단은 공통 접속되어 오아(OR) 게이트 회로(G7)의 한쪽의 입력으로 공급된다. 이 오아 게이트 회로(G7)의 다른쪽의 입력에는 어드레스 신호 IA1에 대응한 난드 게이트 회로에서의 출력신호가 전송된다. 이하, 마찬가지로 인접 비트의 어드레스 신호가 2비트씩 쌍(pair)으로 되어 상기와 같은 노아 게이트 회로로 입력된다. 상기 어드레스 신호 IA0∼IA9와 같이 10비트로 되는 경우에는 2비트씩 합계 5개의 노아 게이트 회로가 설치된다. 이들 노아 게이트 회로와, 그 출력신호를 받는 난드 게이트 회로(G8)는 비교회로를 구성하는 것이다.

상기 퓨즈(F1, F2)는 불량 어드레스에 대응해서 한쪽이 절단된다. 이들 퓨즈(F1, F2)는, 특별히 제한되지 않지만, 최상층의 알루미늄층으로 형성되어 있고, 레이저 광선의 조사에 의해 한쪽이 절단된다. 상기와 같이 비교회로로서 노아 게이트 회로와 난드 게이트 회로를 조합해서 구성한 경우, 불량 어드레스와 입력된 어드레스가 일치한 경우에는 퓨즈를 통해서 로레벨이 노아 게이트 회로로 전송되도록 하는 것이다. 예컨대, 퓨즈(F2)를 절단시킨 경우에는, 내부 어드레스 신호 IA0이 하이레벨인 경우 난드 게이트 회로(G5)의 로레벨이 일치 신호로서 출력된다. 내부 어드레스 신호 IA0이 로레벨인 경우에는 난드 게이트 회로(G5)의 출력신호가 하이레벨로 되어 노아 게이트 회로(G7)의 출력을 로레벨로 한다.

퓨즈(F1, F2) 등에 불량 어드레스를 기억시키지 않는 경우, 바꾸어 말하면, 상기 10쌍의 퓨즈의 양쪽 모두가 절단되어 있지 않은 경우에는 상기 퓨즈 인에이블 신호 FE가 형성되지 않는다. 요컨대, 이 신호 FE는 로레벨로 된다. 그러므로, 내부 어드레스 신호 IA0∼IA9에 무관계 하게 한쌍으로 된 난드 게이트 회로(G5, G6) 등의 출력신호가 모두 하이레벨로 되고, 그 출력단자 사이에 전류가 흐르지 않아 불일치 신호를 출력한다.

내부 어드레스 신호 IA0∼IA9의 각 비트에 있어서, 로레벨의 일치 신호가 출력되면, 노아 게이트 회로(G7) 등의 입력이 모두 로레벨로 되어, 그 출력신호가 하이레벨로 된다. 그 결과, 난드 게이트 회로(G8)에 의해 로레벨의 일치 신호 CM0이 형성된다. 이 실시예에서는 이와 같은 용장 어드레스 비교회로가 4 셋트 설치되어 있다. 상기 4개의 비교출력 CMO0∼CMO3은 2비트씩 난드 게이트 회로(G9, G10)로 입력되고, 이들 출력신호가 노아 게이트 회로(G11)로 입력되어 출력용 인버터 회로(N24)를 통해서 출력된다. 이것에 의해, 4개의 용장 어드레스 비교회로에 있어서, 전체의 출력신호 CMO0∼CMO3이 하이레벨의 불일치 출력인 경우에만 로레벨로 되는 정규계 워드선 기동신호 NWE를 형성한다.

상기 4개의 불량 어드레스 기억 및 비교회로에 있어서, 출력신호 CMO0∼CMO3중 어느 하나에 있어서(예컨대, CMO0) 로레벨의 일치 신호가 출력된 경우에는 상기 정규계 워드선 기동신호 NWE가 하이레벨로 되어 정규계 회로의 선택동작이 정지시겨 지고, 그 대신에 도 6에서 나타낸 용장 워드선 드라이버에 의해 용장 워드선 선택신호 RWE가 형성됨과 동시에, 상기 일치 신호 CMO0에 대응해서 도 7에서 나타낸 매트 셀렉터에 의해 용장 워드선이 형성된 매트 선택신호 MS가 발생된다.

도 9에는 상기 불량 어드레스 기억 및 비교회로의 다른 일실시예의 회로도가 나타나 있다. 이 실시예에서는 회로의 간소화를 위해 도 8의 난드 게이트 회로(G5, G6)가 인버터 회로로 치환된다. 즉, P 채널형 MOSFET(Q5)와 N채널형 MOSFET(Q6)에 의해 상기 난드 게이트 회로(G5)에 대응한 인버터 회로를 구성하고, 게이트 기능을 부가하기 위해 N 채널형 MOSFET(Q6)의 소스에 반전의 퓨즈 인에이블 신호 /FE가 공급된다. 상기 난드 게이트 회로(G6)에 대응한 P 채널형 MOSFET(Q7)와 N 채널형 MOSFET(Q8)으로 구성되는 인버터 회로에 있어서도, 마찬가지로 N 채널형 MOSFET의 소스에는 상기 신호 /FE가 공급된다. 그리고, 퓨즈(F1, F2)의 공통 접속된 출력측에는 풀업용 P 채널형 MOSFET(Q9)가 설치되고, 그 게이트에는 상기 퓨즈 인에이블 신호 /FE를 받는 인버터 회로(N25)의 출력신호가 공급된다.

퓨즈 인에이블 신호 /FE가 하이레벨인 경우에는 비반전과 반전의 내부 어드레스 신호를 퓨즈(F1, F2) 등에 전송하는 인버터 회로의 접지측 전위를 상기 신호 /FE에 의해 전원전압에 대응한 하이레벨로 하는 것에 의해, 상기 난드 게이트 회로와 같은 게이트 기능을 부가하는 것이다. 퓨즈 인에이블 신호 /FE가 로레벨인 경우는 비반전과 반전의 내부 어드레스 신호를 퓨즈(F1, F2) 등으로 전송하는 인버터 회로의 접지측 전위를 주어서 통상동작을 행하도록 하는 것이다.

상기 인버터 회로(N25)와, 풀업 MOSFET(Q9)도 삭제하는 것이 가능하다. 상기 퓨즈 인에이블 신호 /FE가 하이레벨인 경우는 내부 어드레스 신호 IA0이 하이레벨이라면 인버터 회로(N26)의 출력신호가 로레벨로 되어 P 채널형 MOSFET(Q7)를 온 상태로 해서 전원전압에 대응한 하이레벨을 퓨즈(F2)를 통해서 노아 게이트 회로(G7)의 한쪽 입력으로 전송한다. 상기 퓨즈 인에이블 신호 /FE가 하이레벨인 경우에는 내부 어드레스 신호 IA0가 로레벨이라면 P 채널형 MOSFET(Q5)를 온 상태로 하여 전원전압에 대응한 하이레벨을 퓨즈(F1)를 통해서 노아 게이트 회로(G7)의 한쪽의 입력으로 전송한다. 불량 어드레스의 기억 및 비교 동작은 상기 도 8의 회로와 같기 때문에, 그 설명을 생략한다.

도 10에는 본 발명에 관한 다이나믹 RAM의 용장방식을 설명하기 위한 설명도가 나타나 있다. 동도에는 본 발명에 관한 스태틱 용장방식의 설명을 위해 종래의 다이나믹 용장방식도 아울러 나타내고 있다. 이 설명도에서는 X계 드라이버의 각 회로블록이 신호의 입력에서 출력까지 필요한 시간을 신호의 전송경로를 따라서 막대 그래프 형태로 열거한 것이고, 각 회로블록은 RAS 타이밍 발생계와 X 어드레스계로 나누어 나타내고 있다.

상기 스태틱 용장방식 및 종래의 다이나믹 용장방식의 RAS 타이밍 발생계에 있어서, 상기 시간 tAS는 어드레스 신호의 셋업시간이고, 클록신호 CLK가 하이레벨로 변화하는 것에 선행해서 어드레스 신호가 입력된다. 외부 클록신호 CLK의 하이레벨의 변화에 대응해서 내부 클록신호가 로레벨로 변화할 때까지 시간 tCK가 소비된다. 내부 클록신호의 로레벨로의 변화에 대응해서 명령 디코드가 실시되어 시간 tCD가 소비된다. 이 명령 디코드의 후에 매트 선택 기동을 위한 시간 tDL이 설정된다.

X 어드레스계에서는 시간 tAX는 X 어드레스 신호의 받아 들임 시간이고, 그 중 tSH는 셋업·홀드 조정의 지연시간이다. 상기 명령 디코드에 의해 뱅크 활성화 신호가 발생되고, 스루 상태의 X 어드레스 신호의 할당이 개시되어 시간 tXD가 소비된다. 이 X 어드레스 신호의 할당에 의해 불량 어드레스 기억 및 비교회로에서는 용장판정 tRC가 행해지고, 그것과 병행해서 프리디코더에 있어서 프리디코드 동작 tPD가 실시된다. 상기 용장판정 결과에 대응해서 정규/용장의 전환 tSW가 행해지며, 상기 RAS 타이밍계에서의 매트 선택 기동신호에 의해 매트 선택 동작이 실시된다.

이것에 비해서, 다이나믹 용장방식에서는 X 어드레스의 받아 들임 시간 tAX의 후에 X계의 기동을 위한 시간 tXS가 마련된다. 요컨대, 상기와 같은 명령 디코드의 결과 X계 선택동작이 판정되고 나서 X계 기동시간 tXS에 있어서 용장회로에서는 용장판정 노드의 프리차지가 실시되고, 그 후에 용장 기동을 위해 시간 tRXS가 소비된다. 이 시간 tRXS에서는 상기 용장판정 노드가 플로팅 상태로 된다. 이후에, X 어드레스 할당에 시간 tXD가 소비되어 용장판정 TRC와 프리디코드 동작 tPD가 병행해서 실시된다.

상기의 다이나믹 용장방식에서는 반드시 용장 기동신호가 필요하게 되고, 이 신호는 X계의 선택동작을 지시하는 뱅크 활성화 신호를 받아 발생되기 때문에, X 어드레스계 동작에 있어서, 어드레스 신호는 용장 비교회로의 입구에서 용장 발생신호를 대기하지 않으면 안되므로, 대기시간 tWT가 발생해 버린다. 이것에 비해서, 본원 발명에 관한 스태틱 용장방식에서는, 상기 대기시간 tWT가 필요 없고, RAS 타이밍계와 X 어드레스계가 외부 클록신호 CLK가 변화하고 나서 매트 선택에 도달할 때까지 서로 독립해서 동작할 수 있기 때문에 고속화가 가능하게 된다.

도 11에는 본 발명에 관한 스태틱 용장방식에 의한 X계 선택동작의 일예를 설명하기 위한 타이밍도가 나타나 있다. 외부 클록신호 EXCLK가 하이레벨로 변화하고, 그것에 대응해서 내부 클록신호 CLK가 로레벨로 변화하여 커맨드 COM의 판정이 행해지고, 모드신호 MODE가 발생된다. 상기 모드신호 MODE는 이 실시예에서는 뱅크 활성화 신호에 상당하는 것이다. 이 모드신호 MODE를 지연시켜 프리디코더 기동신호 PDE가 발생된다.

X 어드레스계에서는 외부 어드레스 신호 EXADD에 대응해서 어드레스 버퍼의 입력신호 ADD가 형성되고, 그것에 대응해서 내부 어드레스 신호 IA0∼11이 형성되며, 용장 판정신호 CM0이 입력된 내부 어드레스 신호 IA0∼11이 기억된 불량 어드레스와 불일치하면 하이레벨 그대로, 일치하면 로레벨로 된다. 이 하이레벨/로레벨에 대응해서 정규계 워드선 기동신호 NWE가 발생된다. 이 타이밍에 적합하도록 프리디코더 기동신호 PDE가 발생되고, 정규/용장의 전환이 행해져 매트 선택신호 MS가 형성된다. 동도에서는 생략되어 있지만, 상기 매트 선택신호는 쉐어드(shared) 스위치 MOSFET, 비트선 프리차지의 제어신호를 형성하고, 그것을 기다려 최종적으로 워드선의 선택동작을 기동시킨다.

도 12에는 본 발명에 관한 용장방식의 다른 일실시예를 설명하기 위한 주요부 블록도가 나타나 있다. 동도에 있어서는 저소비 전력을 도모한 연구가 이루어져 있다. 동도에 있어서는 상기 도 2의 실시예와 같이 로 어드레스 버퍼(206)와 로 디코더(201) 및 제어회로(212)의 일부가 예시적으로 나타나고, 로 디코더는 하나의 뱅크에 대응한 회로만이 나타나 있다.

상기 각 회로블록중 굵은 선으로 나타낸 회로블록은 상기 도 2의 실시예와 같이 SDRAM이 대기시(스탠바이 상태)에도 활성화 되어 있는 회로를 나타내는 것이다. 이 실시예에 있어서, 상기 도 2의 실시예와 다른 점은 어드레스 버퍼(206)가 2개의 어드레스 버퍼(206-1, 206-2)로 나누어짐과 동시에, 상기 대기시에도 활성화 되어 있는 회로가 용장용의 어드레스 버퍼(206-1)와 용장 어드레스 비교회로(201-4)로 한정된다. 이것에 의해, 대기시에도 활성화 되어 있는 회로가 적게 되고, 대기시 어드레스 신호의 변화에 따라서 내부 노드의 차지 업/디스 차지에 소비되는 전류를 삭감하는 것이 가능하게 된다.

정규회로용 어드레스 버퍼(206-2)는 RAS 클록 발생회로(212-1)에서 발생된 어드레스 인에이블 신호 AE에 의해, 프리디코더(201-1)와 매트 셀렉터(201-2)로 공급되는 내부 어드레스 신호 IA0∼11을 형성한다. 상기 용장용 어드레스 버퍼(206-1)의 구체적 구성은 상기 도 3과 동일하기 때문에 그 설명을 생략한다. 단, 상기 도 8과 도 9의 실시예와 같이 비반전의 어드레스 신호 IAi만을 용자 어드레스 비교회로로 공급하는 방식에서는 도 3의 실시예의 회로에 있어서 반전의 어드레스 신호 /IAi를 형성하는 인버터 회로(N3)는 불필요하게 된다.

도 13의 (a), (b), (c), (d)에는 상기 도 12의 각 회로블록의 일실시예의 회로도가 나타나 있다. 도13의 (a)에는 정규계 어드레스 버퍼(206-2)의 회로도가 나타나 있다. 정규계 어드레스 버퍼에서는 상기와 같이 어드레스 인에이블 신호 AE에 의해 어드레스 신호 Ai의 래치동작과 함께 게이트 회로(G1', G2')를 열어서 어드레스 신호 IAi와 /IAi를 형성한다.

상기와 같이 어드레스 버퍼를 2쌍 설치하는 것에 의해, 어드레스 버퍼에서의 회로 소자수는 증가하지만, 반면에 프리디코더 회로에서의 소자수를 대폭 삭감할 수 있게 된다. 요컨대, 도 13의 (b), (c) 및 (d)에 나타낸 정규계/용장계 프리디코더, 정규계 프리디코더 및 용장 워드선 드라이버에서는 상기와 같이 확정된 내부 어드레스 신호가 공급되고 나서 상기 도 4 내지 도 6과 같이 상기 스루 래치와 출력 게이트를 생략할 수 있다. 도 13의 (b)에서는 어드레스의 하위의 비트를 디코드하는 것으로서, 정규계가 선택되는 경우에도 용장계가 선택되는 경우에도 활성화 된다. 이 프리디코더에서는 용장판정을 대기할 필요가 없기 때문에 내부 어드레스 신호 IAi, IAj와 IAk가 입력되면 프리디코드 활성화 신호를 대기하지 않고 프리디코드 신호 PA1을 출력한다.

도 13의 (c)의 프리디코더는 중간 위치 비트를 디코드하는 것으로서, 정규계가 선택되는 경우에만 활성화 된다. 요컨대, 정규계 워드선 기동신호 NWE가 로레벨로 된 경우에만 활성화 되는 것이다. 이들 각 회로는, 예컨대 도 13의 (b)와 같이 3 입력의 프리디코더에서는 전부 8 종류의 프리디코드 신호 PA1을 형성하기 위해 8개의 회로가 설치된다. 도 13의 (c)와 같이 실질적으로 2 입력의 프리디코더에서는 4 종류의 프리디코드 신호 PA2를 형성하기 위해 4개의 회로가 설치된다. 따라서, 각각의 프리디코더에 있어서 스루 래치회로와 출력 게이트 회로를 생략할 수 있기 때문에, 상기와 같이 정규회로용 어드레스 버퍼를 설치하도록 하여도 실질적인 회로규모의 증대로 되는 것은 아니다.

도 14에는 매트 셀렉터의 일실시예의 회로도가 나타나 있다. 이 매트 셀렉터에 있어서도, 도 13의 (a), (b), (c), (d)에 나타낸 프리디코더와 같이 확정된 내부 어드레스 신호가 공급되고 나서 상기 도 7의 실시예와 같은 스루 래치와 출력 게이트 회로를 생략할 수 있는 것이다.

도 15에는 상기 도 12에 나타낸 용장방식의 동작을 설명하기 위한 설명도가 나타나 있다. 이 설명도에서는 상기 도 10과 같이 X계 드라이버의 각 회로블록이 신호의 입력에서 출력까지 필요한 시간을 신호의 전달경로를 따라서 막대 그래프 형태로 열거한 것이고, 각 회로블록은 RAS 타이밍 발생계와 X 어드레스계로 나누어 나타내고 있다. 기본적으로는 상기 도 10과 유사하다. 단, 상기와 같이 정규계 프리디코드의 활성 타이밍이 RAS 타이밍 발생계로부터 X계 기동신호를 받고, 어드레스 버퍼 2(206-2)에 의한 X 어드레스 할당이 있고 나서 프리디코드 동작이 늦게 개시된다. 그러나, 매트 선택의 스피드는 용장판정의 신호경로에서 결정되기 때문에, 이 프리디코더의 활성화가 늦어지는 것 자체가 워드선의 선택동작을 지연하는 것은 아니다. 요컨대, 매트 선택의 타이밍에서 비교하면 도 10의 경우와 같이 고속화 할 수 있는 것이다.

도 16에는 상기 도 12에 나타낸 용장방식의 동작을 설명하기 위한 타이밍도가 나타나 있다. 기본적으로는 상기 도 11의 타이밍도와 유사하지만, 상기와 같이 2개의 어드레스 버퍼가 설치되고, 정규계의 내부 어드레스 신호 IA0∼11(N)이 뱅크 활성화 신호에 대응한 모드신호 MODE에 의해 어드레스 인에이블 신호 AE가 발생되며, 이러한 어드레스 인에이블 신호 AE에 의해 형성되는 것이기 때문에, 그 만큼 상기 도 12와 같이 빠른 타이밍에서 발생되는 용장용의 내부 어드레스 신호 IA0∼11(R)에 비해서 늦어져 버린다. 그러나, 상기 설명한 바와 같이 매트 선택의 스피드는 용장판정의 신호경로에서의 지연으로 결정되기 때문에, 이 정규계의 내부 어드레스 신호 IA0∼11(N)이 늦게 발생되어 프리디코더 출력이 늦어져 버리는 것 자체가 워드선의 선택동작을 지연하는 것은 아니다.

도 17에는 본 발명에 관한 다이나믹 RAM의 일실시예의 개략 레이아웃도가 나타나 있다. 메모리 칩은 전체 4개로 나누어진 메모리 메모리 어레이를 가진다. 메모리 칩의 길이 방향의 중앙부에는 주변회로 1과 주변회로 2가 배치된다. 이 주변회로 1의 일부를 확대해서 나타낸 바와 같이, 외부단자에 대응한 패드(PAD)는 입력버퍼(BA)의 입력단자에 접속된다. 이 입력버퍼는 동도에서는 생략되어 있지만, 버퍼회로로서의 기능 이외에 리프레시 싸이클에 있어서 도 1의 리프레시 회로에서 형성된 내부 리프레시 어드레스와 외부 어드레스와의 전환동작도 행하게 된다.

상기 입력버퍼(BA)의 출력신호 AX는 어드레스 버퍼(206-1, 206-2)의 입력단자로 공급된다. 이 2개의 어드레스 버퍼(206-1, 206-2)는 일단측이 인접하도록 일직선상에 나란히 배치된다. 그리고, 용장전용으로 설치된 어드레스 버퍼(206-1)의 타단측에는 용장 어드레스 비교회로(201-4)가 배치되고, 상기 어드레스 버퍼(206-2)의 타단측에는 프리디코더(201-1), 매트 셀렉터(201-2)가 배치된다.

이 실시예와 같이 용장전용의 어드레스 버퍼(206-1)를 설치한 경우, 그 출력단자와 용장 어드레스 비교회로를 접속하는 배선 채널을 여분으로 필요하게 된다. 그러나, 상기와 같이 2개의 어드레스 버퍼(206-1, 206-2)를 일직선상에 인접해서 배치하고, 각각의 타단측에 그들 출력신호를 받는 회로를 설치한 경우, 2개의 회로의 출력신호를 전달시키는 배선채널이 거의 일직선으로 배열되기 때문에 배선채널 폭을 증가시키는 것은 아니다. 이것에 의해, 상기 2개의 어드레스 버퍼(206-1, 206-2)를 설치하는 것에 의한 칩 면적의 증가를 방지할 수 있다.

도 18에는 본 발명에 관한 SDRAM에 사용되는 동기클록 발생회로의 일실시예의 회로도가 나타나 있다. 이 실시예의 회로에 있어서, SDRAM에 캡쳐된 내부 클록 CLKout의 상승과 외부클록 CLKin의 상승을 동기화시키기 위해, 외부클록 CLKin은 지연시간이 각각 d1, d2 및 d1인 3개의 지연회로를 통해서 포워드 딜레이 어레이 회로(이하, FDA라 한다)로 입력된다. 이 FDA속을 전파하고 있는 n 싸이클째의 클록의 상승에지는 공통(이하, COMMON이라 한다)으로 전파되는 n+1 싸이클째의 클록의 상승에 의해 상기 FDA중에서의 전파가 정지되고, 동시에 전파가 정지된 위치와 정확히 대칭의 위치에 있는 백워드 딜레이 어레이(이하, BDA라 한다)중의 노드로 상승에지가 전송된다.

상기 상승에지는 FDA중의 전파시간 tDA와 정확히 같은 시간이 걸려 BDA중을 전파하고, 지연시간 d2의 지연회로(내부 클록 드라이버에 상당한다)를 통해서 내부클록 CLKout로서 출력된다. 상기 FDA중의 n 싸이클째의 상승에지가 n+1 싸이클째의 COMMON의 상승에지에 의해 전파가 정지되므로, 다음의 수학식 1과 같은 관계가 성립한다. 여기서, tCK는 클록 CLKin의 싸이클 시간(1 주기)이다.

[수학식 1]

d2 + d1 + tDA = tCK

상기 외부클록 CLKin에서 내부클록 CLKout까지의 상승에지의 전파시간은, 상기와 같은 전파경로를 따라서 계산하면 수학식 2의 관계가 성립한다. 요컨대, 외부클록 CLKin에서 내부클록 CLKout까지가 정확히 2tCK와 같게 되고, 상기 외부클록 CLKin과 내부클록 CLKout가 동기하게 된다.

[수학식 2]

d1 + d2 + d1 + tDA + tDA + d2 = 2(d2 + d1 + tDA)

= 2tCK

도 19에는 상기 동기클록 발생회로를 사용한 경우의 용장방식의 동작을 설명하기 위한 설명도가 나타나 있다. 이 설명도에서는 상기 클록 동기화 회로를 사용함으로써, 내부클록 발생을 위한 지연시간 tCK가 불필요하게 되고, 클록 CLK의 상승과 동시에 RAS 타이밍 발생계에서는 명령 디코드 동작으로 이행하고, X 어드레스계중 용장계에서는 X 어드레스의 할당 tXD로 이행하게 된다. 이것에 의해, 상기 지연시간 tCD만큼 워드선의 선택동작을 빠르게 할 수 있다. 또한, 어드레스 입력패드와 동기클록 발생회로의 레이아웃상의 위치관계를 각 어드레스 신호에 대해서 셋업/홀드(스큐(skew)가 거의 제로)가 같아지게 되도록 배치함으로써, 어드레스 받아 들임의 절반을 점유하고, 내부클록 발생에 필요한 시간보다도 긴 셋업/홀드 조정용 지연회로에 의한 지연을 제거할 수 있다.

상기 실시예에서 얻어지는 작용 효과는 아래와 같다.

(1) 어드레스 단자에서 입력된 X 어드레스 신호를 캡쳐하여 내부 어드레스 신호를 형성하는 X 어드레스 버퍼를 동작상태로 해 놓고서, 기억된 X계 불량 어드레스와 비교해서 일치/불일치 신호를 검출하는 스태틱 회로로 포함하는 용장 어드레스 비교회로로 상기 내부 어드레스 신호를 공급하여 용장 어드레스 비교회로의 기동동작을 실질적으로 선행시키도록 하는 것에 의해, X계의 선택동작을 고속화할 수 있다.

(2) 상기 X 어드레스 버퍼로서 상기 제어회로에 의해 형성된 어드레스 캡쳐 타이밍 신호에 의해 래치동작을 행하는 스루 래치회로를 사용하도록 함으로써, 유효로 된 X 어드레스 신호를 캡쳐한 후에 변화하는 외부 어드레스 신호에 대응해서 내부 어드레스 신호가 변화하는 것에 의한 쓸데없는 전류소비를 저감시킬수 있다.

(3) 상기 용장 어드레스 비교회로가 복수의 비반전된 상보 어드레스 신호들 및 반전된 상보 어드레스 신호들이 그 일단들에 인가되고 그 타단들이 공통으로 접속되게 되는, 복수 쌍의 퓨즈들과, 상기 복수 쌍의 퓨즈의 공통 접속측의 레벨이 한 레벨에서 존재하는 것을 판정하는, 논리 게이트 회로를 이용하여 적은 수의 소자들로 구성될 수 있다.

(4) 외부단자에서 공급된 클록신호에 동기해서 입력된 제어신호의 조합에 따라 동작모드를 판정하여, 동작 타이밍 신호를 발생시키고, 상기 클록신호에 동기해서 기록신호와 판독신호를 입출력시키는 위한 타이밍 신호를 발생시키는 싱크로너스 DRAM의 경우에, 뱅크 활성화 신호에 의해 복수의 메모리 뱅크에 대응한 X계의 선택동작을 개시하지 않으면 안된다. 따라서, 본 발명에 관한 스태틱 용장방식에 의한 X계의 선택동작의 고속화의 의의(意義)가 크게 된다.

(5) 용장회로에 대응해서 어드레스 단자에서 입력된 X 어드레스 신호를 캡쳐하여 내부 어드레스 신호를 형성하는 제1의 X 어드레스 버퍼를 동작상태로 하고, 이러한 내부 어드레스 신호를 기억된 X계 불량 어드레스와 비교하여 일치/불일치 신호를 검출하는 스태틱 회로로 이루어지는 용장 어드레스 비교회로로 공급해서 용장 어드레스 비교회로의 기동동작을 실질적으로 선행시키도록 하여 동작의 고속화를 도모하면서, 정규회로에 대응해서 상기 어드레스 단자에서 입력된 X 어드레스 신호를 받아 들이는 제2의 X 어드레스 버퍼를 뱅크 활성화 신호에 대응한 내부 타이밍 신호로 동작상태로 하여 정규회로용 어드레스 신호를 캡쳐하도록 하는 것에 의해 쓸데없는 소비전력을 저감할 수 있다.

(6) 상기 제1의 X 어드레스 버퍼를 상기 제어회로에 의해 형성된 어드레스 캡쳐 타이밍 신호에 의해 래치동작을 행하는 스루 래치회로를 사용하도록 함으로써, 용장판정후의 상기 제1의 X 어드레스 버퍼의 출력측에서의 쓸데없는 전류소비를 저감할 수 있다.

(7) 상기 제1의 어드레스 버퍼와 상기 제2의 어드레스 버퍼의 일단측이 인접하도록 일직선으로 배열되고, 제1의 어드레스 버퍼의 타단측에는 상기 용장 어드레스 비교회로를 배치하며, 상기 제2의 어드레스 버퍼의 타단측에는 상기 프리디코드 회로를 배치함으로써, 상기 2개의 어드레스 버퍼의 출력과 그것에 대응한 회로의 입력을 접속하는 배선채널이 상기 인접점을 경계로 해서 좌우로 분리될 수 있기 때문에 실질적인 배선채널폭의 증가를 방지할 수 있다.

(8) 외부단자에서 입력된 클록을 입력단 회로로 지연시키고, 이러한 입력단 회로를 통해서 펄스 신호를 받아 그 출력신호를 차례대로 전파시키는 기본 지연단위를 구성하는 논리 게이트 회로로 이루어지는 포워드 딜레이 어레이를 설치하고, 상기 입력단 회로를 통과한 펄스와 각 논리 게이트 회로의 출력신호를 미러 제어회로로 입력하며, 그 출력을 상기 포워드 딜레이 어레이의 소정의 논리 게이트의 게이트 제어신호로서 전송하고, 상기 미러 제어회로에서 대응하는 출력신호가 공급되고, 이러한 미러 제어회로를 통과한 펄스 에지를 상기 포워드 딜레이 어레이와는 역방향으로 전파시키는 기본 지연단위를 구성하는 논리 게이트 회로로 이루어지는 백워드 딜레이 어레이로 공급하여 상기 외부단자에서 입력된 클록과 2 주기 지연되어 위상이 일치된 내부 클록신호를 형성함으로써, X계의 선택동작을 더 한층 고속화 할 수 있다.

이상 본 발명자에 의해 이루어진 발명을 실시예에 의거해서 구체적으로 설명하였지만, 본원발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지 변경 가능한 것은 말할 필요도 없다. 예컨대, 동기클록 발생회로로서, PLL(페이즈 로크드 루우프)회로 또는 DLL(딜레이 로크드 루우프)회로를 사용하여도 된다. 또한, 싱크로너스 DRAM 이외에 비동기형의 다이나믹 RAM에도 마찬가지로 적용할 수 있다. 이 비동기형의 다이나믹 RAM에서는 /RAS 신호의 로레벨의 변화 타이밍에서 X계의 어드레스 신호의 캡쳐가 행해지는 점이 상기 SDRAM과 다를 뿐이다. 이와 같은 비동기의 다이나믹 RAM에도 적용함으로써 어드레스 신호의 셋업시간을 이용하여 용장회로에서의 불량 어드레스의 판정을 마찬가지로 선행시켜 실시할 수 있으므로, X계 선택동작의 고속화를 기대할 수 있는 것이다. 본 발명에 관한 다이나믹 RAM에서의 메모리 어레이의 구체적 구성은 여러 가지 실시형태를 채용할 수 있는 것이다.

본원에 있어서 개시되는 발명중 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면, 아래와 같다. 즉, 어드레스 단자에서 입력된 X 어드레스 신호를 받아 들여 내부 어드레스 신호를 형성하는 X 어드레스 버퍼를 동작상태로 해 놓고서, 이러한 내부 어드레스 신호를 기억된 X계 불량 어드레스와 비교하여 일치/불일치 신호를 검출하는 스태틱 회로를 포함하는 용장 어드레스 비교회로로 공급해서 용장 어드레스 비교회로의 기동동작을 실질적으로 선행시키도록 하는 것에 의해, X계의 선택동작을 고속화 할 수 있다.

도 1은 본 발명이 적용된 SDRAM의 일실시예를 나타내는 개략 블록도,

도 2는 본 발명에 관한 용장방식의 일실시예를 설명하기 위한 주요부 블록도,

도 3은 도 2의 어드레스 버퍼의 일실시예를 나타내는 회로도,

도 4는 도 2의 프리디코더의 일실시예를 나타내는 회로도,

도 5는 도 2의 프리디코더의 일실시예를 나타내는 회로도,

도 6은 도 2의 용장워드 드라이버의 일실시예를 나타내는 회로도,

도 7은 도 2의 매트 셀렉터의 일실시예를 나타내는 회로도,

도 8은 도 2의 용장 어드레스 비교회로의 일실시예를 나타내는 회로도,

도 9는 도 2의 용장 어드레스 비교회로의 다른 일실시예를 나타내는 회로도,

도 10은 본 발명에 관한 다이나믹 램(RAM)의 일실시예의 용장방식을 설명하기 위한 설명도,

도 11은 본 발명에 관한 스태틱 용장방식에 의한 X계 선택동작의 일예를 설명하기 위한 타이밍도,

도 12는 본 발명에 관한 용장방식의 다른 일실시예를 설명하기 위한 주요부 블록도,

도 13의 (a), (b), (c), (d)는 도 12의 각 회로블록의 일실시예를 나타내는 회로도,

도 14는 도 12의 매트 셀렉터의 일실시예를 나타내는 회로도,

도 15는 도 12에 나타낸 용장방식의 동작을 설명하기 위한 설명도,

도 16은 도 12에 나타낸 용장방식의 동작을 설명하기 위한 타이밍도,

도 17은 본 발명에 관한 다이나믹 램의 일실시예를 나타내는 개략 레이아웃도,

도 18은 본 발명에 관한 SDRAM에 사용되는 동기클록 발생회로의 일실시예를 나타내는 회로도,

도 19는 도 18의 동기클록 발생회로를 사용한 경우의 용장방식의 동작을 설명하기 위한 설명도이다.

<도면의 주요 부분에 대한 부호의 설명>

200A, 200B 메모리 어레이, 201A, 201B 로 디코더,

202A, 202B 센스앰프 및 칼럼 드라이버,

203A, 203B 칼럼 디코더,

205 칼럼 어드레스 버퍼,

206 로 어드레스 버퍼,

207 칼럼 어드레스 카운터,

208 리프레시 카운터,

210 입력버퍼, 211 출력버퍼,

212 제어회로, 201-1 프리디코더,

201-2 매트 셀렉터, 201-3 정규계 드라이버,

201-5 용장계 드라이버, 206-1,2 X 어드레스 버퍼,

N1∼N25 인버터, G1∼G12 게이트 회로,

CN1∼CN8 클록드 인버터 회로, Q1∼Q9 MOSFET.

Claims (22)

1. X계 어드레스 신호와 Y계 어드레스 신호가 시계열(時系列)적으로 입력되게 되는 외부 어드레스 단자와,

   클록신호를 받는 외부 클록단자와,

   상기 클록신호에 동기해서 입력된 제어신호에 의해 내부동작에 필요한 타이밍 신호를 발생시키는 제어회로와,

   상기 외부 어드레스 단자에서 입력된 X 어드레스 신호를 캡쳐하여 내부 어드레스 신호를 발생시키는 X 어드레스 버퍼와,

   상기 X 어드레스 버퍼에 의해 형성된 내부 어드레스 신호와 X계 불량 어드레스를 비교하여 일치/불일치 신호를 출력하는 스태틱 회로(static circuit)를 포함하는 어드레스 비교회로와,

   상기 어드레스 비교회로로부터의 불일치 신호에 의해 정규회로의 워드선을 선택하는 워드 드라이버와,

   상기 어드레스 비교회로로부터의 일치 신호에 의해 용장회로의 워드선을 선택하는 용장 워드 드라이버를 포함하는, 다이나믹 램(RAM).
2. 제1 항에 있어서,

   상기 X 어드레스 버퍼는, 상기 제어회로에 의해 발생된 어드레스 캡쳐 타이밍 신호에 의해 래치동작을 행하는 스루 래치회로를 포함하는, 다이나믹 램.
3. 제1 항에 있어서,

   상기 어드레스 비교회로는, 복수의 반전된 상보 어드레스 신호들 및 비반전된 상보 어드레스 신호들이 그 일단들에 인가되고 그 타단들이 공통으로 접속되게 되는, 복수 쌍의 퓨즈들과, 상기 복수 쌍의 퓨즈의 공통 접속측의 레벨이 한 레벨에서 존재하고 상기 퓨즈들 중 한 쌍이 상기 불량 어드레스에 대응해서 선택적으로 절단되게 되는, 논리 게이트 회로를 포함하는, 다이나믹 램.
4. 제1 항 내지 제3 항 중 어느 한 항에 있어서,

   상기 제어회로는, 동작 타이밍 신호를 발생시키기 위해 상기 클록신호에 동기해서 입력된 제어신호의 조합에 따라 동작모드를 판정하고, 상기 클록신호에 동기해서 기록신호와 판독신호를 입출력시키기 위한 타이밍 신호를 발생시키는, 다이나믹 램.
5. X계 어드레스 신호와 Y계 어드레스 신호가 시계열적으로 입력되게 되는 외부 어드레스 단자와,

   클록신호를 받는 외부 클록단자와,

   제어신호를 받는 외부단자와,

   상기 클록신호에 동기해서 캡쳐된 상기 제어신호에 의해 상기 내부동작들에 필요한 타이밍 신호를 발생시키는 제어회로와,

   상기 외부 어드레스 단자에서 입력된 X 어드레스 신호를 캡쳐하여 제1의 내부 어드레스 신호를 발생시키는 제1의 X 어드레스 버퍼와,

   상기 외부 어드레스 단자에서 입력된 X 어드레스 신호를 받고 상기 제어회로에 의해 발생된 타이밍 신호에 의해 상기 X 어드레스 신호를 유지하여, 제2의 내부 어드레스 신호를 발생시키는 제2의 X 어드레스 버퍼와,

   상기 제1의 X 어드레스 버퍼에 의해 발생된 제1의 내부 어드레스 신호와 기억된 X계 불량 어드레스를 비교하여 일치/불일치 신호를 출력하는 스태틱 회로를 포함하는 비교회로와,

   상기 비교회로로부터의 불일치 신호에 따라 정규회로의 워드선을 선택하는 워드 드라이버와,

   상기 비교회로로부터의 일치 신호에 따라 용장회로의 워드선을 선택하는 용장 워드 드라이버를 포함하는, 다이나믹 램.
6. 제5 항에 있어서,

   상기 제1의 X 어드레스 버퍼는, 상기 제어회로에 의해 발생된 어드레스 캡쳐 타이밍 신호에 의해 래치동작을 행하는 스루 래치회로를 포함하는, 다이나믹 램.
7. 제5 항에 있어서,

   상기 비교회로는, 복수의 반전된 상보 어드레스 신호들 및 비반전된 상보 어드레스 신호들이 그 일단들에 인가되고 그 타단들이 공통으로 접속되게 되는, 복수 쌍의 퓨즈들과, 상기 복수 쌍의 퓨즈의 공통 접속측의 레벨이 한 레벨에서 존재하고 상기 퓨즈들 중 한 쌍이 상기 불량 어드레스에 대응해서 선택적으로 절단되게 되는, 논리 게이트 회로를 포함하는, 다이나믹 램.
8. 제5 항 내지 제7 항중 어느 한 항에 있어서,

   상기 제어회로는, 동작 타이밍 신호를 발생시키기 위해 상기 클록신호에 동기해서 입력된 제어신호의 조합에 따라 상기 동작모드를 판정하고, 상기 클록신호에 동기해서 기록신호와 판독신호를 입출력시키는 타이밍 신호를 발생시키는, 다이나믹 램.
9. 제8 항에 있어서,

   상기 제1의 X 어드레스 버퍼와 제2의 X 어드레스 버퍼는, 상기 버퍼들의 일단이 서로 인접하도록 직선으로 배열되고, 상기 비교회로는 상기 제1의 X 어드레스 버퍼의 타단측상에 설치되는, 다이나믹 램.
10. 제4 항에 있어서,

    상기 클록신호는 동기 클록 발생회로에 의해 발생되고,

    상기 동기 클록 발생회로는:

    외부단자에서 입력된 클록을 지연시키는 입력단 회로와,

    상기 입력단 회로를 통과하는 펄스 신호들을 받아 그 출력신호들을 연속적으로 전파시키는 기본 지연 유닛을 구성하는 NAND 게이트 회로들을 포함하는, 제1 지연 회로와,

    상기 입력단 회로를 통과한 펄스와 상기 각 NAND 게이트 회로의 출력신호를 받아 그 출력을 상기 제1 지연회로의 소정의 NAND 게이트의 게이트 제어신호로서 전송하는, 미러 제어회로와,

    상기 미러 제어회로로부터 출력신호가 공급되고 상기 미러 제어회로를 통과한 펄스 에지를 상기 제1 지연회로와 역방향으로 전파시키는 기본 지연 유닛을 구성하는 NAND 게이트 회로를 포함하는, 제2 지연회로를 포함하고,

    상기 제2 지연회로에서 출력된 클록신호의 위상이 상기 외부단자에서 입력된 클록의 위상과 2 주기 후에 일치되는, 다이나믹 램.
11. 제4 항에 있어서,

    상기 클록신호를 받고, 상기 클록신호와 위상이 일치하는 내부 클록신호를 발생시키는 동기클록 발생회로를 더 포함하고,

    상기 제어회로는 상기 내부 클록신호에 동기해서 동작하는, 다이나믹 램.
12. X계 어드레스 신호와 Y계 어드레스 신호가 시계열적으로 입력되게 되는 어드레스 단자와,

    외부단자에서 공급된 제어신호에 의해 내부동작에 필요한 타이밍 신호를 발생시키는 제어회로와,

    상기 어드레스 단자에서 입력된 X 어드레스 신호를 캡쳐하여 내부 어드레스 신호를 발생시키는 X 어드레스 버퍼와,

    상기 X 어드레스 버퍼에 의해 발생된 내부 어드레스 신호를 받아 상기 내부 어드레스 신호를 기억된 X계 불량 어드레스와 비교하여 일치/불일치 신호를 검출하는 스태틱 회로를 포함하는 용자 어드레스 비교회로와,

    상기 X 어드레스 버퍼에 의해 발생된 내부 어드레스 신호를 받아 프리디코드 신호를 발생하고, 상기 제어회로에 의해 발생된 동작 타이밍 신호에 의해 상기 프리디코드 신호를 유지시키는, 프리디코드 회로와,

    상기 프리디코드 신호들의 조합과 상기 어드레스 비교회로로부터 공급된 불일치 신호들의 조합에 의해 정규회로의 워드선을 선택하는 워드선 드라이버와,

    상기 어드레스 비교회로로부터 공급된 일치 신호에 의해 용장회로의 워드선을 선택하는 용장 워드선 드라이버를 포함하는, 다이나믹 램.
13. 제12 항에 있어서,

    상기 X 어드레스 버퍼는, 상기 제어회로에 의해 발생된 어드레스 캡쳐 타이밍 신호에 의해 래치동작을 행하는 스루 래치회로를 포함하는, 다이나믹 램.
14. 제12 항에 있어서,

    상기 용장 어드레스 비교회로는, 복수의 비반전된 상보 어드레스 신호들과 반전된 상보 어드레스 신호들이 그 일단들에 인가되고 그 타단들은 공통 접속되게 되는, 복수 쌍의 퓨즈들과, 상기 퓨즈들의 공통 접속측의 레벨이 한 레벨에서 존재하고 상기 퓨즈들 중 한 쌍이 상기 불량 어드레스에 대응해서 선택적으로 절단되는 논리 게이트 회로를 포함하는, 다이나믹 램.
15. 제12 항 내지 제14 항중 어느 한 항에 있어서,

    상기 제어회로는, 동작 타이밍 신호를 발생시키기 위해 외부단자에서 공급된 클록신호에 동기해서 입력된 제어신호들의 조합에 따라 동작모드를 판정하고, 상기 클록신호에 동기해서 기록신호와 판독신호를 입출력시키는 타이밍 신호를 발생시키는, 다이나믹 램.
16. X계 어드레스 신호와 Y계 어드레스 신호가 시계열적으로 입력되게 되는 어드레스 단자와,

    외부단자에서 공급된 제어신호에 의해 내부동작들에 필요한 타이밍 신호를 발생시키는 제어회로와,

    상기 어드레스 단자에서 입력된 상기 X 어드레스 신호를 캡쳐하여 제1의 내부 어드레스 신호를 발생시키는 제1의 X 어드레스 버퍼와,

    상기 어드레스 단자에서 입력된 X 어드레스 신호를 받고 상기 제어회로에 의해 발생된 타이밍 신호에 의해 상기 X 어드레스 신호를 유지하여 제 2의 내부 어드레스 신호를 발생시키는 제2의 X 어드레스 버퍼와,

    상기 제1의 X 어드레스 버퍼에 의해 발생된 제1의 내부 어드레스 신호를 받아 상기 제 1의 내부 어드레스 신호를 기억된 X계 불량 어드레스와 비교하여 일치/불일치 신호를 검출하는 스태틱 회로를 포함하는 용장 어드레스 비교회로와,

    상기 제2의 X 어드레스 버퍼에 의해 발생된 제2의 내부 어드레스 신호를 받아서 프리디코드 신호를 발생시키는 프리디코드 회로와,

    상기 프리디코드 신호들의 조합과 상기 어드레스 비교회로로부터 공급된 불일치 신호들의 조합에 의해 정규회로의 워드선을 선택하는 워드 드라이버와,

    상기 어드레스 비교회로로부터 공급된 일치 신호에 의해 용장회로의 워드선을 선택하는 용장 워드 드라이버를 포함하는, 다이나믹 램.
17. 제16 항에 있어서,

    상기 제1의 X 어드레스 버퍼는, 상기 제어회로에 의해 발생된 어드레스 캡쳐 타이밍 신호에 의해 래치동작을 행하는 스루 래치회로를 포함하는, 다이나믹 램.
18. 제16 항에 있어서,

    상기 용장 어드레스 비교회로는, 복수의 반전된 상보 어드레스 신호들 및 비반전된 상보 어드레스 신호들이 그 일단들에 인가되고 그 타단들이 공통으로 접속되게 되는, 복수 쌍의 퓨즈들과, 상기 퓨즈들의 공통 접속측의 레벨이 한 레벨에서 존재하고 상기 퓨즈들 중 한 쌍이 상기 불량 어드레스에 대응해서 선택적으로 절단되게 되는, 논리 게이트 회로를 포함하는, 다이나믹 램.
19. 제16 항 내지 제18 항중 어느 한 항에 있어서,

    상기 제어회로는, 동작 타이밍 신호를 발생시키기 위해 외부단자에서 공급된 클록신호에 동기해서 입력된 제어신호들의 조합에 따라 동작모드를 판정하고, 상기 클록신호에 동기해서 기록신호와 판독신호를 입출력시키기 위한 타이밍 신호를 발생시키는, 다이나믹 램.
20. 제19 항에 있어서,

    상기 제1의 X 어드레스 버퍼와 제2의 X 어드레스 버퍼는, 상기 버퍼들의 일단들이 서로에 인접하도록 일직선으로 배열되고, 상기 제1의 X 어드레스 버퍼의 타단측에는 상기 용장 어드레스 비교회로가 배치되며, 상기 제2의 X 어드레스 버퍼의 타단측에는 상기 프리디코드 회로가 배치되는, 다이나믹 램.
21. 제4 항에 있어서,

    상기 클록신호는:

    외부단자에서 입력된 클록을 지연시키는 입력단 회로와,

    상기 입력단 회로를 통과한 펄스 신호들을 받아 그 출력신호들을 연속적으로 전파시키는 기본 지연 유닛을 구비하는 NAND 게이트 회로들을 포함하는 포워드 딜레이 어레이와,

    상기 입력단 회로를 통과한 펄스와 각 NAND 게이트 회로의 출력신호를 받아 그 출력들을 상기 제 1 지연회로의 소정의 NAND 게이트의 게이트 제어신호로서 전송하는 미러 제어회로와,

    상기 미러 제어회로로부터 출력신호가 공급되고, 상기 미러 제어회로를 통과하는 펄스 에지를 상기 포워드 딜에이 어레이와는 역방향으로 전파시키는, 기본 지연유닛을 구성하는 NAND 게이트 회로를 포함하는 백워드 딜레이 어레이에 의해 형성되고,

    상기 백워드 딜레이 어레이에서 출력된 클록신호의 위상은, 상기 외부단자에서 입력된 클록의 위상과 2주기 지연되어 일치하는, 다이나믹 램.
22. 제15 항에 있어서,

    그 위상이 상기 외부단자에서 공급된 클록신호의 위상과 일치하는, 내부 클록신호를 발생시키는 동기클록 발생회로를 구비하고,

    상기 제어회로는, 상기 내부 클록신호에 동기해서 동작하는, 다이나믹 램.