411618五、發明説明（1 ) A7 B7 經濟部中央橾準局員工消費合作杜印製 【發明之領域】 本發明係有關於，動態型RAM (動態型隨機存取記 憶體），主要係關於利用於同步DARM之缺陷救濟技術 ，非常有效之技術者。 ' . < 【先前之技術】 關於動態型RAM之冗長電路.，係揭示於日本特開昭 4 — 76597，特開平4 — 286798 *特開平 7 — 282 5 97，特開平7 — 105697，特開平 9 - 1 2 8 9 9 3。 【發明所要解決之問題】 於具備有將不良字線切換成冗長字線之缺陷救濟電路 之動態型RAM中|判定被輸入之地址信號是否爲不良地 址|當被判定爲係對不良字線之存取時，禁止其標準電路 側之選擇動作*然後選擇冗長字線，因此，會多花費進行 判斷上述不良地址所'用之時間。而這在，選擇不存在不良 之標準字線時，作爲上述標準字線之選擇動作之條件，藉 由上述不良地址之比較結果，必須要爲不是不良地址之判 定結果，所以同樣地也花费時間。 本案之發明者，爲了解除上述不良地址之比較所造成 之動作延遲，因而考慮利用地址信號之準備（set up )時間 〇 本發明之目的，係提供具有缺陷救濟功能，而且能實 (评先閲請背面之注意事項再填寫本萸) 本紙張尺度通用中國國家揉準（CNS ) A4^格（210X297公釐） -4- 經濟部中央標率局貝工消費合作社印製 411616 at B7 i、發明説明（2 ) 現高速動作之動態型RAM。本發明之上述目的及其他之 目的與新穎之特徴，係可以由本說明書之記載及圖式了解 〇 【解決問題之|手段】 . 對於本案所揭示之發明之中，具有代表性者，予以簡 單說明，陳述如下。即，於同步DRAM中，將從地址端 所輸入之X地址信號予以取入，形成內部地址信號之X地 址緩衝器，作爲靜態型電路。又，將上述被.形成之內部地 址信號與被記憶之X系不良地址予以比較，然後檢測出一 致/不一致之信號之比較I路，也作爲靜態型電路。 【圖示說明】 圖1係表示本發明所應用之S D RAM之一實施例之 槪略方塊圖。 圖2係說明本發明之冗長方式之一實施例所用之重要 部位方塊圖。 圖3係表示圚2之地址緩衝器之一實施例之電路圖。 圖4係表示圖2之前解碼器之一實施例之電路圖》 圖5係表示圖2之前解碼器之一實施例之電路圖。 圖6係表示圖2之冗長字線選擇電路之一實施例之電 路圖。 圖7係表示圖2之塊選擇器之一實施例之電路圖。 圖8係表示圖2之不良地址記憶與比較電路之一實施 (請先閲讀背面之注意寧項再填寫本頁) 訂 本紙張尺度適用中國國家揉準（CNS ) A4规格（210X297公釐） -5- 經濟部中央標率局員工消費合作社印製 A7 B7_五、發明説明（3 ) 例之電路圖。 圖9係表示圖2之不良地址記憶即比較電路之其他之 實施例之電路圖》 圖10係說明本發明之動態型RAM之一實施例之冗 長方式所用之，說明圖。 ‘ · 圖11係說明本發明之靜態型冗長方式之X系選擇動 作之一例所用之時間圓。 圖12係說明本發明之冗長方式之其他之一實施例所 用之重要部位方塊圖。 圖13A、13B、13C、13D係表示圖12之 各電路方塊之一實施例之電路圖。 圖14係表示圖12之塊選擇器之一實施例之電路圖 〇 圖15係說明圖12所示之冗長方式之動作所用之說 明圖。 圖16係說明圖12所示之冗長方式之動作所用之時 間圖。 圖17係表示本發明之動態型RAM之一實施例之慨 略設計圖。 圖18係表示用於本發明之SDRAM之同步時鐘產 生電路之一實施例之電路圖。 圖19係說明使用圖18之同步時鐘產生電路時之冗 長方式之動作所用之說明圈》 (请先《讀背面之注意革項具填寫本I) 本紙張尺度通用中國國家標準（CNS ) Α4规格（210X297公釐> -6- 411616 A7 _ B7 L、發明説明（4 ) 〔圖號說明〕 2 0 0 A 記憶體陣列 2 0 0 B 記憶體陣列庫 2 0 1 A 行解碼器 2 0 1 & 行解碼器 · 2 0 2 A 列選擇電路 2 0 2 B 列選擇電路 2 0 3 A 列解碼器 2 0 3 B 列解碼器 2 0 5 列地址緩衝器 2 0 6 行地址緩衝器 2 1 0 輸入緩衝器 2 11 輸出緩衝器 【實施例】 圖1係表示應用本發明之同步DRAM (以下稱爲 SDRAM) 之一實施例之槪略方塊圖。該圖所示之 SDRAM， 並無特別限制，係利用習知之半導體積體電 路之製造技術 ，形成於單晶矽這樣之1個半導體基板上。 該實施例之SDRAM，係具備有構成記憶體庫0 ( 經濟部中央標準局員工消費合作社印製 (讀先閲讀背面之注意事項再填将本頁) ΒΑΝΚΟ )之記憶體陣列（MEMORY ARRAY) 2 0 0 A， 及構成記億體庫1 ( BANK 1)之記億體陣列200B。上 述各記億體陣列200A、200B ’具備有被矩陣配置 之動態型記憶體單元’依據圖示’被配置於同—列之記憶 本紙乐尺度適用中囷國家揉準（CNS ) A4規格（210X297公釐） 411616 經濟部中央標準局負工消费合作社印裂 A7 B7____ 五、發明説明（5 ) 體單元之選擇端子，係結合於每列之字線（未圖式），被 配置於同一行之記億體單元之資料輸出入端子，係每行結 合於互補資料線（未圖式）》 記憶體陣列2 Ο 0Α之未圖示字線，係依據行（X) 解碼器2 Ο 1.Α之行地址信號之.解碼結·果，1根被驅動成 選擇位準•記憶體陣列2 0 Ο Α之未圖示之互補資料線， 係結合於讀出放大器與列選擇電路2 0 2 A。讀出放大器 與列選擇電路2 0 2 A之讀出放大器，係藉由記憶體單元 之資料讀出，檢測出各互補資料線所出現之微小電位差然 後予以放大之放大電路。其列（Y)開關電路，係將互補 資料線個別選擇導通於互補共通資料線（I/O BUS )所用之開關電路。列開關電路，係依據列解碼器2 0 3 A之列地址信號之解碼結果·作選擇動作。 記憶體陣列2 0 0 B側，也與上述相同地，設有行解 碼器20 1B、讀出放大器及列選擇電路202B及列解 碼器203B »上述記憶體資料庫200A予200B之 互補共通資料線（Γ/0 BUS) »係連接於输入緩衝 器210之輸出端及輸出緩衝器211之輸入端。輸入緩 衝器210之輸入端子及輸出緩衝器211之輸出端子， 係連接於8位元之資料輸出端子1/00〜1/07。 地址輸入端子A0〜A 1 1所供給之行（X)地址信 號及列（Y)地址信號|係於列（Y)地址緩衝器20 5 及行（X)地址緩衝器2 0 6，以地址多工器形式被取入 。被供給之地址信號，分別被保持緩衝器2 0 5及2 0 6 ---------4------1T------線 {請先閲讀背面之注意事項再填寫本頁) 本纸乐尺度適用中國固家揉準（CNS ) A4规格（210X W7公嫠） -8- 經濟部中央標準局員工消費合作社印策 A7 41 1, g ^ Q___B7____ 五、發明説明（6 ) 。行地址緩衝器2 Ο 6係於更新動作模式，將從更新計數 器2 0 8輸出之更新地址信號作爲行地址信號予以取入。 列地址緩衝器2 0 5之輸出，係作爲列地址計數2 0 7之 前設定資料而被供給，列地址計數器2 0 7，配合後面所 述之指令等所，指定之動作模式..將作爲，上述前設定資料之 列姬址信號或其列地址信號依序予以增量之値*朝向列解 碼器203Α、203Β輸出。 控制電路2 1 2係沒有特別之限制，但是•被供給時 鐘信號CLK、可時鐘信號CKE、晶片選擇信號/CS 、列地址選通信號/ C A S (記號/表示被副間之信號爲 行可能信號）、行地址選公信號/RA S、可寫入信號/ WE、資料輸出入罩覆控制信號D QM等之外部信號，及 地址輸入端子AO〜Al1之控制資料，依據這些之信號 之位準之變化或定時（timing)等，控制S D R A Μ之動作 模式及上述電路方塊之動作所用之內部定時信號予以形成 者，因此，具有控制邏輯予模式暫存器。 時鐘信號C LK'，當作SDRAM之罩覆時鐘，其他 之外部輸入信號，予該內部時鏟信號之上升邊緣同步。晶 片選擇信號/c S，係藉由其行位準指示指令輸入循環之 開始·晶片選擇信號/c S爲高位準時（晶片非選擇狀態 )或其他之輸入不具有意義。但是’後述之記憶體資料庫 之選擇狀態或脈衝串動作等之內部動作’不受晶片非選擇 狀態變化之影響。/RAS、/CAS、/WE之各信號 與通常之DRAM之對應信號之機能不同’定義後述之指 本紙張尺度適用中國®家橾率（CNS ) A4规格（210’乂297公4 ) 7〇~, ---------Λ----1---1Τ------t « I (請先閲讀背面之注意事項再填寫本頁} 經濟部中央橾準局貝Η消費合作社印裝 411616 at _______B7___五、發明説明（7 ) 令循環時爲有意義之信號。 可時鐘信號CKE，係指示下一個時鐘信號之有效性 之信號，該信號CKE爲高位準時，下一個時鐘信號 C LK之上升邊緣成爲有效，低位準時爲無效。更者，未 圖示，但是讀>出模式中，進行對.於輸出,緩衝器2 1 1之可 輸出之控制之外部控制信號也被供給到控制電路2 1 2， 其信號例如爲高位準時，輸出緩衝器2 1 1成爲高輸出阻 抗狀態。 上述行地址信號，係藉由與時鐘信號CLK (內部時 鐘信號）之上升邊緣同步之後述之行地址選通·資料庫主 動指令循環之A0〜A1 〇之位準所定義。從Al 1來之 輸入，於上述行地址選通·資料庫主動指令循環中，被當 作資料庫選擇信號。即，A 1 1之輸入於低位準時，記憶 體資料庫BANK被選擇，高位準時，記憶體資料庫 B ANK被選擇。記憶體資料庫之選擇控制*沒有特別限 制，但是，可以藉由只有選擇記億替資料庫側之行解碼器 之活潑化、非選擇記'憶體資料庫側之列開關電路之全非選 擇、選擇記憶體資料庫側之輸入緩衝器2 1 0及輸出緩衝 器211之連接等之處理，來進行。 後述之預充電指令循環之A 1 〇之输入，係指示對互 補資料線等之預充電動作之樣態•其高位準係指示預充電 之對象爲雙方之記憶體資料庫，其低位準係指示A 1 1所 指示之一方之記憶體資料庫爲預充電之對象。 上述列地址信號，係藉由與時鐘信號C L K (內部時 ---------Λ----1--Μ------像 Τ - (婧先閱讀背面之注意事項再填寫未頁) 本紙張尺度通用中國國家樣準（CNS > Α4規格（210Χ297公藿） •10- «11636 A7 B7 五、發明説明（8 ) 鐘）之上升邊緣同步之讀出或寫入指令（後述之列地址讀 出指令、列地址寫入指令）循環之A 0〜A 8之位準所定 義。然後，像這樣所定義之列地址，被當作脈衝群存取之 開始地址β 其次，說·明指令所指示之S.D R Α.Μ之主要之動作模 式。 (1)模式暫存器設定指令（Mo) 係爲了設定上述模式暫存器3 0所用之指令，藉由/ CS，/RAS、/CAS、/WE=低位準而使該指令 被指定，應設定之資料（暫存器設定資料）經由A0〜 A 1 1而被給予。暫存器設定資料，並無特別限制，但是 ，成爲脈衝串長度、CAS，寫入模式等。雖無特別之限 制，但是設定可能之脈衝串長度，成爲1、2、4、8、 全頁，設定可能之CAS成爲1、2、3，設定可能之寫 入模式，成爲脈衝串寫入與'同步寫入》 經濟部中央標隼局員工消费合作社印製 上述C AS於後述之列地址*讀出指令所指示之讀出 動作中，從/CAS之下降到輸出緩衝器2 1 1之輸出動 作爲止，花費了內部時鐘信號之幾個循環，將其指示出來 。到讀出資料確定爲止，資料讀出所用之內部動作時間成 爲必要，將其配合內部時鐘信號之使用頻率而予以設定。 換言之，使用高頻率之內部信號時，相對地將C A S設定 成大値，使用低頻率之內部時鐘信號時，相對地將CA S 設定成小的値。 -11 - {請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國囷家標準（CNS ) A4规格（210X297公釐） 4iieje at _B7_ 五、發明説明（9 ) (2 )行地址選通*資料庫主動指令（A c ) 這是使行地址選通之指示及A 1 1之記億體資料庫之 選擇成爲有效之指令，藉由/CS、/RAS=低位準' / C A S、E =高位準而被.指示，•這時被供給到A 0 〜A 1 〇之地址作爲行地址信號，被供給到A 1 1之信號 作爲記憶體資料庫之選擇信號而被取入。取入動作係如上 這樣 > 與內部時鐘信號之上升邊緣同步而進行者。例如， 當該指令被指定時，藉此被指定之記憶體資料庫之字線被 選擇，連接於該字線之記憶體單元，被分別對應之互補資 料線所導通。 (3 )列地址·讀出指令（R e ) 經濟部中央標準局員工消费合作社印裝 該指令係開始脈衝串讀出動作所必須要之指令，同時 ，是給予列地址選通指示之指令，被/CS、/CAS = 低位準、/RAS、/WE=高位準所指示，這時，被供 給到A 〇〜A 8之列地址作爲列地址信號而被取入。藉此 被取入之列地址信號，作爲脈衝串開始地址，而被供給到 列地址計數器2 0 7 »被其所指示之脈衝串讀出中，之前 行地址選通·資料庫主動指令循環，被進行記憶體資料庫 與其之字線之選擇，該選擇字線之記憶體單元，係依據與 內部信號同步，從列地址計數器2 0 7所輸出之地址信號 ，依序被選擇連續地被讀出。連續地被讀出之資料數•成 爲上述脈衝串長度所指定之個數。又，從输出緩衝器 -12- (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4规格{ 210X29»7公釐） 4ί16ίβ 經濟部中央標率局員工消费合作社印裝 Α7 Β7五、發明説明（10 ) 2 1 1之資料讀出開始，等待上述CAS所規定之內部時 鐘信號之循環數，而被進行。 (4 )列地址•寫入指令（W r ) 作爲寫入動作之樣態，當模.式暫存器被設定脈衝串寫 入時，爲了使該脈衝串寫入動作開始所地需要之指令，作 爲寫入動作之樣態，當模式暫存器被設定單一寫入時，成 爲開始該單一寫入動作所必須要之指令。更者•該指令係 給予單一寫入及脈衝串寫入之列地址選通之指示。該指令 係被/CS、/CAS、/WE=低位準、/RAS=高 位準所指示，這時，被供給到A0〜A8之地址，被作爲 列地址信號而被取入。藉此所取入之列地址信號，於脈衝 串寫入中，作爲脈衝串開始地址，被供給到列地址計數器 2 0 7。藉此所指示之脈衝串寫入動作之順序，也與脈衝 串讀出動作同樣進行。但是，寫入動作，沒有C AS，寫 入資料之取入，係從該列地址.寫入指令循環開始。 (5)預充電指令（Pr) 這是對被A 1 〇、A 1 1所選擇之記億體資料庫預充 電動作之開始指令，被/C S、/RA S ' /WE=低位 準、/CAS=高位準所指示* (6 )自動更新指令 此指令係開始自動更新所需要之指令，被/C S、/ ---------A--------1T------4· I {請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中国國家標车（CNS)A4規格（210X297公釐） -13- 經濟部中央標準局員工消费合作杜印製 iime _^__ 五、發明説明（11 ) RAS、/CAS=低位準，/WE、CKE=高位準所 指不。 (7) 脈衝串停止，進入·全頁指令 係爲了使對全頁之脈衝串動作，對於所有之記憶體資 料庫使停止所.必須要之指令，於·全頁以，外之脈衝串動作被 漠視。該指令係被/CS、/WE=低位準、/RAS ’ /CAS=高位準所指示。 (8) 不操作指令（Nop) 此爲指示不進行實質之動作之指令，被/C S =低位 準、/RAS、/CAS、/WE之高位準所指示。 於SDRAM中，以一方之記憶體資料庫，進行脈衝 串動作時，於其途中，指定其他之記憶體資料庫，被供給 行地址選通·資料庫主動指令時，對於該實行中之一方之 記億體資料庫之動作，不會有任何影響，該別的記憶體資 料庫之行地址系之動作成爲可能。例如，SDRAM具有 將從外部所供給之資'料、地址及控制信號保持於內部之手 段，其保持內容、特別是地址及控制信號·沒有特別之限 制，但是，係以每個記憶體資料庫被保存。或，藉由行地 址選通·資料庫主動指令循環所選擇之記億體方塊之字線 1根之資料，於列系作動之前，先予以讀出之動作，而被 閂鎖於未圖示之閂鎖電路》 所以，資料輸出入端子1/〇〇〜1/〇7中，資料 只要不衝突，處理未結束之指令實行中，該實行中之指令 ---------β------41------^ . - (諳先閲讀背面之注意事項再填窝本頁) 本紙張尺度通用争國國家揉準（CNS ) Α4規格（210X297公釐） -14- 411616 A7 B7 經濟部中央揉準局員工消费合作杜印製 五、發明説明（12 ) ，對與作爲處理對象之記憶體資料庫不同之記憶體資料庫 之預充電指令*行地址選通.資料庫主動指令予以發行’ 使內部動作事先開始是可能的。 SDRAM係定義爲與依據外部時鐘信號C LK所形 成之內部時鐘·信號同步’而可輸.出入資♦料、地址或/ R A=S、/ C A S等之各種控制信號之記億體。 SDRAM係可以使與DRAM有相同之大容量記憶體’ 以與S RAM匹敵之高速動作，又，對於被選擇之1根之 字線，存取有數個之資料，係藉由脈衝喘長度予以指定* 藉此，以內藏列地址計數器2 0 7，依序切換列系之選擇 狀態，可以連續地讀出或寫入複數個之資料。 圖2係表示說明本發明之冗長方式之一實施例所用之 重要部位方塊圖。該圖中，表示出上述圖1之行地址緩衝 器206，及行解碼器201及控制電路212之一部份 。行解碼器係只表示對應1個資料庫之電路。 該實施例之行解碼器2 0 1，係由前解碼器（ predecoder) 2 0 1 - 1，及塊選擇器（Mat Selector) 2 0 1 - 2，及標準字線選擇及驅動電路（Normal Word Decoder & Driver) 201 — 3，及作爲缺陷救濟所用之不 良地址記憶及比較電路（Redundancy Address Comparator) 2 0 1 — 4及冗長字線選擇電路（Redundancy Word Driver )2 0 1 — 5所構成。 上述各電路方塊中，以粗線所示之地址緩衝器2 0 6 之外，前解碼器201-1、塊選擇器201-2及不良 --—------在-- 1 (請先《讀背面之注意事項再填寫本頁) 訂 線 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨0X297公釐） -15- 經濟部中央標準局員工消費合作社印製 411616 A7 _ B7____五、發明説明（13 ) 地址記憶及比較電路2 0 1 —4，係SDRAM爲等待時 (stand by狀態），也會被活潑化之電路。因此，上述不良 地址記憶及比較電路2 0 1 — 4係由靜態型電路所構成， 其地址比較動作所用之啓動信號係不需要者。 該實施例1中，利用地址信號.之裝設·（ set up )時間’進 行冗長地址比較。如果資料庫啓動信號被輸入，則產生控 制信號2 1 2所包含之RA S時鐘產生電路2 1 2 — 1所 形成之前解碼器啓動信號PDE，控制上述前解碼器 20 1 — 1及塊選擇器20 1 — 2，輸出這時被輸入之內 部地址信號所對應之解碼信號。上述不良地址記憶及比較 電路，係形成被輸入之地址信號與被記憶之不良地址之判 定結果 N EW (Norma丨 Word Enable )或 R W E ( Redundancy V/ord Enable)，於上述比較判定後，移動到下 —段電路之動作選擇。 S D R A Μ之X系動作，係以塊選擇信號被發出之速 度來決定，這是依存於冗長判定之速度者。如該實施例之 不良地址記憶及比較電路2 0 1 - 4這’先使地址緩衝 器活潑化，然後*取入地址信號，同時，利用靜態型電路 所構成者，不需要啓動信號，利用上述地址信號之裝設時 間，進行實質之不良地址之比較判定者，對於上述X系動 作之高速化有效。 圖3係表示上述地址緩衝器之一實施例之電路圖。該 實施例中，利用直線閂鎖電路*即’地址信號a i被供給 到時鐘反相電路CN 1之輸入端子*該時鐘反相電路 ---------士衣--------1T------^-. {請先W讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4坑格（210X297公羞） -16 - 411616 五、發明説明（14 ) c N 1之輸出信號，被供給到反相電路N 2之輸入端子。 該反相電路N 2之輸出信號，被供給到反相電路N 3之輸 入端子•該反相電路N 3之输出信號*作爲反轉之內部信 號/IA i而被輸出。上述反相電路N2之輸出信號，也 被供給到時鐘反相電路C N 2之·輸入。.該時鐘反相電路 CN2之輸出端子，被連接於上述時鐘反相電路CN1之 輸出端子，及連接於上述反相電路N 2之輸入端子。 經濟部中央標準局員工消費合作社印袋 爲了使上述2個時鐘反向器電路CN1與CN2互補 地活潑化，然後使其進行直線動作及閂鎖動作，動作控制 信號E N及以反相電路N 1所形成之反轉信號，被互補地 供給到上述時鐘反相電路C N 1與C N 2。即，動作控制 信號EN於行位準時，時鐘反相電路C N 1活潑化，進行 地址信號Ai之取入。這時，時鐘反相電路CN2 ·成爲 非活潑狀態，成爲輸出高阻抗。動作控制信號E N變化成 高位準時|於其變化時間中，時鐘反相電路2被活性化· 之前被輸入之地址信號A i被閂鎖。即·時鐘反相電路 CN2，被上述動作控制信號EN之高位準鎖活潑化•使 上述被取入之地址與反相電路N 2 —起保持》 上述動作控制信號，係對應上述資料庫啓動信號而發 生，進行上述輸入信號之閂鎖動作·對應之後之輸入地址 信號之變化，使內部地址信號A I i及/AI I不變化。 藉由停止像這樣之內部地址信號之變化，而可以控制該處 之浪費之電流消費》如果不使這樣之電流消費成無問題， 上述地址緩衝器，可以只置換成反相電路。 -17- (讀先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 經濟部中央標準局員工消費合作杜印製 411616 A7 —_B7__五、發明説明（15 ) 圖4係表示上述前解碼器之一實施例之電路圖。該實 施例之前解碼器，係解讀下位之地址信號I A i〜I Ak 者，選擇標準系電路時及選擇冗長系電路時，都被活潑化 ，藉由反相電路N 5〜N 7及接受其輸出信號之反及（ N A N D )鬧.電路G 1而進行解.碼動作，。像上述這樣，由 於地址緩衝器經常被活潑化，所以，於輸出部設有直線閂 鎖電路。即，藉由時鐘反相電路CN3、CN4及反相電 路N 8及前解碼器啓動信號P D E及形成該反轉信號之反 相電路N 4 ·構成上述同樣之直線閂鎖電路。 像上述這樣，於等待時也使地址緩衝器活性化，對應 這樣之無效之地址信號，爲了不使字線等之選擇動作被進 行，於上述直線閂鎖電路之輸出部，設有閘電路G 2 «該 閘電路G 2係由或閘電路所構成，被供給上述反相電路 N 4之輸出信號，作爲其控制信號。藉此，利用前解碼器 啓動信號P D E之低位準，於上述直線閂鎖電路作直線動 作期間，上述閘電路G 2之輸出信號被固定於低位準，地 址選擇動作被停止。'即，以上述前解碼器啓動信號P D E 從低位準變化到高位準之定時（timing )，使對應有效地址 信號之前解碼信號被閂鎖，同時，上述閘電路G 2打開閘 ，輸出前解碼信號PA1者。上述前解碼信號PA1，經 由以反向器電路N 9與反向器電路N 1 0所構成之驅動器 而被輸出。 圖5係表示上述前解碼器之一實施例之電路圖。該實 施例之前解碼器，係解讀中位之地址信號I Am與I A η ---------A----,—-ir------^ (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度通用中國國家#準（CNS ) A4規格（210X297公釐） -18- 4U616 經濟部中央標準局員工消費合作社印装 A7 ___B7_ 五、發明説明（16 ) 者，只有在選擇標準系電路時才被活潑化。即，除了上述 地址信號I Am與I A η之外，指示不良地址記憶與比較 電路之標準電路之選擇之判定信號NW，作爲輸入信號被 輸入。除此之外，該前解碼器實質上與圖4所示之前解碼 器相同。即，，與上述相同地，藉·由反枏電路Ν 5〜Ν 7及 接受該輸出信號之反及閘電路G1 ，進行解碼動作，於其 輸出側直線閂鎖電路及閛電路被連接成縱列型態。 圖6係表示上述冗長字線選擇電路之一實施例之電路 圖。上述不良地址記憶及比較電路之判定信號NWE，被 輸入時鐘反相電路CN5、及由反相電路Ν 1 2及時鐘反 相電路C Ν 6及接受前解碼啓動信號P D Ε之反相電路 Ν11所構成之直線電路|上述啓動信號PDE發生時刻 之上述判定信號NWE被取入。該直線閂鎖電路之輸出信 號，係通過上述之閘電路G 1 2與構成驅動電路及驅動器 之反相電路Ν1 3及Ν14，而被輪出。等待時，爲了防 止不良地址之比較結果被輸出，所以•與上述同樣的1藉 由前解碼器啓動信號P D Ε之低位準，於上述直線閂鎖電 路直線作動期間，將閘電路G 1 2之輸出信號固定於低位 準*然後使冗長字線之選擇動作停止。 圖7係表示上述塊選擇器之一實施例之電路圖。反相 電路Ν 1 7〜Ν 1 9與閘電路G 3，係解讀3位元之地址 信號，然後選擇8個記憶體塊中之1個記憶體塊。藉由該 閘電路G 3所形成之瑰選擇信號，及被分於上述不良地 址記憶及比較電路之冗長字線所對應之塊選擇信號CM 0 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CMS ) A4規格（210X297公釐） *19· 411616 經濟部中央標準局員工消費合作杜印褽 A7 B7_____ 五、發明説明（17 ) ，係經由由M0SFETQ1〜Q4所構成之多工器，作 爲塊選擇信號而被輸出。 於該塊選擇器，如上述這樣，爲了使地址緩衝器於等 待時也活潑化•對應這樣之無效地址信號*使塊選擇信號 不形成，所以_與上述者相同地，設有時•鐘反相電路C N 7 、CN8及反相電路N2 0，及接受前解碼啓動信號 PDE之反相電路N1 5所構成直線閂鎖電路，及作爲閘 電路G4、驅動電路及驅動器之反相電路N2 1及N22 〇 上述閘電路G 4，係由反及閛電路所構成*接受上述 前解碼器啓動信號P D E之反相電路N 4之輸出信號，作 爲其控制信號而被供給。藉此，利用前解碼器啓動信號 P D E之低位準，於上述直線閂鎖電路直線作動期間，上 述閘電路G 2之輸出信號被固定於低位準，塊選擇信號之 輸出信號被停止。 由上述MO S F ETQ 1〜Q4所構成之多工器，被 供給上述判定信號NWE «即，信號NWE於低未準時， P通道型MO S F ETQ 1爲ON狀態•界尤其反轉信號 之高位準，N通道型MOSFETQ2成爲ON狀態，所 以，閘電路G 3所形成之塊選擇信號成爲有效*被輸出· 相對於此，信號NWE爲高未準時，N通道型 MO S F E TQ 4成爲ON狀態，藉由其反轉信號之低位 準，P通道型M0SFETQ3成爲ON狀態，所以，上 述不良地址記億即比較電路之輸出信號CMO被輸出。藉 ----------Λ---.1^--^------ - . (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中固國家標隼（CNS ) A4現格（2丨OXW7公釐） -20- 經濟部中央標準局員工消费合作社印製 «ί1616 Α7 _____Β7____五、發明説明(18 ) 由設上述多工器，其他之記憶體塊之不良字線’可以置換 成被該電路所選擇之記憶體塊所設之冗長字線。藉此’超 越記憶體塊，不良地址之救濟目標被決定’可以使救濟效 率提高。 圖8係表，示上述不良地址記憶即比.較電路之一實施例 之電路圖。如上所述，於地址緩衝器’係形成非反轉地址 信號I A i與反轉地址信號/ I A i者，但是，不良地址 比較電路被供給其中一方之內部地址信號I A i "藉此’ 可以減少地址緩衝器2 0 6與不良地址比較電路之配線數 〇 於該實施例中，如上所述，地址緩衝器2 0 6所形成 之內部地址信號中之10位元所構成之非反轉地址信號 I A0〜I A9被傳送*藉由反相電路N2 3等，形成反 轉地址信號。從上述地址緩衝器2 0 6所傳送來之非反轉 地址信號IAO，及以反轉電路N23所形成之反轉地址 信號（/IAO)，被供給至反及電路G5與G6之一方 之輸入端子。這些反及閘電路G 5與G 6之另一方之輸入 端子，被供給可保險信號F E。於其他之內部地址信號 I A 1〜I A 9，也設有與上述相同之反相電路及反及閘 電路。 上述反及閘電路G 5與G 6之輸出端子之傳送路徑， 設有保險絲F 1與F 2。這些保險絲F 1與F 2之另一端 ，被共通連接，被供給至或閘電路G 7之一方之輸入。於 該或閘電路G 7之另一方之輸入，對應地址信號I A 1之 ---------β------.π------^ - - (請先閱讀背面之注意事項再填寫t頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） 411618 A7 B7 經濟部中央標準局員工消费合作.杜印製 五、發明説明（19 ) 反及閘電路之輸出信號被傳送•以下，同樣地，相鄰位元 之地址信號每2位元成一組*被輸入至上述同樣之非或閘 電路。如上述地址信號I A0〜I A9這樣，由1 0位元 構成時，每2位元合計非或閘電路被設置。這些之非或閘 電路與接受該#出信號之反及閘電路G.8，構成比較電路 〇 上述保險絲F 1與F 2，對應不良地址，一方被切斷 。這些保險絲F 1與F 2 |沒有特別限制，但是，係以最 上層之鋁層所形成，藉由雷射光線之照射，一方被切斷》 如上所述，比較電路，係將非或閘電路與反及閘電路組合 而構成時，當不良地址與被輸入之地址一致時，通過保線 絲，低位準被傳至非或閘。例如•切斷保線絲F 2時，內 部地址信號I A 0爲高位準時，反及閘電路G 5之低位準 作爲一致信號而被輸出。內部地址信號I A 〇爲低位準時 ，反及閘電路G 5之輸出信號成爲高位準，使非或閘電路 G 7之輸出成爲低位準。 不將不良地址記憶於保線絲F 1、F 2時*換言之， 上述1 0組之保險絲之兩方沒有被切斷時，上述可保險絲 信號F E不被形成。即，該信號F E成爲低位準。因此， 與內部地址信號I A0〜I A9無關，成爲一對之反及閘 電路G 5與G 6等之輸出信號都成爲高位準，於其輸出端 子間，不會流通電流|輸出不一致信號。 於內部地址信號IA〇〜IA9之各位元•低位準之 一致信號被輸出時，非或閘電路G 7等之輸入全部成爲低 装----^---1T------線 (請先Μ讀背面之注意事項再填寫t頁) 本紙張尺度遥用中國國家標準（CNS ) A4規格（210XW7公釐） -22- 411616 at Β7 經濟部中央標準局負Η消費合作社印裝 五、發明説明fa)) 位準，其輸出信號成爲高位準。其結果，藉由反及閘電路 G 8，形成低位準之—致信號CMO。於此實施例中，像 這樣之不良地址記憶及比較電路被設有4位元。上述4個 比較輸出CMO0〜CM03，係每2個地被輸入至反及 閘G 9與G 1.0，這些輸出信號被輸入.至反及閘電路 G11，通過輸出用之反相電路N24而被輸出。藉此， 4個不良地址記憶及比較電路中，所有之輸出信號 CMOO〜CM0 3，只有在高位準之不一致輸出時形成 被作成低位準之標準系字線啓動信號NWE。 於上述4個不·良地址記憶及比較電路中，於輸出信號 CMOO〜CM03中之任何一個中（例如CMOO)， 當低位準之一致信號被輸出時，上述標準系字線啓動信號 NWE成爲高位準，標準系電路之選擇動作停止，取而代 之者，係藉由圖6所示之冗長字線選擇電路，形成冗長字 線選擇信號RWE，同時，對應上述一致信號CMOO . 藉由圖7所示之塊選擇器，產生冗長字線被形成之塊選擇 信號M S。 ' 圖9係表示上述不良地址記億及比較電路之其他之一 實施例之電路圖。於該實施例中•爲了使圖示簡化，圖8 之反及閘電路G5與G6，被置換成反相電路<*即，藉由 Ρ通道型MOSFETQ5與Ν通道型MOSFETGQ 6，構成對應上述反及閘電路G 5之反相電路，爲了附加 閘機能，將反轉之可保險絲信號/F Ε供給至Ν通道型 MOSFETQ6之源極。於由對應上述反及閘電路G6 ---------裝— <請先閱讀背面之注意事項再填寫4頁) 訂 線 本紙張尺度適用中國國家標準（CNS ) Α4规格（210X297公釐） •23- 4U616 經濟部中央標準局員工消费合作社印裝 A7 __B7___五、發明説明fel ) 之P通道型M0SFETQ7與N通道型MO S F ETQ 8所構成之反相電路，也同樣地於N通道型MO S F E T 之源極，被供給上述信號/F E。然後，於保險絲F 1與 F 2之被共通連接之輸出側，設有上拉（pull up )用之Ρ 通道型MOS，FETQ9，該閘被供給•接受上述可保險絲 信號/FE之反相電路N2 5之輸出信號。 可保險絲信號/F E爲高位準時’使將非反轉與反轉 之內部地址信號傳送到保險絲F 1、F 2等之反相電路之 接地側電位，藉由上述信號/F E，成爲對應電源電壓之 高位準，藉此，附加與上述反及閘電路相同之閘機能《當 可保險絲信號/ F E爲低位準時，給予將非反轉與反轉之 內部地址信號傳送到保險絲F 1、F 2等之反相電路之接 地側電位，進行通常動作者。 將上述反相電路N2 5與拉上MOS FETQ9都消 除，是可能的。上述可保險絲信號/F E爲高位準時，內 部地址信號I A0如果爲高位準時，反相電路N2 6之输 出信號成爲低位準，使P通道型MOSFETQ7成爲 ON狀態|將對應電源電壓之高位準，經過保險絲F 2， 傳入非或閘電路G 7之一方之輸入。上述可保險絲信號/ F E爲高位準時，內部地址信號I A0爲低位準時，使P 通道型MO S F E TQ 5成爲ON狀態，使對應電源電壓 之高位準，通過保險絲F 1，傳入非或閘電路G 7之一方 之輸入。不良地址之記憶及比較動作，係與上述圖8之電 路相同，所以省略其說明。 (讀先《讀背面之注意事項再填寫本頁) 本紙張尺度適用申國國家標準（CNS ) A4规格（210X297公釐） -24- 經濟部中央橾隼局貝工消费合作杜印製 411616 A7 ____B7____五、發明説明红） 圖10係表示說明本發明之動態型ram之冗長方式 所用之說明圖β該途中，爲了說明本發明之靜態冗長方式 ，因此也一同表示習知之動態冗長方式。該說明圖，係X 系選擇電路知各電路方塊，將從信號輸入起到輸出爲止之 時間，沿著信,號之傳達路徑，排成棒狀.圖形者，各電路方 塊係分成RAS定時產生器與X地址系。 上述靜態冗長方式及習知之動態冗長方式之RA S定 時產生系中，上述時間t A S爲地址信號之裝設時間，在 時鐘信號C L K變化成高位準之前，地址信號被輸入。對 應外部時鐘信號C L K成爲高位準之變化，於內部時鐘信 號變化成低位準爲止，要花費時間t CD。於該命令解碼 之後，設定塊選擇啓動所用之時間tDL » X地址系中，時間t ΑΧ爲X地址信號之取入時間’ 其中之t S Η爲裝設·保持調整之延遲時間。藉由上述命 令解碼，資料庫活潑化信號被產生，直線狀態之X地址信 號之分配信號被開始，花費時間t XD。藉由此X地址信 號之傳送，於不良地址記憶及比較電路•進行冗長判定胃 t RC，與其並行，於前解碼器，進行前解碼動作t PD 。對應上述冗長判定結果，進行標準/冗長之切換t SW ，藉由上述RA S定時系之塊選擇啓動信號，進行塊選擇 動作。 相對於此，於定時冗長方式，於X地址之取入時 tAX之後，爲了X系之啓動，設置時間tXS。即，上 述這樣的命令解碼之結果，X系選擇動作被判定之後，於 本紙朵尺度適用中國國家摞车{ CNS ) A4規格（2丨0X297公釐) .〇5 - ---------^------、訂|:-----^. > <請先聞讀背面之注意事項再填寫夂頁) 411616 A7 B7 經濟部令央橾準局員工消费合作社印*. 五、發明説明ί3 ) X系啓動時間t X S，在冗長電路，實施冗長判定節點之 預充電•之後1爲了冗長啓動，花費時間t RX S。於該 時間tRXS，上述冗長判定節點成爲浮動狀態。之後， X地址分配信號花费時間t XD，並行實施冗長判定 tRC與前解碼動作tPD。 . . 上述之定時冗長方式，一定要冗長啓動信號，該信號 由於系接受指示X系之選擇動作之資料庫活潑化信號然後 產生，所以，於X地址系動作中，地址信號必需於冗長比 較電路之入口等待，而產生等待時間tWT »相對於此， 本發明之靜態冗長方式，不需要上述等待時間t WT， RA S定時系與X地址系，於外部時鐘信號C LK變化之 後到塊選擇爲止，可以彼此獨立動作，所以可以高速化。 圖11係表示說明本發明之靜態冗長方式之X系選擇 動作之一例所用之定時圖。外部時鐘信號E X C L K，變 化成高位準，相對於此，內部時鐘信號C L K變化成低位 準，進行指令COM之判定，產生模式信號MODE。上 述模式信號MOD E·，於本實施例是相當於資料庫活潑化 信號。延遲該模式信號MOD E，產生前解碼器啓動信號 P D E。 於X地址系，對應外部地址信號EXADD，形成地 址緩衝器之輸入信號ADD，相對於此，內部地址信號 I A0〜I A 1 1被形成，冗長判定信號CMO與記億有 被輸入之內部地址信號I A 0〜1 1之不良地址不一致時 ，保持於高位準，如果爲一致時，成爲低位準。對應該高 ---------^-- (請先W讀背面之注^項再填寫本頁) -* 線 本纸張尺度適用中國國家橾準（CNS ) A4规格（210X297公釐） •26- «1616 經濟部t央樣準局貝工消費合作社印裝 A7 B7_ _五、發明説明έ4 ) 位準/低位準，產生標準系字線啓動信號NWE。以適合 於該定時之方式，產生前解碼器啓動信號P D E，進行標 準/冗長之切換，然後形成塊選擇信號M S。於該圖中， 被省略，但是上述塊選擇信號形成共用開開關 MO S F Ε Τ.、位元線預充電之控制信號，最後啓動字線 之霞擇動作。 圖12是表示說明該發明之冗長方式之其他之一實施 例所用之重要部位方塊圖。於該圖中，爲了達到低消費電 力，而花費了一番功夫。該圖中，與上述圖2之實施例相 同地，表示出行地址緩衝器2 0 6、行解碼器2 0 1及控 制電路2 1 2之一部份，行解碼器係只表示對應1個資料 庫之電路。 上述電路方塊中，以粗線表示之電路方塊，係與上述 實施例相同地，於SDRAM等待時也被活潑化之電路* 於該實施例中，與上述圖2之實施例不同點，係地址緩衝 器206分成2個地址緩衝器206 - 1及206-2， 同時，上述等待也被活潑化之電路|被限定於冗長用之地 址緩衝器2 0 6 — 1及不良地址記憶及比較電路2 0 1_ 4。藉此，等待時，也被活潑化之電路變少，配合等待時 之地址信號之變化，可以減少內部之充電氣零件/放電所 花費之電流。 標準電路用之地址緩衝器206 - 2 ·係藉由RAS 時鐘產生電路2 1 2 - 1所產生之可地址信號AE，形成 供給前解碼器201-1及塊選擇器201-2之內部信 ---------1------ir------^ _ ζ請先閱讀背面之注意事項再填寫衣頁)- 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨0X297公釐） •27· 經濟部中央樣準局員工消费合作社印聚 411616 a? ___B7___五、發明説明（25 ) 號IAO - 1 1。上述冗長用之地址緩衝器206— 1之 具體之構成，由於與上述圖3相同，所以，省略其說明· 但是，如上述圖8及圖9之實施例這樣，只將非反轉之地 址信號I A i供給不良地址記憶及比較電路之方式，於圖 3之實施例電•路中，形成反轉之.地址信.號/ I A i之反相 電路N 3變成不需要= 圖13A、13B、13C、13D係表示上述圖 1 2之各電路方塊之一實施例之電路圖。圖1 3 A係表示 標準系地址緩衝器（206 — 2 )之電路圖•於標準系地 址緩衝器，像上述這樣，藉由可地址信號A E *與地址信 號A i閂鎖動作一起，打開閘電路G1 <與G2 |，形成 內部地址信號I A i與/ I A i ·。 像上述這樣，藉由設置2組之地址緩衝器•地址緩衝 器之電路元件數增加，但是，另一面，前解碼器電路之元 件數可以大幅度地減少。即，於圖13B、13C、13 D所示之標準系/冗長系前解碼器、標準前解碼器及冗長 字線選擇電路，像上'述這樣被供給被確定之內部地址信號 ，所以，如上述圖4至圖6 *上述直線閂鎖與輸出閘電路 可以省略。圖13B係將地址之下位位元解碼者，不論是 標準系被選擇時，或是冗長系被選擇時，都被活潑化。於 該前解碼器，由於不需要等待冗長判定*所以，當內部地 址信號IAi 、 IAj 、 IAk被輸入時，不等前解碼活 潑化信號，就輸出前解碼信號ΡΑ1» 圖1 3 C之前解解碼器，係將中位位元解碼者*只有 (請先Μ讀背面之注意ί項再填寫本頁) 本紙張尺度適用中國國家橾率（CNS > Α4規格（210X297公釐） -28- 經濟部中夹標準局員工消費合作社印製 411616 A7 ___B7_ 五、發明説明) 於標準系被選擇時，才被活潑化·即，只有於標準系字線 啓動信號NWE爲低位準時’才被活潑化。這些電路’例 如，像圖13Β這樣，於3輸入之前解碼器’爲了全部形 成8種之前解碼信號ΡΑ1，所以設有8個電路如圖 1 3 C這樣，•實質上於2輸入之前解碼•器’爲了形成4種 之前解碼信號ΡΑ2 ’所以’設有4個電路。因此’於各 前解碼器，可以省略直線閂鎖電路與輸出閘電路，因此’ 即使像上述這樣設標準電路用之地址緩衝器，也不會造成 實質上之電路規模之增大。 圖1 4係表示塊選擇器之一實施例之電路圖。於該塊 選擇器*也與圖13Α、13Β、13C、13D所示之 前解碼器同樣地被供給被確定之內部地址信號，所以，可 以省略上述圖7之實施例這樣之直線閂鎖與輸出閘電路。 圖15係表示說明上述圖12所示之冗長方式之動作 所用之說明圖。該說明圖，係與上述圖1 〇相同地，X系 選擇電路之各電路方塊，將從輸入到輸出之時間|沿著信 號之傳達經過路線，並排成棒狀者，各電路方塊，係分成 RA S定時產生系與X地址系。基本上係與上述圖1 0相 同。但是，如上述這樣，標準系前解碼，係活潑性定時於 接受RA S定時產生系之X系啓動信號， 像上述這樣，標準系前解碼，於活潑定時接受RA S 定時產生器之X系啓動信號，有地址緩衝器2 C206- 2 )之X地址分配信號後，前解碼動作才延遲開始。但是 ，塊選擇之速度，係以冗長判定之信號路徑決定，所以， <請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) Α4说格< 210X297公釐） •29- «Ϊ616 A7 B7 經濟部中央標隼局員工消費合作杜印製 五、發明説明（27 ) 該前解碼器之活潑化變遲本身，也不會造成使字線之選擇 動作變遲。即，以塊選擇之定時比較時，與圖1 〇相同地 可以高速化。 圖16係表示說明上述圖12所示之冗長方式之動作 所用之定時。·基本上，係與上述.圖1 1.之定時圖相同，但 是，如上所述，設有2個地址緩衝器，標準系之內部地址 IAO—11(N)係藉由對應資料庫活潑化信號之模式 信號MODE，產生可地址信號AE，藉由相關之可地址 信號AE而形成者，所以，與圖1 2同樣地，與以快的定 時所產生之冗長用之內部地址I AO— 1 1相比，是比較 遲的。但是，如上所述，塊選擇之速度，係以冗長判定之 信號路徑之延遲來決定，所以，該標準系之內部地址 IA0— 11 (N)遲發生，前解碼器輸出變遲本身，不 會造成字線之選擇動作之延遲。 圖17係表示本發明之動態型RAM之一實施例之槪 略設計圖。記憶體晶片，整體而言具有分成4個之記憶體 陣列。記憶體晶片之長方向之中央部，配置有周邊電路1 與周邊電路2。該周邊電路1之一部份予以擴大表示，對 應外部端子之小片PAD連接於輸入緩衝器BA之輸入端 子。該輸入端子於圖中予以省略，但是，除了作爲緩衝電 路之機能之外，於更新循環中，也進行圖1之更新電路所形 成之內部更新地址與外部地址之切換動作。 上述輸入緩衝器BA之輸出信號AX，供給地址緩衝 器2 0 6 — 1與20 6 — 2之輸入端子。該兩個地址緩衝 装-------4T------線 <讀先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國固家標準（CNS ) A4規格（2丨0X297公釐） -30- 411616 Α7 Β7 經濟部中央標準局員工消費合作杜印製 五、發明説明鉍） 器2 0 6 — 1與2 0 6 — 2係以一端側相鄰之方式被並排 配置於一直線上。然後’冗長專用所設之地址緩衝器 2 0 6 - 1之另端側，被配置不良地址記憶與比較電路 20 1 - 4，上述地址緩衝器206_2之另一端側’被 配置前解碼器,20 1 — 1、塊選擇器2.0 1 - 2。 像本實施例這樣，設有冗長專用之地址緩衝器2 0 6 - 1時，必須要有連接其輸出端子與不良地址記憶與比較 電路之配線通道。但是，像上述這樣，將地址緩衝器 2 0 6 — 1與2 0 6 — 2於一直線上相鄰配置，於各另一 端側設接受其輸出信號之電路時|傳達2個電路之輸出信 號之配線通道，幾乎於一直線並排被配置，所以，不會變 成增加配線通道寬度。藉此，可以防止設置上述2個地址 緩衝器2 0 6 - 1與2 0 6 - 2所造成之晶片面積之增大 〇 圖18係表示用於本發明之SDRAM之同步時鐘產 生電路之一實施例之電路圖β於該實施例中，爲了使被取 入SDRAM之內部畤鐘CLKou t之上升與外部時鐘 CLK i η之上升同步化，外部時鐘CLK i η其延遲時 間分別通過d 1、d 2與d 3之3個延遲電路，然後被輸 入前向*延遲·陣列電路（以下稱爲FDA) »於該 F DA中傳播之第η個循環之時鐘之上升邊緣，係藉由作 爲公共的（COMMON)而被傳播之第1循環之時 鐘之上升，使上述F DA中之傳播停止，同時，於與傳播 被停止之位置正好對稱之位置之向後·延遲·陣列（以下 {諳先閱讀背面之注f項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4规格（210X297公系） -31 - 經濟部中央梂準局員工消费合作社印装 411616 A7 ______ _B7___五、發明説明（29 ) 稱爲BDA)中之節點上，上升邊緣被傳送。 上述上升邊緣，係花費與FDA中之傳播時間t DA 正好相同之時間，於BDA中傳播，通過延遲時間d 2之 延遲電路（相當於內部時鐘驅動器），作爲內部時鐘 CLKo u t.而被輸出。上述F.DA中之第η循環之上升 邊緣，因爲第η + 1循環之COMMON之上升邊緣，而 使傳播停止*所以以下之（1 )之式子成立。此處， tCK爲時鐘CLKin之循環時間（1週期）。 d2 + dl + tDA=tCK ...... (1) 從上述外部時鐘CLK i η到內部時鐘CLKou t 之上升邊緣之傳播時間•沿著上述這樣之傳播路徑計算， 則可以獲得以下之（2)式》即，從外部時鐘CLKi η 到內內部時鐘CLKout ，正好等於2tCK，上述之 外部時鐘CLK i η與內部時鐘CLKo u t成爲同步· dl + d2 + dl + tDA+tDA+d2 = 2 (dl + d2+tDA) = 2 tCK...... (2) 圖19係表示說明使用上述同步時鐘產生電路時之冗 長方式之動作所用之說明圖。該說明圖係藉由使用上述之 時鐘同步化電路，而使內部時鐘產生所用之延遲時間 t CK成爲不需要，於時鐘C LK之上升之同時，於 ------------------------Φ * - (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) Μ规格（210X297公釐） -32 - 4116J6 經濟部中央標準局貝工消费合作社印策 A7 B7_五、發明説明（30 ) RA S定時產生系，移動到命令解碼動作，X地址系之中 ，於冗成系，成爲移動到X地址之分配信號t XD。藉此 只以上述延遲時間t CD，可使字線之選擇動作變快。 又|將地址輸入小塊與同步時鐘產生電路之設計上之位置 關係，以對於，各地址信號設置/.保持（.偏離幾乎爲零）成 爲相^等之方式予以配置•藉此，佔有地址取入之一半•可 以去除比內部時鐘產生所需要之時間爲長之設置/保持調 整用延遲電路之延遲。 上述之實施例所獲得之作用效果係如下所述。 (1 )將從地址端子所輸入之X地址信號予以取入> 形成內部地址信號之X地址緩衝器，先使其成爲作動狀態 ，將該內部地址信號與被記憶之X系不良地址作比較，檢 測出一致/不一致之靜態型電路所構成之不良地址記憶及 比較電路，使不良地址記憶及比較電路之啓動動先進行， 藉此，可以獲得使X系之選擇動作高速化之效果》 (2 )作爲上述地址緩衝器，使用藉由以上述控制電 路所形成之地址取入定時信號*進行閂鎖動作之直線閂鎖 電路，藉此，於取入有效之地址信號後•對應變化之外部 地址信號，內部地址信號變化所造成之浪費電流消費•可 以減低，此也爲其效果》 (3 )作爲上述不良地址記憶及比較電路，係利用， 由非反轉與反轉所構成之複數之互補地址信號，係分別被 施加於一端*另一端被共通連接而構成之複數對所形成之 保險絲手段 > 及判斷上述複數對之保險絲手段之共通連接 (請先聞讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4C格（210X297公釐） -33· 經濟部中央標準局員工消費合作社印装 A7 B7___五、發明説明&1 ) 側之位準爲一方之位準之邏輯閘電路，藉此，可以獲得以 少量之元件構成電路之效果。 (4 )從與外部端子所供給之時鐘信號同步所輸入之 控制信號之組合，來判斷動作模式，產生動作定時信號’ 同時，產生使.寫入信號及讀出信號與上.述時鐘信號徒步而 予以輸出入之定時信號之同步DRAM，藉由資料庫活潑 化信號*對應複數之記憶體資料庫！必須開始X系之選擇 動作，所以，本發明之靜態冗長方式之X系之選擇動作之 高速化之意義變得很大|此爲其效果。 (5 )對應冗長電路，取入地址端子所輸入之X地址 信號|形成內部地址信號之第1 X地址緩衝器，使其成爲 動作狀態，將該內部地址信號與被記憶之X系不良地址作 比較，檢測出一致/不一致信號之靜態型電路所構成之不 良地址記憶及比較電路予以供給，實質上使不良地址記憶 及比較電路之啓動動作先進行，達成動作之高速化•對應 標準電路從上述地址端子所輸入之X地址信號予以取入之 第2X地址緩衝器，'以對應資料庫活潑化信號之內部定時 信號，使成爲動作狀態，取入標準電路用之地址信號，藉 此，可以削減等待時之白白浪費之消費電力*此爲其效果 〇 (6 )使上述第1 X地址緩衝器，成爲藉由利用上述 控制電路所形成之地址取入定時信號，進行閂鎖動作之直 線閂鎖電路，藉此，可以削減冗長判斷後之上述第1之X 地址緩衝器之輸出側之白白浪費之電流消費*此爲其效果 411616 ---------A---------ΪΤ------^ (請先閲讀背面之注意事項再填寫L頁) 本紙張尺度適用中國固家標準（CMS ) A4说格（210X297公釐） _ 34 - 411616 經濟部中央標準局員工消费合作社印製 A7 B7 _五、發明説明（32 ) 0 (7 )上述第1之地址緩衝器及第2之地址緩衝器之 一端側相鄰接之方式被並排配置於一直線上 > 於第1之地 址緩衝器之它端側，被配置上述不良地址記憶及比較電路 ，上述第2之.地址緩衝器之它端側，被.配置上述前解碼電 路，藉此，連接上述2個地址緩衝器之輸出及與其對應之 電路之輸入之配線通道，以上述鄰接點爲界線，可以左右 分離，所以，可以防止實質上之配線通道寬度之增加，此 爲其效果。： (8 )上述時鐘信號，係由包含：使從外部端子所輸 入之時鐘延遲之輸入段電路，及構成接受通過該輸入段電 路之脈衝信號，依序將該輸出信號傳播之基本延遲單位予 以構成之邏輯積閘電路所構成之前向·延遲·陣列，及接 受通過上述輸入段電路之脈衝與各邏輯積閘電路之輸出信 號，將其輸出作爲上述前向*延遲·陣列之指定之邏輯積 閘之閘控制信號，而予以傳送之鏡控制信號，及從上述鏡 控制電路供給對應之'輸出信號，將通過該鏡控制電路之脈 衝邊緣朝向與上述前向*延遲·陣列相反方向傳播之基本 延遲單位予以構成之邏輯積閘電路所形成之向後*延遲· 陣列之同步時鐘產生電路所形成：從上述向後·延遲•陣 列所輸出之時鐘信號，係與上述外部端子所輸入之時鐘遲 2週期，而相位成爲一致者。藉此* X系之選擇動作可以 更高速化，此爲其效果。 以上係依據實施例說明本案發明者之發明，但是，本 ----------^-------1T------^ - - (对先W讀背面之注意事項再填寫木頁) 本紙張尺度適用中國固家揉準（CNS >六4说格（210X297公釐） _ 35 · 411616 A7 B7 五、發明説明) 發明並不只限於上述實施例，只要不脫離其主旨，可作各 種之變更。例如，作爲同步時鐘產生電路，可以使用 PLL(鎖相環路）電路或DLL(延遲鎖相環路）電路 。又，除了同步DRAM之外，於非同期型之動態型 R A Μ，也可.以同樣適用。於該非同期•型之動態型R A Μ *以/RA S信號之低位準之變化定時，X系之地址信號 之取入被進行之點與上述S DRAM不同。藉由應用像這 樣之非同期之動態型R A Μ *利用地址信號之裝設時間， 冗長電路之不良地址之判定同樣地先進行，所以可以期待 X系選擇動作之高速化。本發明之動態型RAM之記憶體 陣列之具體構成，可以採用種種實施型態。 經濟部中央標準局員工消费合作社印製 本發明所揭示之內容之代表性者所獲得之效果，簡單 作一說明。即，將從地址端子所輸入之X地址信號予以取 入，形成內部.地址信號之X地址暧衝器，先使其成爲作動 狀態，將該內部地址信號與被記憶之X系不良地址作比較 ，檢測出一致/不一致之靜態型電路所構成之不良地址記 憶及比較電路，使不良地址記憶及比較電路之啓動動先進 行，藉此，可以獲得使X系之選擇動作高速化之效果。 -36- {請先閲讀背面之注意事項再填寫本頁) 本紙張尺度通用中國國家揉率< CNS ) A4规格（2丨0X297公釐）