KR20160044850A - 어드레스 디코딩 회로 및 그것을 포함하는 반도체 장치 - Google Patents

어드레스 디코딩 회로 및 그것을 포함하는 반도체 장치 Download PDF

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Abstract

본 발명에 따른 어드레스 디코딩 회로는 메인 어드레스를 래치 신호에 응답하여 래치하고, 래치된 메인 어드레스를 출력하도록 구성된 메인 어드레스 처리부; 상기 메인 어드레스가 결함 영역에 대응하는지를 판단하고, 판단 결과에 따라 리페어 어드레스 및 리페어 신호를 출력하도록 구성된 리페어부; 상기 래치된 메인 어드레스, 상기 리페어 어드레스 및 상기 리페어 신호를 동기화 신호에 동기화시키고, 동기화된 메인 어드레스, 동기화된 리페어 어드레스 및 동기화된 리페어 신호를 출력하도록 구성된 동기화부; 및 디코딩 신호에 응답하여, 상기 동기화된 메인 어드레스 및 상기 동기화된 리페어 어드레스 중 어느 하나를 디코딩하도록 구성된 디코더를 포함한다.

Description

어드레스 디코딩 회로 및 그것을 포함하는 반도체 장치{ADDRESS DECODING CIRCUIT AND SEMICONDUCTOR APPARATUS INCLUDING THEREOF}
본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 반도체 메모리 장치로 입력된 어드레스를 디코딩하는 회로에 관한 것이다.
반도체 장치, 그 중에서도 반도체 메모리 장치는 데이터를 저장하는 용도로 사용될 수 있다. 메모리 장치는 그 타입을 크게 불휘발성과 휘발성으로 구분할 수 있다.
불휘발성 메모리 장치는 전원이 인가되지 않더라도 저장된 데이터를 유지할 수 있다. 불휘발성 메모리 장치는 낸드 플래시(NAND Flash) 또는 노어 플래시(NOR Flash)와 같은 플래시 메모리 장치, FeRAM(ferroelectrics Random Access Memory), PCRAM(Phase-Change Random Access Memory), MRAM(Magnetic Random Access Memory) 또는 ReRAM(Resistive Random Access Memory) 등을 포함할 수 있다.
휘발성 메모리 장치는 전원이 인가되지 않는 경우 저장된 데이터를 유지하지 못하고 소실할 수 있다. 휘발성 메모리 장치는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory) 등을 포함할 수 있다. 휘발성 메모리 장치는 비교적 빠른 처리 속도에 기반하여, 데이터 처리 시스템에서 일반적으로 버퍼 메모리 장치, 캐시 메모리 장치, 동작 메모리 장치 등의 용도로 사용될 수 있다.
본 발명의 실시 예는 반도체 장치의 고속 동작에서 어드레스 처리를 위한 동작 마진이 향상된 어드레스 디코딩 회로를 제공하는 데 있다.
본 발명의 실시 예에 따른 어드레스 디코딩 회로는 메인 어드레스를 래치 신호에 응답하여 래치하고, 래치된 메인 어드레스를 출력하도록 구성된 메인 어드레스 처리부; 상기 메인 어드레스가 결함 영역에 대응하는지를 판단하고, 판단 결과에 따라 리페어 어드레스 및 리페어 신호를 출력하도록 구성된 리페어부; 상기 래치된 메인 어드레스, 상기 리페어 어드레스 및 상기 리페어 신호를 동기화 신호에 동기화시키고, 동기화된 메인 어드레스, 동기화된 리페어 어드레스 및 동기화된 리페어 신호를 출력하도록 구성된 동기화부; 및 디코딩 신호에 응답하여, 상기 동기화된 메인 어드레스 및 상기 동기화된 리페어 어드레스 중 어느 하나를 디코딩하도록 구성된 디코더를 포함할 수 있다.
본 발명의 실시 예에 따른 어드레스 디코딩 회로는 메인 어드레스를 지연시키고, 지연된 메인 어드레스를 제2 메인 어드레스로서 출력하도록 구성된 메인 어드레스 처리부; 상기 메인 어드레스가 결함 영역에 대응하는지를 판단하고, 판단 결과에 따라 리페어 어드레스를 출력하도록 구성된 리페어부; 상기 제2 메인 어드레스와 상기 리페어 어드레스를 동기화 신호에 동기화시키고, 동기화된 제2 메인 어드레스, 동기화된 리페어 어드레스를 출력하도록 구성된 동기화부; 및 상기 동기화된 제2 메인 어드레스 및 상기 동기화된 리페어 어드레스 중 어느 하나를 디코딩하도록 구성된 디코더를 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 장치는 메인 영역 및 리던던시 영역을 포함하는 메모리 영역; 및 상기 메인 영역에 대응하는 메인 어드레스를 처리하도록 구성된 어드레스 디코딩부를 포함하되, 상기 어드레스 디코딩부는, 상기 메인 어드레스를 래치하고, 래치된 메인 어드레스를 출력하도록 구성된 메인 어드레스 처리부; 상기 메인 어드레스 및 결함 영역 정보를 참조하여, 리페어 어드레스 및 리페어 신호를 출력하도록 구성된 리페어부; 상기 래치된 메인 어드레스, 상기 리페어 어드레스 및 상기 리페어 신호를 동기화 신호에 동기화시키고, 동기화된 메인 어드레스, 동기화된 리페어 어드레스 및 동기화된 리페어 신호를 출력하도록 구성된 동기화부; 및 디코딩 신호에 응답하여, 상기 동기화된 메인 어드레스 및 상기 동기화된 리페어 어드레스 중 어느 하나를 디코딩하도록 구성된 디코더를 포함할 수 있다.
본 발명의 실시 예에 따른 어드레스 디코딩 회로는 메인 어드레스와 리페어 어드레스를 동기화시키기 위한 타이밍 마진을 향상시킬 수 있다.
도1은 본 발명의 실시 예에 따른 어드레스 디코딩 회로를 개략적으로 도시한 블록도,
도2는 도1에 도시된 메인 어드레스 처리부를 개략적으로 도시한 블록도,
도3은 도2에 도시된 제1 서브 처리부를 상세하게 도시한 회로도,
도4는 도1에 도시된 어드레스 디코딩 회로의 동작 방법을 설명하기 위한 파형도,
도5는 도1의 어드레스 디코딩 회로에 의해 실현되는 본 발명의 효과를 설명하기 위한 도면,
도6은 본 발명의 실시 예에 따른 반도체 장치를 개략적으로 도시한 블록도이다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도1은 본 발명의 실시 예에 따른 어드레스 디코딩 회로(10)를 개략적으로 도시한 블록도이다.
어드레스 디코딩 회로(10)는 입력된 메인 어드레스(AD<0:i>)에 따라 반도체장치의 메모리 영역(미도시)의 특정 영역을 액세스하기 위한 제어 신호(CS)를 출력할 수 있다. 예를 들어, 어드레스 디코딩 회로(10)는 입력된 메인 어드레스(AD<0:i>)가 메모리 영역의 정상 영역에 대응하는 경우, 메인 어드레스(AD<0:i>)를 디코딩함으로써 제어 신호(CS)를 출력할 수 있다. 따라서, 메인 어드레스(AD<0:i>)에 대응하는 해당 정상 영역이 액세스될 수 있다. 다른 예로서, 어드레스 디코딩 회로(10)는 입력된 메인 어드레스(AD<0:i>)가 메모리 영역의 결함 영역에 대응하는 경우, 메인 어드레스(AD<0:i>) 대신 리페어 어드레스를 디코딩함으로써 제어 신호(CS)를 출력할 수 있다. 따라서, 해당 결함 영역 대신 리페어 어드레스(RAD<0:j>)에 대응하는 리던던시 영역이 액세스될 수 있다.
어드레스 디코딩 회로(10)는 메인 어드레스 처리부(100), 리페어부(200), 동기화부(300) 및 디코더(400)를 포함할 수 있다.
메인 어드레스 처리부(100)는 메인 어드레스(AD<0:i>)를 입력받고, 입력된 메인 어드레스(AD<0:i>)를 래치 신호(LTS)에 응답하여 래치하고, 래치된 메인 어드레스(LTAD<0:i>)를 출력할 수 있다. 메인 어드레스 처리부(100)는 입력된 메인 어드레스(AD<0:i>)를 지연시켜 출력할 수 있다.
리페어부(200)는 메인 어드레스(AD<0:i>)를 입력받고, 입력된 메인 어드레스(AD<0:i>)가 결함 영역에 대응하는지를 판단하고, 판단 결과에 따라 리페어 어드레스(RAD<0:j>) 및 리페어 신호(RPS)를 출력할 수 있다. 리페어부(200)는 메인 어드레스(AD<0:i>)를 결함 영역의 어드레스와 비교함으로써, 메인 어드레스(AD<0:i>)가 결함 영역에 대응하는지를 판단할 수 있다. 구체적으로, 리페어부(200)는, 메인 어드레스(AD<0:i>)가 결함 영역의 어드레스와 동일한 경우, 메인 어드레스(AD<0:i>)가 결함 영역에 대응하는 것으로 판단할 수 있다. 리페어부(200)는, 메인 어드레스(AD<0:i>)가 결함 영역에 대응하는 것으로 판단되는 경우, 결함 영역을 대체하기 위한 리던던시 영역의 리페어 어드레스(RAD<0:j>) 및 인에이블된 리페어 신호(RPS)를 출력하고, 메인 어드레스(AD<0:i>)가 결함 영역에 대응하지 않은 것으로 판단되는 경우, 디스에이블된 리페어 신호(RPS)를 출력할 수 있다.
리페어부(200)는 메인 어드레스(AD<0:i>)와 비교하기 위해서 결함 영역의 어드레스에 대한 정보, 즉, 결함 영역 정보를 저장할 수 있다. 리페어부(200)는 메인 어드레스(AD<0:i>)에 대한 판단 결과에 따라 리페어 어드레스(RAD<0:j>)로 출력하기 위한 리던던시 영역의 어드레스에 대한 정보를 저장할 수 있다.
동기화부(300)는 래치된 메인 어드레스(LTAD<0:i>), 리페어 어드레스(RAD<0:j>) 및 리페어 신호(RPS)를 입력받아 동기화 신호(SYS)에 동기화시키고, 동기화된 메인 어드레스(SYAD<0:i>), 동기화된 리페어 어드레스(SYRAD<0:j>) 및 동기화된 리페어 신호(SYRPS)를 디코더(400)로 출력할 수 있다. 동기화부(300)는 동기화 신호(SYS)에 응답하여 입력된 신호를 출력하는 복수의 플립플롭들을 포함할 수 있다.
디코더(400)는 디코딩 신호(DCS)에 응답하여, 동기화된 메인 어드레스(SYAD<0:i>) 및 동기화된 리페어 어드레스(SYRAD<0:j>) 중 어느 하나를 디코딩할 수 있다. 디코더(400)는 동기화된 리페어 신호(SYRPS)에 따라 동기화된 메인 어드레스(SYAD<0:i>) 및 동기화된 리페어 어드레스(SYRAD<0:j>) 중 어느 하나를 디코딩할 수 있다. 구체적으로, 디코더(400)는 동기화된 리페어 신호(SYRPS)가 디스에이블된 경우 동기화된 메인 어드레스(SYAD<0:i>)를 디코딩하고, 동기화된 리페어 신호(SYRPS)가 인에이블된 경우 동기화된 리페어 어드레스(SYRAD<0:j>)를 디코딩할 수 있다. 디코더(400)는 디코딩 결과로서 제어 신호(CS)를 출력할 수 있다.
반도체 장치의 신호 전송이 고속화됨에 따라 동기화부의 동작 마진이 문제가 될 수 있다. 본 발명의 실시 예에 따르면, 메인 어드레스 처리부(100)는 메인 어드레스(AD<0:i>)를 래치함으로써 동기화부(300)가 래치된 메인 어드레스(LTAD<0:i>) 및 리페어 어드레스(RAD<0:j>)를 동기화하기 위한 타이밍 마진을 충분하게 확보할 수 있도록 리페어부(200)의 처리 시간을 보상할 수 있다. 메인 어드레스 처리부(100)가 메인 어드레스(AD<0:i>)를 래치하는 시간은 리페어부(200)의 처리 시간에 근거하여 조정될 수 있을 것이다. 또한, 메인 어드레스 처리부(100)가 메인 어드레스(AD<0:i>)를 래치하는 시간은 동기화부(300)의 타이밍 마진을 고려하여 조정될 수 있을 것이다. 예를 들어, 메인 어드레스 처리부(100)는 리페어부(200)가 리페어 어드레스(RAD<0:j>)를 출력하는 동안 메인 어드레스(AD<0:i>)를 래치할 수 있다.
도2는 도1에 도시된 메인 어드레스 처리부(100)를 개략적으로 도시한 블록도이다.
메인 어드레스 처리부(100)는 복수의 서브 처리부들(110~130)을 포함할 수 있다.
메인 어드레스(AD<0:i>)가 복수의 비트들로 구성될 때, 복수의 서브 처리부들(110~130) 각각은 메인 어드레스(AD<0:i>)의 대응하는 비트(AD<0>)를 입력받을 수 있다. 복수의 서브 처리부들(110~130) 각각은 래치 신호(LTS)에 응답하여 입력받은 메인 어드레스(AD<0:i>)의 대응하는 비트(AD<0>)를 래치하고, 래치된 메인 어드레스(LTAD<0:i>)의 대응하는 비트를 출력할 수 있다. 복수의 서브 처리부들(110~130) 각각은 입력받은 메인 어드레스(AD<0:i>)의 대응하는 비트(AD<0>)를 지연시켜 출력할 수 있다.
도3은 도2에 도시된 제1 서브 처리부(110)를 상세하게 도시한 회로도이다. 도2의 복수의 서브 처리부들(110~130)은 실질적으로 동일하게 구성되고 동작할 수 있으므로, 설명의 간편화를 위해 제1 서브 처리부(110)를 예로 들어 설명할 것이다.
제1 서브 처리부(110)는 메인 어드레스(AD<0:i>)의 대응하는 비트(AD<0>)를 래치 신호(LTS)에 응답하여 래치하고, 래치된 대응하는 비트(LTAD<0>)를 출력할 수 있다. 제1 서브 처리부(110)는 메인 어드레스(AD<0:i>)의 대응하는 비트(AD<0>)를 지연시켜 출력할 수 있다.
제1 서브 처리부(110)는 전달부(111), 래치부(113) 및 출력부(115)를 포함할 수 있다.
전달부(111)는 메인 어드레스(AD<0:i>)의 대응하는 비트(AD<0>)를 입력받고, 래치 신호(LTS)에 응답하여 입력된 대응하는 비트(AD<0>)를 래치부(113)로 출력할 수 있다. 전달부(111)는 래치 신호(LTS)가 인에이블된 경우 대응하는 비트(AD<0>)를 래치부(113)로 출력하고, 래치 신호(LTS)가 디스에이블된 경우 대응하는 비트(AD<0>)를 차단할 수 있다.
전달부(111)는 제1 인버터(IV1) 및 패스게이트(PG)를 포함할 수 있다. 제1 인버터(IV1)는 래치 신호(LTS)를 반전시켜 출력할 수 있다. 패스 게이트(PG)는 래치 신호(LTS) 및 제1 인버터(IV1)의 출력 신호에 응답하여 대응하는 비트(AD<0>)를 래치부(113)로 전달할 수 있다.
래치부(113)는 전달부(111)로부터 전달된 대응하는 비트(AD<0>)를 래치할 수 있다. 래치부(113)는 제2 인버터(IV2) 및 제3 인버터(IV3)를 포함할 수 있다. 제2 인버터(IV2)는 전달부(111)로부터 전달된 대응하는 비트(AD<0>)를 반전시켜 출력할 수 있다. 제3 인버터(IV3)는 제2 인버터(IV2)의 출력을 반전시켜 제2 인버터(IV2)로 출력할 수 있다.
출력부(115)는 래치부(113)에 의해 래치된 대응하는 비트(LTAD<0>)를 출력할 수 있다. 출력부(115)는 제4 인버터(IV4)를 포함할 수 있다. 제4 인버터(IV4)는 제2 인버터(IV2)의 출력을 반전시켜 출력할 수 있다.
도4는 도1에 도시된 어드레스 디코딩 회로(10)의 동작 방법을 설명하기 위한 파형도이다. 도4에서, 어드레스 디코딩 회로(10)로 입력되는 메인 어드레스들(AD<0:i>) 중 메인 어드레스(AD_1)는 정상 영역에 대응하고, 메인 어드레스(AD_2)는 결함 영역에 대응하고, 그리고 메인 어드레스(AD_3)는 정상 영역에 대응하는 것으로 가정할 것이다.
이하, 도1 및 도4를 참조하여, 어드레스 디코딩 회로(10)의 동작 방법이 상세하게 설명될 것이다.
어드레스 디코딩 회로(10)는 메인 어드레스(AD_1)를 입력받을 수 있다. 메인 어드레스(AD_1)는 메인 어드레스 처리부(100) 및 리페어부(200)로 입력될 수 있다.
메인 어드레스 처리부(100)는 래치 신호(LTS)에 응답하여 메인 어드레스(AD_1)를 래치하고, 래치된 메인 어드레스(LTAD_1)를 출력할 수 있다.
리페어부(200)는 입력된 메인 어드레스(AD_1)가 결함 영역에 대응하는지를 판단하고, 판단 결과에 따라 리페어 어드레스(RAD<0:j>) 및 리페어 신호(RPS)를 출력할 수 있다. 가정한 바에 따라, 리페어부(200)는 메인 어드레스(AD_1)가 결함 영역에 대응하지 않는 것으로 판단할 것이다. 따라서, 리페어부(200)는 디스에이블된 리페어 신호(RPS)를 출력할 수 있다. 그리고, 이때 출력되는 리페어 어드레스(RAD<0:j>)는 무의미한 신호일 것이다.
동기화부(300)는 래치된 메인 어드레스(LTAD_1), 리페어 어드레스(RAD<0:j>) 및 리페어 신호(RPS)를 동기화 신호(SYS)에 동기화시키고, 동기화된 메인 어드레스(SYAD_1), 동기화된 리페어 어드레스(SYRAD<0:j>) 및 동기화된 리페어 신호(SYRPS)를 출력할 수 있다.
디코더(400)는 디코딩 신호(DCS)에 응답하여, 동기화된 메인 어드레스(SYAD_1) 및 동기화된 리페어 어드레스(SYRAD<0:j>) 중 어느 하나를 디코딩할 수 있다. 디코더(400)는 동기화된 리페어 신호(SYRPS)가 디스에이블 상태이므로, 동기화된 메인 어드레스(SYAD_1)를 디코딩하고, 디코딩 결과를 제어 신호(CS)로 출력할 수 있다.
이어서, 어드레스 디코딩 회로(10)는 메인 어드레스(AD_2)를 입력받을 수 있다. 메인 어드레스(AD_2)는 메인 어드레스 처리부(100) 및 리페어부(200)로 입력될 수 있다.
메인 어드레스 처리부(100)는 래치 신호(LTS)에 응답하여 메인 어드레스(AD_2)를 래치하고, 래치된 메인 어드레스(LTAD_2)를 출력할 수 있다.
리페어부(200)는 입력된 메인 어드레스(AD_2)가 결함 영역에 대응하는지를 판단하고, 판단 결과에 따라 리페어 어드레스(RAD<0:j>) 및 리페어 신호(RPS)를 출력할 수 있다. 가정한 바에 따라, 리페어부(200)는 메인 어드레스(AD_2)가 결함 영역에 대응하는 것으로 판단할 것이다. 따라서, 리페어부(200)는 결함 영역을 대체하기 위한 리던던시 영역의 리페어 어드레스(RAD_2) 및 인에이블된 리페어 신호(RPS)를 출력할 수 있다.
동기화부(300)는 래치된 메인 어드레스(LTAD_2), 리페어 어드레스(RAD_2) 및 리페어 신호(RPS)를 동기화 신호(SYS)에 동기화시키고, 동기화된 메인 어드레스(SYAD_2), 동기화된 리페어 어드레스(SYRAD_2) 및 동기화된 리페어 신호(SYRPS)를 출력할 수 있다.
디코더(400)는 디코딩 신호(DCS)에 응답하여, 동기화된 메인 어드레스(SYAD_2) 및 동기화된 리페어 어드레스(SYRAD_2) 중 어느 하나를 디코딩할 수 있다. 디코더(400)는 동기화된 리페어 신호(SYRPS)가 인에이블 상태이므로, 동기화된 리페어 어드레스(SYRAD_2)를 디코딩하고, 디코딩 결과를 제어 신호(CS)로 출력할 수 있다.
이어서, 어드레스 디코딩 회로(10)는 정상 영역에 대응하는 메인 어드레스(AD_3)를 입력받을 수 있다. 어드레스 디코딩 회로(10)는 앞서 메인 어드레스(AD_1)를 처리한 동작 방법과 실질적으로 유사하게 동작할 수 있다.
도5는 도1의 어드레스 디코딩 회로(10)에 의해 실현되는 발명의 효과를 설명하기 위한 도면이다.
디코더(400)가 일정한 주파수로 인에이블되는 디코딩 신호(DCS)에 응답하여 메인 어드레스(AD<0:i>) 및 리페어 어드레스(RAD<0:j>) 중 어느 하나를 선택적으로 디코딩할 수 있도록, 동기화부(300)는 디코딩부로 동기화된 메인 어드레스(SYAD<0:i>), 동기화된 리페어 어드레스(SYRAD<0:j>) 및 동기화된 리페어 신호(SYRPS)를 제공하여야 한다. 이때, 리페어 어드레스(RAD<0:j>)는 리페어부(200)의 메인 어드레스(AD<0:i>)에 대한 판단 과정을 거쳐 출력되기 때문에, 동기화부(300)의 동작 마진이 문제가 될 수 있지만, 본 발명은 메인 어드레스 처리부(100)를 통해 동기화부(300) 동작 마진을 충분히 확보할 수 있다.
도5를 참조하면, 메인 어드레스 처리부(100)는 메인 어드레스(AD)를 래치하고, 래치된 메인 어드레스(LTAD)를 동기화부(300)로 출력할 수 있다. 리페어부(200)는 메인 어드레스(AD)가 결함 영역에 대응하는지를 판단하고, 리페어 어드레스(RAD)를 동기화부(300)로 출력할 수 있다. 그 결과, 동기화부(300)는 래치된 메인 어드레스(LTAD)와 리페어 어드레스(RAD)를 동기화 신호(SYS)에 동기화시키기 위한 타이밍 마진을 제2 시간만큼 확보할 수 있다.
만일, 메인 어드레스(AD)가 메인 어드레스 처리부(100)를 거치지 않고 동기화부(300)로 바로 입력되는 경우라면, 동기화부(300)는 메인 어드레스(AD)와 리페어 어드레스(RAD)를 동기화 신호(SYS)에 동기화시키기 위한 타이밍 마진을 단지 제1 시간만큼 확보할 수 있을 것이다.
정리하면, 메인 어드레스 처리부(100)는 메인 어드레스(AD<0:i>)를 래치함으로써 동기화부(300)가 래치된 메인 어드레스(LTAD<0:i>) 및 리페어 어드레스(RAD<0:j>)를 동기화하기 위한 타이밍 마진을 충분하게 확보할 수 있도록 리페어부(200)의 처리 시간을 보상할 수 있다. 메인 어드레스 처리부(100)가 메인 어드레스(AD<0:i>)를 래치하는 시간은 리페어부(200)의 처리 시간에 근거하여 조정될 수 있을 것이다. 메인 어드레스 처리부(100)가 메인 어드레스(AD<0:i>)를 래치하는 시간은 동기화부(300)의 타이밍 마진을 고려하여 조정될 수 있을 것이다. 예를 들어, 메인 어드레스 처리부(100)는 리페어부(200)가 리페어 어드레스(RAD<0:j>)를 출력하는 동안 메인 어드레스(AD<0:i>)를 래치할 수 있다. 이러한 경우, 동기화부(300)는 래치된 메인 어드레스(LTAD<0:i>) 및 리페어 어드레스(RAD<0:j>)를 동기화하기 위한 타이밍 마진을 최대로 확보할 수 있을 것이다.
도6은 본 발명의 실시 예에 따른 반도체 장치(1000)를 개략적으로 도시한 블록도이다. 반도체 장치(1000)는, 예를 들어, 불휘발성 메모리 장치일 수 있지만, 이에 제한되는 것은 아니다.
반도체 장치(1000)는 호스트 장치, 컨트롤러와 같은 외부 장치(미도시)의 제어에 따라 동작할 수 있다. 예를 들어, 반도체 장치(1000)는 외부 장치로부터 제공된 라이트 커맨드에 응답하여 데이터를 저장하고, 리드 커맨드에 응답하여 저장된 데이터를 외부 장치로 전송할 수 있다.
반도체 장치(1000)는 제어 로직(1100), 인터페이스부(1200), 신호 생성부(1300), 어드레스 디코딩부(1400), 데이터 입출력부(1500) 및 메모리 영역(1600)를 포함할 수 있다.
제어 로직(1100)은 반도체 장치(1000)의 제반 동작을 제어할 수 있다. 제어 로직(1100)은 외부 장치로부터 제공된 액세스 커맨드, 예를 들어, 라이트, 리드 또는 소거 커맨드에 응답하여 메모리 영역(1600)에 대한 라이트, 리드 또는 소거 동작을 제어할 수 있다.
인터페이스부(1200)는 외부 장치와 액세스 커맨드를 포함한 각종 제어 신호들 및 데이터를 주고 받을 수 있다. 인터페이스부(1200)는 입력된 각종 제어 신호들 및 데이터를 반도체 장치(1000)의 내부 유닛들로 전송할 수 있다. 인터페이스부(1200)는 외부 장치로부터 입력된 메인 어드레스(AD)를 어드레스 디코딩부(1400)로 전송할 수 있다.
신호 생성부(1300)는 제어 로직(1100)의 제어에 따라 래치 신호(LTS), 동기화 신호(SYS) 및 디코딩 신호(DCS)를 생성하고 어드레스 디코딩부(1400)로 제공할 수 있다.
어드레스 디코딩부(1400)는 메인 영역(1610)에 대응하는 메인 어드레스(AD)에 따라 워드 라인들(WL)이 선택적으로 구동되도록 제어할 수 있다. 어드레스 디코딩부(1400)는 메인 어드레스(AD)에 따라 비트 라인들(BL)이 선택적으로 구동되도록 데이터 입출력부(1500)를 제어할 수 있다. 어드레스 디코딩부(1400)는 메인 어드레스(AD)와 결함 영역 정보를 참조하여, 메인 어드레스(AD)에 대응하는 메인 영역(1610)이 결함 영역인지를 판단하고, 판단 결과에 따라 메인 어드레스(AD)를 디코딩하거나 리던던시 영역(1620)에 대응하는 리페어 어드레스를 디코딩할 수 있다. 어드레스 디코딩부(1400)는 도1에 도시된 어드레스 디코딩 회로(10)와 실질적으로 유사하게 구성될 수 있고, 동작할 수 있다.
데이터 입출력부(1500)는 인터페이스부(1200)로부터 전송된 데이터를 비트 라인들(BL)을 통해 메모리 영역(1600)으로 전송할 수 있다. 데이터 입출력부(1500)는 메모리 영역(1600)으로부터 비트 라인들(BL)을 통해 리드된 데이터를 인터페이스부(1200)로 전송할 수 있다.
메모리 영역(1600)은 워드 라인들(WL)과 비트 라인들(BL)이 교차하는 영역에 각각 배치된 복수의 메모리 셀들(미도시)을 포함할 수 있다. 메모리 셀들은 셀 당 저장되는 데이터 비트 수에 따라 구별될 수 있다. 예를 들어, 메모리 셀들은 셀 당 1비트를 저장하는 싱글 레벨 셀과 셀 당 적어도 2비트들을 저장하는 멀티 레벨 셀로 구별될 수 있다.
메모리 영역(1600)은 메인 영역(1610) 및 메인 영역(1610)이 결함을 가지는 경우 메인 영역(1610)에 대체되는 리던던시 영역(1620)을 포함할 수 있다. 메모리 영역(1600)은 결함 영역 정보를 저장할 수 있고, 결함 영역 정보는, 예를 들어, 동작 개시 시 어드레스 디코딩부(1400)로 로딩되어 어드레스 디코딩부(1400)가 메인 어드레스(AD)와 비교 판단하는 데 사용될 수 있다.
본 발명이 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10 : 어드레스 디코딩 회로
100 : 메인 어드레스 처리부
200 : 리페어부
300 : 동기화부
400 : 디코더

Claims (15)

  1. 메인 어드레스를 래치 신호에 응답하여 래치하고, 래치된 메인 어드레스를 출력하도록 구성된 메인 어드레스 처리부;
    상기 메인 어드레스가 결함 영역에 대응하는지를 판단하고, 판단 결과에 따라 리페어 어드레스 및 리페어 신호를 출력하도록 구성된 리페어부;
    상기 래치된 메인 어드레스, 상기 리페어 어드레스 및 상기 리페어 신호를 동기화 신호에 동기화시키고, 동기화된 메인 어드레스, 동기화된 리페어 어드레스 및 동기화된 리페어 신호를 출력하도록 구성된 동기화부; 및
    디코딩 신호에 응답하여, 상기 동기화된 메인 어드레스 및 상기 동기화된 리페어 어드레스 중 어느 하나를 디코딩하도록 구성된 디코더를 포함하는 어드레스 디코딩 회로.
  2. 제1항에 있어서,
    상기 메인 어드레스 처리부는, 상기 리페어부가 상기 리페어 어드레스 및 상기 리페어 신호를 출력하는 동안 상기 메인 어드레스를 래치하는 어드레스 디코딩 회로.
  3. 제1항에 있어서,
    상기 메인 어드레스 처리부는,
    상기 메인 어드레스를 입력받고, 상기 래치 신호에 응답하여 상기 메인 어드레스를 출력하도록 구성된 전달부;
    상기 전달부로부터 전달된 상기 메인 어드레스를 래치하도록 구성된 래치부; 및
    상기 래치부에 의해 래치된 메인 어드레스를 출력하도록 구성된 출력부를 포함하는 어드레스 디코딩 회로.
  4. 제1항에 있어서,
    상기 디코더는 상기 동기화된 리페어 신호에 따라 상기 동기화된 메인 어드레스 및 상기 동기화된 리페어 어드레스 중 어느 하나를 디코딩하는 어드레스 디코딩 회로.
  5. 메인 어드레스를 지연시키고, 지연된 메인 어드레스를 제2 메인 어드레스로서 출력하도록 구성된 메인 어드레스 처리부;
    상기 메인 어드레스가 결함 영역에 대응하는지를 판단하고, 판단 결과에 따라 리페어 어드레스를 출력하도록 구성된 리페어부;
    상기 제2 메인 어드레스와 상기 리페어 어드레스를 동기화 신호에 동기화시키고, 동기화된 제2 메인 어드레스, 동기화된 리페어 어드레스를 출력하도록 구성된 동기화부; 및
    상기 동기화된 제2 메인 어드레스 및 상기 동기화된 리페어 어드레스 중 어느 하나를 디코딩하도록 구성된 디코더를 포함하는 어드레스 디코딩 회로.
  6. 제5항에 있어서,
    상기 리페어부는 상기 메인 어드레스를 상기 결함 영역의 어드레스와 비교하는 반도체 장치의 어드레스 디코딩 회로.
  7. 제5항에 있어서,
    상기 리페어부는 상기 메인 어드레스가 상기 결함 영역의 어드레스와 동일한 경우 인에이블된 리페어 신호를 출력하는 반도체 장치의 어드레스 디코딩 회로.
  8. 제7항에 있어서,
    상기 동기화부는 상기 리페어 신호를 상기 동기화 신호에 동기화시키고, 동기화된 리페어 신호를 출력하는 어드레스 디코딩 회로.
  9. 제8항에 있어서,
    상기 디코더는 상기 동기화된 리페어 신호가 디스에이블된 경우 상기 동기화된 제2 메인 어드레스를 디코딩하고, 상기 동기화된 리페어 신호가 인에이블된 경우 상기 동기화된 리페어 어드레스를 디코딩하는 어드레스 디코딩 회로.
  10. 메인 영역 및 리던던시 영역을 포함하는 메모리 영역; 및
    상기 메인 영역에 대응하는 메인 어드레스를 처리하도록 구성된 어드레스 디코딩부를 포함하되,
    상기 어드레스 디코딩부는,
    상기 메인 어드레스를 래치하고, 래치된 메인 어드레스를 출력하도록 구성된 메인 어드레스 처리부;
    상기 메인 어드레스 및 결함 영역 정보를 참조하여, 리페어 어드레스 및 리페어 신호를 출력하도록 구성된 리페어부;
    상기 래치된 메인 어드레스, 상기 리페어 어드레스 및 상기 리페어 신호를 동기화 신호에 동기화시키고, 동기화된 메인 어드레스, 동기화된 리페어 어드레스 및 동기화된 리페어 신호를 출력하도록 구성된 동기화부; 및
    디코딩 신호에 응답하여, 상기 동기화된 메인 어드레스 및 상기 동기화된 리페어 어드레스 중 어느 하나를 디코딩하도록 구성된 디코더를 포함하는 반도체 장치.
  11. 제10항에 있어서,
    상기 메인 어드레스 처리부는, 상기 리페어부가 상기 리페어 어드레스를 출력하는 동안 상기 메인 어드레스를 래치하는 반도체 장치.
  12. 제10항에 있어서,
    상기 메인 어드레스 처리부는,
    상기 메인 어드레스를 입력받고, 래치 신호에 응답하여 상기 메인 어드레스를 출력하도록 구성된 전달부;
    상기 전달부로부터 전달된 상기 메인 어드레스를 래치하도록 구성된 래치부; 및
    상기 래치부에 의해 래치된 메인 어드레스를 출력하도록 구성된 출력부를 포함하는 반도체 장치.
  13. 제10항에 있어서,
    상기 리페어부는 상기 메인 어드레스가 상기 결함 영역의 어드레스와 동일한 경우 인에이블된 리페어 신호를 출력하는 반도체 장치.
  14. 제13항에 있어서,
    상기 디코더는 상기 동기화된 리페어 신호의 인에이블 여부에 따라 상기 동기화된 메인 어드레스 및 상기 동기화된 리페어 어드레스 중 어느 하나를 디코딩하는 반도체 장치.
  15. 제10항에 있어서,
    상기 결함 영역 정보는 상기 메모리 영역에 저장되고, 동작 개시 시 상기 리페어부로 로딩되는 반도체 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10902898B2 (en) 2018-11-05 2021-01-26 SK Hynix Inc. Decoding circuit to select a column select line corresponding to an address signal and semiconductor memory device having the same

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11903183B2 (en) 2020-10-01 2024-02-13 Micron Technology, Inc. Conductive line contact regions having multiple multi-direction conductive lines and staircase conductive line contact structures for semiconductor devices

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3796319B2 (ja) * 1997-03-24 2006-07-12 株式会社日立製作所 ダイナミック型ｒａｍ
US5978306A (en) * 1998-11-13 1999-11-02 Tsai; Hsi-Jung Memory device having a redundant memory block
JP4566621B2 (ja) * 2004-05-14 2010-10-20 富士通セミコンダクター株式会社 半導体メモリ
US7499352B2 (en) * 2006-05-19 2009-03-03 Innovative Silicon Isi Sa Integrated circuit having memory array including row redundancy, and method of programming, controlling and/or operating same
JP4257353B2 (ja) * 2006-09-14 2009-04-22 エルピーダメモリ株式会社 半導体記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10902898B2 (en) 2018-11-05 2021-01-26 SK Hynix Inc. Decoding circuit to select a column select line corresponding to an address signal and semiconductor memory device having the same

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