KR20170013487A - 데이터입출력회로를 포함하는 반도체장치 및 반도체시스템 - Google Patents

데이터입출력회로를 포함하는 반도체장치 및 반도체시스템 Download PDF

Info

Publication number
KR20170013487A
KR20170013487A KR1020150106090A KR20150106090A KR20170013487A KR 20170013487 A KR20170013487 A KR 20170013487A KR 1020150106090 A KR1020150106090 A KR 1020150106090A KR 20150106090 A KR20150106090 A KR 20150106090A KR 20170013487 A KR20170013487 A KR 20170013487A
Authority
KR
South Korea
Prior art keywords
data
strobe signal
input
signal
outputting
Prior art date
Application number
KR1020150106090A
Other languages
English (en)
Inventor
김창현
김민창
이도윤
이재진
정헌삼
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020150106090A priority Critical patent/KR20170013487A/ko
Priority to US14/947,126 priority patent/US9823956B2/en
Publication of KR20170013487A publication Critical patent/KR20170013487A/ko
Priority to US15/785,836 priority patent/US10204001B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0766—Error or fault reporting or storing
    • G06F11/0784—Routing of error reports, e.g. with a specific transmission path or data flow
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/022—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in I/O circuitry
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
    • G06F11/0745—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in an input/output transactions management context
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1054—Optical output buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Quality & Reliability (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

반도체시스템은 외부스트로브신호 및 외부데이터를 출력하는 제1 반도체장치 및 라이트동작 시 상기 외부스트로브신호에 동기 되어 상기 외부데이터로부터 불량정보를 추출하고, 상기 외부데이터 및 상기 불량정보를 입출력라인을 통해 전달하며, 리드동작 시 상기 입출력라인에 실리는 상기 불량정보로부터 내부데이터의 불량을 정정하여 상기 외부데이터로 출력하는 제2 반도체장치를 포함한다.

Description

데이터입출력회로를 포함하는 반도체장치 및 반도체시스템{SEMICONDUCTOR DEVICE COMPRISING DATA I/O CIRCUIT AND SEMICONDUCTOR SYSTEM}
본 발명은 데이터 오류를 정정하는 데이터입출력회로를 포함하는 반도체장치 및 반도체시스템에 관한 것이다.
반도체장치는 제품 출하 전 정상적인 동작을 테스트하기 위한 테스트모드를 구비하여 테스트 수행 후 반도체장치의 동작상의 문제가 있는지 테스트하고 정상동작이 가능한 반도체장치를 제품으로 출하하게 된다. 이러한 테스트를 수행하기 위해서는 반도체장치가 테스트모드에 진입하여 테스트를 수행하고, 테스트 결과를 모니터함으로써 반도체장치가 정상동작하는지를 확인하게 된다.
이와 같은 반도체장치를 테스트하기 위해서는 반도체장치가 리드동작과 라이트동작을 수행하여 패드를 통해 데이터를 입출력하고, 데이터의 로직레벨을 감지함으로써 메모리의 불량 여부를 테스트한다.
또한, 반도체장치는 제조 공정 기술의 발달로 인한 미세화 공정 기술이 진행됨에 따라 불량이 있는 메모리 셀들의 수도 증가하고 있다. 불량 셀들의 증가는 반도체장치의 생산 수율을 감소시킬 뿐 아니라 메모리 용량을 보장하기 어렵게 한다. 이에 불량 셀들을 구제하기 위한 하나의 방안으로 반도체장치는 ECC회로를 채용하고 있다.
본 발명은 외부에서 입력되는 데이터의 불량정보를 추출하고, 불량정보에 따라 데이터의 불량비트를 정정하여 데이터 오류를 방지할 수 있는 데이터입출력회로를 포함하는 반도체장치 및 반도체시스템을 제공한다.
이를 위해 본 발명은 외부스트로브신호 및 외부데이터를 출력하는 제1 반도체장치 및 라이트동작 시 상기 외부스트로브신호에 동기 되어 상기 외부데이터로부터 불량정보를 추출하고, 상기 외부데이터 및 상기 불량정보를 입출력라인을 통해 전달하며, 리드동작 시 상기 입출력라인에 실리는 상기 불량정보로부터 내부데이터의 불량을 정정하여 상기 외부데이터로 출력하는 제2 반도체장치를 포함하는 반도체시스템을 제공한다.
또한, 본 발명은 외부커맨드, 외부스트로브신호 및 외부데이터를 출력하는 제1 반도체장치 및 라이트동작 시 상기 외부커맨드에 응답하여 상기 외부데이터에 포함된 적어도 하나 이상의 비트를 차단하고, 상기 외부스트로브신호에 동기 되어 입력되는 상기 외부데이터로부터 불량정보를 추출하며, 상기 외부데이터 및 상기 불량정보를 입출력라인을 통해 전달하고, 리드동작 시 상기 입출력라인에 실리는 상기 불량정보로부터 내부데이터의 불량을 정정하여 상기 외부데이터로 출력하는 제2 반도체장치를 포함하는 반도체시스템을 제공한다.
또한, 본 발명은 라이트동작 시 제1 입출력라인을 통해 제1 스트로브신호 및 데이터를 입력받아 상기 제1 스트로브신호에 동기 되어 상기 데이터에 의해 내부데이터를 생성하고, 상기 내부데이터를 제2 입출력라인으로 출력하며, 상기 제1 스트로브신호를 지연하여 상기 제2 입출력라인을 통해 제1 지연스트로브신호로 출력하는 제1 리피터, 상기 라이트동작 시 상기 제1 지연스트로브신호에 동기 되어 상기 내부데이터의 불량정보를 포함하는 정정패리티비트를 생성하고, 리드동작 시 상기 불량정보에 의해 상기 내부데이터의 불량비트를 정정하여 정정데이터를 생성하며, 상기 제1 지연스트로브신호를 지연하여 패리티스트로브신호를 생성하는 에러정정부, 상기 패리티스트로브신호에 동기 되어 상기 정정패리티비트를 상기 제2 입출력라인을 통해 패리티비트로 출력하고, 상기 패리티스트로브신호를 지연하여 패리티지연스트로브신호를 생성하는 제2 리피터 및 정정스트로브신호를 지연하여 제2 지연스트로브신호를 생성하고, 상기 정정데이터를 상기 제1 입출력라인을 통해 상기 데이터로 출력하는 제3 리피터를 포함하는 데이터입출력회로를 제공한다.
또한, 본 발명은 제1 입출력라인을 통해 제1 스트로브신호 및 데이터를 입력받아 상기 제1 스트로브신호에 동기 되어 상기 데이터를 제2 입출력라인을 통해 내부데이터로 출력하고, 상기 제1 스트로브신호를 지연하여 상기 제2 입출력라인을 통해 지연스트로브신호로 출력하는 리피터 및 라이트동작 시 상기 지연스트로브신호에 동기 되어 상기 내부데이터의 불량정보를 포함하는 정정패리티비트를 생성하고, 리드동작 시 상기 불량정보에 의해 상기 내부데이터의 불량비트를 정정하여 정정데이터를 생성하며, 상기 지연스트로브신호를 지연하여 패리티스트로브신호를 생성하는 에러정정부를 포함하는 데이터입출력회로를 제공한다.
본 발명에 의하면 입력되는 데이터의 불량정보를 추출하고, 불량정보에 따라 데이터의 불량비트를 정정하여 데이터 오류를 방지할 수 있는 효과가 있다.
또한, 본 발명에 의하면 반도체장치의 신호가 입출력되는 입출력라인을 구동하는 리피터에 인접하게 ECC회로를 배치하여 불량정보를 싣는 입출력라인의 수를 감소함으로써 반도체장치의 면적을 감소할 수 있는 효과도 있다.
또한, 본 발명에 의하면 라이트동작 및 리드동작을 연속으로 수행하는 리드모디파이 라이트동작에서 마스킹된 데이터의 불량정보를 추출하고, 불량정보에 따라 데이터의 불량비트를 정정하여 데이터 오류를 방지할 수 있는 효과도 있다.
도 1은 본 발명의 일 실시예에 따른 반도체시스템의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 제2 반도체장치에 포함된 제1 입출력부의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 제1 입출력부에 포함된 제1 리피터의 일 실시예에 따른 구성을 도시한 회로도이다.
도 4는 도 2에 도시된 에러정정부에서 설정되는 패리티비트의 비트 수를 설명하기 위한 표이다.
도 5는 도 2에 도시된 제1 입출력부에 포함된 에러정정부의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 6은 도 5에 도시된 에러정정부에 포함된 제1 버퍼의 일 실시예에 따른 구성을 도시한 회로도이다.
도 7은 도 5에 도시된 에러정정부에 포함된 제2 버퍼의 일 실시예에 따른 구성을 도시한 회로도이다.
도 8은 본 발명의 다른 실시예에 따른 반도체시스템의 구성을 도시한 블럭도이다.
도 9는 도 8에 도시된 제2 반도체장치에 포함된 제1 입출력부의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 10은 도 9에 도시된 제1 입출력부에 포함된 제1 리피터의 일 실시예에 따른 구성을 도시한 도면이다.
도 11은 도 9에 도시된 제1 입출력부에 포함된 에러정정부의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 12는 도 11에 도시된 에러정정부에 포함된 제1 버퍼의 일 실시예에 따른 구성을 도시한 회로도이다.
도 13은 도 11에 도시된 에러정정부에 포함된 제2 버퍼의 일 실시예에 따른 구성을 도시한 회로도이다.
도 14는 도 1 내지 도 13에 도시된 반도체장치 및 반도체시스템이 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체시스템은 제1 반도체장치(1) 및 제2 반도체장치(2)를 포함할 수 있다. 제2 반도체장치(2)는 주변영역(10), 제1 메모리영역(20) 및 제2 메모리영역(30)을 포함할 수 있다.
제1 반도체장치(1)는 외부스트로브신호(ESTR) 및 외부데이터(ED<1:K>)를 출력할 수 있다. 외부스트로브신호(ESTR)는 데이터를 스트로빙하기 위한 신호로 설정될 수 있다. 외부스트로브신호(ESTR)는 어드레스, 커맨드 및 데이터 중 적어도 하나가 전송되는 라인들을 통해 전송될 수 있다. 외부데이터(ED<1:K>)에 포함된 비트 수는 실시예에 따라 다양하게 설정할 수 있다. 외부데이터(ED<1:K>)는 어드레스, 커맨드 및 데이터 중 적어도 하나가 전송되는 라인들을 통해 전송될 수 있다. 또한, 하나의 라인을 통해 연속적으로 전송될 수 있다.
주변영역(10)은 정렬부(11), 제1 입출력부(12) 및 제2 입출력부(13)를 포함할 수 있다.
정렬부(11)는 라이트동작 시 외부스트로브신호(ESTR)를 제1 입출력라인(GIO1<1:N>)을 통해 제1 스트로브신호(STR1)로 출력하고, 외부데이터(ED<1:K>)를 제1 입출력라인(GIO1<1:N>)을 통해 데이터(D<1:K>)로 출력할 수 있다. 정렬부(11)는 리드동작 시 제1 스트로브신호(STR1)를 외부스트로브신호(ESTR)로 출력하고, 제1 스트로브신호(STR1)에 동기 되어 제1 입출력라인(GIO1<1:N>)에 실린 데이터(D<1:K>)를 정렬하여 외부데이터(ED<1:K>)로 출력할 수 있다. 제1 입출력라인(GIO1<1:N>)은 외부스트로브신호(ESTR)와 외부데이터(ED<1:K>)의 비트 수 합과 동일하거나 많은 수로 설정될 수 있다.
제1 입출력부(12)는 라이트동작 시 제1 입출력라인(GIO1<1:N>)에 실린 제1 스트로브신호(STR1)에 동기 되어 데이터(D<1:N>)로부터 불량정보를 추출하여 제2 입출력라인(GIO2<1:N>)으로 출력하고, 데이터(D<1:N>)에 의해 내부데이터(ID<1:N>)를 생성하며, 리드동작 시 제2 입출력라인(GIO2<1:N>)에 실린 불량정보로부터 내부데이터(ID<1:N>)의 불량을 정정할 수 있다. 제2 입출력라인(GIO2<1:N>)은 제1 스트로브신호(STR1)와 불량정보 및 내부데이터(ID<1:K>)의 비트 수 합과 동일하거나 많은 수로 설정될 수 있다. 여기서, 제1 입출력부(12)는 제1 메모리영역(20)의 데이터를 입출력하는 데이터입출력회로로 구현될 수 있다.
제2 입출력부(13)는 라이트동작 시 제1 입출력라인(GIO1<1:N>)에 실린 제1 스트로브신호(STR1)에 동기 되어 데이터(D<1:N>)로부터 불량정보를 추출하여 제3 입출력라인(GIO3<1:N>)으로 출력하고, 데이터(D<1:N>)에 의해 내부데이터(미도시)를 생성하며, 리드동작 시 제3 입출력라인(GIO3<1:N>)에 실린 불량정보로부터 내부데이터(미도시)의 불량을 정정할 수 있다. 제3 입출력라인(GIO3<1:N>)은 제1 스트로브신호(STR1)와 불량정보 및 내부데이터(미도시)의 비트 수 합과 동일하거나 많은 수로 설정될 수 있다. 여기서, 제2 입출력부(13)는 제2 메모리영역(30)의 데이터를 입출력하는 데이터입출력회로로 구현될 수 있다.
제1 메모리영역(20)은 제1 내지 제4 뱅크(21~24)를 포함하고, 라이트동작 시 제2 입출력라인(GIO2<1:N>)에 실린 불량정보 및 내부데이터(ID<1:K>)를 저장하며, 리드동작 시 불량정보 및 내부데이터(ID<1:K>)를 제2 입출력라인(GIO2<1:N>)을 통해 출력할 수 있다.
제2 메모리영역(30)은 제5 내지 제8 뱅크(31~34)를 포함하고, 라이트동작 시 제3 입출력라인(GIO3<1:N>)에 실린 불량정보 및 내부데이터(미도시)를 저장하며, 리드동작 시 불량정보 및 내부데이터(미도시)를 제3 입출력라인(GIO3<1:N>)을 통해 출력할 수 있다.
여기서, 제1 메모리영역(20) 및 제2 메모리영역(30)은 실 시예에 따라 휘발성 메모리장치 또는 비휘발성 메모리장치로 구현될 수 있다. 그리고, 제1 메모리영역(20) 및 제2 메모리영역(30)은 내부데이터를 저장하는 영역 및 불량정보를 저장하는 영역이 구분되도록 설정될 수 있다.
도 2를 참고하면, 본 발명의 일 실시예에 따른 제1 입출력부(12)는 제1 리피터(100), 에러정정부(200), 제2 리피터(300) 및 제3 리피터(400)를 포함할 수 있다.
제1 리피터(100)는 제1 스트로브신호(STR1)에 동기 되어 데이터(D<1:K>)에 의해 내부데이터(ID<1:K>)를 생성하고, 제1 스트로브신호(STR1)를 지연하여 제1 지연스트로브신호(STRD1)를 생성할 수 있다. 제1 스트로브신호(STR1)는 제1 입출력라인(GIO1<1:N>) 중 어느 하나를 통해 외부스트로브신호(ESTR)가 전달되어 생성될 수 있다. 데이터(D<1:K>)는 제1 입출력라인(GIO1<1:N>)을 통해 외부데이터(ED<1:K>)가 전달되어 생성될 수 있다. 또한, 데이터(D<1:K>)는 외부데이터(ED<1:K>)가 연속적으로 입력되는 경우 제1 입출력라인(GIO1<1:N>) 중 어느 하나를 통해 전달되어 생성될 수 있다. 제1 지연스트로브신호(STRD1)는 제2 입출력라인(GIO2<1:N>)중 어느 하나를 통해 전송될 수 있다. 내부데이터(ID<1:N>)는 제2 입출력라인(GIO2<1:N>)을 통해 전송될 수 있다.
에러정정부(200)는 라이트동작 시 제1 지연스트로브신호(STRD1)에 동기 되어 내부데이터(ID<1:K>)의 불량정보를 포함하는 정정패리티비트(EC_P<1:M>)를 생성하고, 리드동작 시 불량정보에 의해 내부데이터(ID<1:K>)의 불량비트를 정정하여 정정데이터(EC_ID<1:K>)를 생성할 수 있다. 그리고, 에러정정부(200)는 라이트동작 시 제1 지연스트로브신호(STRD1)를 지연하여 패리티스트로브신호(PSTR)를 생성하고, 리드동작 시 제2 스트로브신호(STR2)를 지연하여 정정스트로브신호(EC_STR)를 생성할 수 있다. 여기서, 리드동작 시 불량정보는 라이트동작 시 정정패리티비트(EC_P<1:M>)가 패리티비트(P<1:M>)로 전달되어 메모리영역에 저장된 후 출력되는 패리티비트(P<1:M>)를 의미한다. 불량정보를 포함하는 패리티비트(P<1:M>)의 비트 수 M은 내부데이터(ID<1:K>)의 비트 수 K에 의해 결정되는데 이는 실시예에 따라 다양하게 설정될 수 있다. 에러정정부(200)는 일반적인 ECC(Error Correction Code) 회로로 구현될 수 있다.
제2 리피터(300)는 라이트동작 시 패리티스트로브신호(PSTR)에 동기 되어 정정패리티비트(EC_P<1:M>)를 패리티비트(P<1:M>)로 전달하고, 패리티스트로브신호(PSTR)를 지연하여 패리티지연스트로브신호(PSTRD)를 생성할 수 있다. 패리티비트(P<1:M>)는 정정패리티비트(EC_P<1:M>)가 전달되어 제2 입출력라인(GIO2<1:N>)을 통해 전송될 수 있다. 패리티지연스트로브신호(PSTRD)는 제2 입출력라인(GIO2<1:N>) 중 어느 하나를 통해 전송될 수 있다.
제3 리피터(400)는 리드동작 시 정정스트로브신호(EC_STR)를 지연하여 제2 지연스트로브신호(STRD2)를 생성하고, 정정데이터(EC_ID<1:K>)를 데이터(D<1:K>)로 출력할 수 있다. 제2 지연스트로브신호(STRD2)는 정정스트로브신호(EC_STR)가 전달되어 제1 입출력라인(GIO1<1:N>) 중 어느 하나에 실리는 신호이다. 데이터(D<1:K>)는 리드동작 시 정정데이터(EC_ID<1:K>)가 전달되어 제1 입출력라인(GIO1<1:N>)에 실리는 신호이다.
한편, 도 1에 도시된 제2 입출력부(13)는 도 2에 도시된 제1 입출력부(12)와 입출력신호만 상이할 뿐 동일한 구성으로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다.
도 3을 참고하면, 본 발명의 일 실시예에 따른 제1 리피터(100)는 버퍼부(110), 풀업풀다운신호생성부(120) 및 구동부(130)를 포함할 수 있다.
버퍼부(110)는 인버터들(IV11,IV12)로 구현되고, 제1 스트로브신호(STR1)를 지연하여 제1 지연스트로브신호(STRD1)를 생성할 수 있다.
풀업풀다운신호생성부(120)는 낸드게이트들(ND11,ND12) 및 인버터들(IV13,IV14)로 구현되고, 제1 스트로브신호(STR1)에 동기 되어 데이터(D<1:K>)의 레벨에 따라 풀업신호(PU) 및 풀다운신호(PD)를 생성할 수 있다.
구동부(130)는 PMOS 트랜지스터(P11) 및 NMOS 트랜지스터(N11)로 구현되고, 풀업신호(PU) 및 풀다운신호(PD)에 응답하여 내부데이터(ID<1:K>)를 구동할 수 있다.
도 4는 도 2에 도시된 에러정정부에서 설정되는 패리티비트의 비트 수를 설명하기 위한 표이다.
도 4을 참고하여 내부데이터(ID<1:K>)의 비트 수(K)에 따라 설정되는 패리티비트(P<1:M>)의 비트 수(M)의 예를 살펴보면 다음과 같다.
내부데이터(ID<1:K>)의 비트 수(K)가 8비트로 설정되는 경우 패리티비트(P<1:M>)의 비트 수(M)은 4비트로 설정될 수 있다.
내부데이터(ID<1:K>)의 비트 수(K)가 16비트로 설정되는 경우 패리티비트(P<1:M>)의 비트 수(M)은 5비트로 설정될 수 있다.
내부데이터(ID<1:K>)의 비트 수(K)가 32비트로 설정되는 경우 패리티비트(P<1:M>)의 비트 수(M)은 6비트로 설정될 수 있다.
내부데이터(ID<1:K>)의 비트 수(K)가 64비트로 설정되는 경우 패리티비트(P<1:M>)의 비트 수(M)은 7비트로 설정될 수 있다.
내부데이터(ID<1:K>)의 비트 수(K)가 128비트로 설정되는 경우 패리티비트(P<1:M>)의 비트 수(M)은 8비트로 설정될 수 있다.
도 5를 참고하면, 본 발명의 일 실시예에 따른 에러정정부(200)는 제1 버퍼(210), 제2 버퍼(220), 에러추출부(230), 위치신호생성부(240), 펄스신호생성부(250) 및 지연부(260)를 포함할 수 있다.
제1 버퍼(210)는 제1 지연스트로브신호(STRD1) 및 제2 스트로브신호(STR2)에 응답하여 패리티비트(P<1:M>)를 내부패리티비트(IP<1:M>)로 전달할 수 있다.
제2 버퍼(220)는 지연스트로브신호(STRD1) 및 제2 스트로브신호(STR2)에 응답하여 내부데이터(ID<1:K>)를 정정데이터(EC_ID<1:K>)로 전달하되, 펄스신호(PUL<1:K>)에 응답하여 내부데이터(ID<1:K>)의 불량이 발생한 비트의 레벨을 반전시켜 정정데이터(EC_ID<1:K>)로 전달할 수 있다.
에러추출부(230)는 라이트동작 시 정정데이터(EC_ID<1:K>)로부터 불량정보를 추출하여 정정패리티비트(EC_P<1:M>)를 생성하고, 리드동작 시 내부패리티비트(IP<1:M>)를 정정패리티비트(EC_P<1:M>)로 전달할 수 있다.
위치신호생성부(240)는 정정패리티비트(EC_P<1:M>)를 디코딩하여 위치신호(LOC<1:K>)를 생성할 수 있다. 여기서, 위치신호(LOC<1:K>)는 정정데이터(EC_ID<1:K>)의 불량이 발생한 비트의 위치정보를 포함한다.
펄스신호생성부(250)는 위치신호(LOC<1:K>)에 응답하여 발생하는 펄스를 포함하는 펄스신호(PUL<1:K>)를 생성할 수 있다.
지연부(260)는 제1 지연스트로브신호(STRD1)를 지연하여 패리티지연신호(PSTR)를 생성하고, 제2 스트로브신호(STR2)를 지연하여 정정스트로브신호(EC_STR)를 생성할 수 있다.
도 6을 참고하면, 본 발명의 일 실시예에 따른 제1 버퍼(210)는 초기화부(211), 제1 전달부(212) 및 제2 전달부(213)을 포함할 수 있다.
초기화부(211)는 전원전압(VDD)과 노드(nd21) 사이에 위치하는 PMOS트랜지스터(P21)로 구현되고, 제1 지연스트로브신호(STRD1)에 응답하여 노드(nd21)를 전원전압(VDD) 레벨로 구동할 수 있다.
제1 전달부(212)는 인버터들(IV21,IV22)로 구현되어 제2 스트로브신호(STR2)에 응답하여 패리티비트(P<1:M>)를 반전버퍼링하여 노드(nd21)로 전달할 수 있다. 여기서, 인버터(IV22)는 제2 스트로브신호(STR2)에 응답하여 턴온되는 삼상 인버터로 구현되는 것이 바람직하다.
제2 전달부(213)는 인버터들(IV23,IV24)로 구현되어 노드(nd21)의 신호를 래치하고, 래치된 노드(nd21)의 신호를 반전버퍼링하여 내부패리티비트(IP<1:M>)를 생성할 수 있다.
즉, 제1 버퍼(210)는 제1 지연스트로브신호(STRD1) 및 제2 스트로브신호(STR2)에 응답하여 패리티비트(P<1:M>)를 내부패리티비트(IP<1:M>)로 전달할 수 있다.
도 7을 참고하면, 본 발명의 일 실시예에 따른 제2 버퍼(220)는 제3 전달부(221), 제4 전달부(222) 및 제5 전달부(223)를 포함할 수 있다.
제3 전달부(221)는 노어게이트(NR21) 및 인버터들(IV25,IV26)로 구현되어 제1 지연스트로브신호(STRD1) 또는 제2 스트로브신호(STR2)가 입력되는 경우 내부데이터(ID<1:K>)를 반전버퍼링하여 노드(nd22)로 출력할 수 있다. 여기서, 인버터(IV26)는 노어게이트(NR21)의 출력신호에 응답하여 턴온되는 삼상 인버터로 구현되는 것이 바람직하다.
제4 전달부(222)는 인버터들(IV27,IV28,IV29)로 구현되어 펄스신호(PUL<1:K>)의 펄스가 입력되는 경우 내부데이터(ID<1:K>)를 버퍼링하여 노드(nd22)로 출력할 수 있다. 여기서, 인버터(IV29)는 펄스신호(PUL<1:K>)에 응답하여 턴온되는 삼상 인버터로 구현되는 것이 바람직하다.
제3 전달부(223)는 인버터들(IV30,IV31)로 구현되어 노드(nd22)의 신호를 래치하고, 래치 된 노드(nd22)의 신호를 반전버퍼링하여 정정데이터(EC_ID<1:K>)를 생성할 수 있다.
즉, 제2 버퍼(220)는 지연스트로브신호(STRD1) 및 제2 스트로브신호(STR2)에 응답하여 내부데이터(ID<1:K>)를 정정데이터(EC_ID<1:K>)로 전달하되, 펄스신호(PUL<1:K>)에 응답하여 내부데이터(ID<1:K>)의 불량이 발생한 비트의 레벨을 반전함으로써 내부데이터(ID<1:K>)의 불량 비트를 정정할 수 있다.
이와 같이 구성되는 반도체시스템의 동작을 도 1 내지 도 7을 참고하여 설명하되, 제1 메모리영역에 라이트동작 및 리드동작을 수행하여 외부데이터의 불량 비트를 정정하는 동작을 예를 들어 설명하면 다음과 같다.
우선, 반도체시스템이 라이트동작에 진입하면 제1 반도체장치(1)는 외부스트로브신호(ESTR) 및 외부데이터(ED<1:K>)를 출력한다.
정렬부(11)는 외부스트로브신호(ESTR)를 제1 입출력라인(GIO1<1:N>)을 통해 제1 스트로브신호(STR1)로 출력하고, 외부데이터(ED<1:K>)를 제1 입출력라인(GIO1<1:N>)을 통해 데이터(D<1:K>)로 출력한다.
제1 입출력부(12)의 제1 리피터(100)는 제1 스트로브신호(STR1)에 동기 되어 데이터(D<1:N>)에 의해 내부데이터(ID<1:K>)를 생성하고, 내부데이터(ID<1:K>)를 제2 입출력라인(GIO2<1:N>)을 통해 출력한다. 그리고, 제1 리피터(100)는 제1 스트로브신호(STR1)를 지연하여 제2 입출력라인(GIO2<1:N>)을 통해 제1 지연스트로브신호(STRD1)로 출력한다.
에러정정부(200)는 제1 지연스트로브신호(STRD1)에 동기 되어 내부데이터(ID<1:K>)의 불량정보를 포함하는 정정패리티비트(EC_P<1:M>)를 생성하고, 지연스트로브신호(STRD1)를 지연하여 패리티스트로브신호(PSTR)를 생성한다.
제2 리피터(300)는 패리티스트로브신호(PSTR)에 동기 되어 정정패리티비트(EC_P<1:M>)를 제2 입출력라인(GIO2<1:N>)을 통해 패리티비트(P<1:M>)로 전달하고, 패리티스트로브신호(PSTR)를 지연하여 제2 입출력라인(GIO2<1:N>)을 통해 패리티지연스트로브신호(PSTRD)를 생성한다.
제1 메모리영역(20)은 제2 입출력라인(GIO2<1:N>)에 실린 패리티비트(P<1:M>) 및 내부데이터(ID<1:K>)를 저장한다.
다음으로, 반도체시스템이 리드동작에 진입하면 제1 메모리영역(20)은 제2 입출력라인(GIO2<1:N>)을 통해 패리티비트(P<1:M>) 및 내부데이터(ID<1:K>)를 출력한다.
에러정정부(200)는 패리티비트(P<1:M>)에 의해 내부데이터(ID<1:K>)의 불량비트를 정정하여 정정데이터(EC_ID<1:K>)를 생성하고, 제2 스트로브신호(STR2)를 지연하여 정정스트로브신호(EC_STR)를 생성한다.
제3 리피터(400)는 정정스트로브신호(EC_STR)를 지연하여 제2 지연스트로브신호(STRD2)를 생성하고, 정정데이터(EC_ID<1:K>)를 제1 입출력라인(GIO1<1:N>)을 통해 데이터(D<1:K>)로 출력한다.
정렬부(11)는 제2 지연스트로브신호(STRD2)를 외부스트로브신호(ESTR)로 출력하고, 제2 지연스트로브신호(STRD2)에 동기 되어 제1 입출력라인(GIO1<1:N>)에 실린 데이터(D<1:K>)를 정렬하여 외부데이터(ED<1:K>)로 출력한다.
제1 반도체장치(1)는 외부스트로브신호(ESTR)에 동기 되어 불량비트가 정정된 외부데이터(ED<1:K>)를 수신한다.
이와 같이 구성된 반도체시스템은 입력되는 데이터의 불량정보를 추출하고, 불량정보에 따라 데이터의 불량비트를 정정하여 데이터 오류를 방지할 수 있다. 그리고, 반도체장치의 신호가 입출력되는 입출력라인을 구동하는 리피터에 인접하게 ECC회로를 배치하여 불량정보를 싣는 입출력라인의 수를 감소함으로써 반도체장치의 면적을 감소할 수 있다.
도 8을 참고하면 본 발명의 다른 실시예에 따른 반도체시스템은 제1 반도체장치(3) 및 제2 반도체장치(4)를 포함할 수 있다. 제2 반도체장치(4)는 주변영역(40), 제1 메모리영역(50) 및 제2 메모리영역(60)을 포함할 수 있다.
제1 반도체장치(3)는 외부커맨드(RMW), 외부스트로브신호(ESTR) 및 외부데이터(ED<1:K>)를 출력할 수 있다. 외부커맨드(RMW)는 리드동작 후 외부데이터를 출력하지 않고 라이트동작을 수행하는 리드 모디파이 라이트동작 및 외부데이터의 특정 비트의 입력을 차단하기 위한 데이터마스킹동작을 위해 입력되는 커맨드이다. 외부스트로브신호(ESTR)는 데이터를 스트로빙하기 위한 신호로 설정될 수 있다. 외부커맨드(RMW) 및 외부스트로브신호(ESTR)는 어드레스, 커맨드 및 데이터 중 적어도 하나가 전송되는 라인들을 통해 전송될 수 있다. 외부데이터(ED<1:K>)에 포함된 비트 수는 실시예에 따라 다양하게 설정할 수 있다. 외부데이터(ED<1:K>)는 어드레스, 커맨드 및 데이터 중 적어도 하나가 전송되는 라인들을 통해 전송될 수 있다. 또한, 하나의 라인을 통해 연속적으로 전송될 수 있다.
한편, 리드 모디파이 라이트(Read Modify Write:RMW) 동작은 선택되는 메모리셀로부터 데이터를 리드하고 동일한 메모리셀에 리드동작이 종료됨과 동시에 다시 라이트를 수행하는 동작으로 보통 리드 한 데이터와 반대되는 데이터를 라이트하는 동작을 말한다.
또한, 데이터마스킹동작은 리드동작 또는 라이트동작에 있어서 일부 데이터의 입출력을 막아 리드나 라이트 되지 못하도록 하는 동작을 말한다.
주변영역(40)은 정렬부(41), 제1 입출력부(42) 및 제2 입출력부(43)를 포함할 수 있다.
정렬부(41)는 라이트동작 시 외부스트로브신호(ESTR)를 제1 입출력라인(GIO1<1:N>)을 통해 제1 스트로브신호(STR1)로 출력하고, 외부데이터(ED<1:K>)를 제1 입출력라인(GIO1<1:N>)을 통해 데이터(D<1:K>)로 출력할 수 있다. 정렬부(41)는 리드동작 시 제1 스트로브신호(STR1)를 외부스트로브신호(ESTR)로 출력하고, 제1 스트로브신호(STR1)에 동기 되어 제1 입출력라인(GIO1<1:N>)에 실린 데이터(D<1:K>)를 정렬하여 외부데이터(ED<1:K>)로 출력할 수 있다. 제1 입출력라인(GIO1<1:N>)은 외부스트로브신호(ESTR)와 외부데이터(ED<1:K>)의 비트 수 합과 동일하거나 많은 수로 설정될 수 있다.
제1 입출력부(42)는 라이트동작 시 외부커맨드(MRW)에 응답하여 제1 입출력라인(GIO1<1:N>)에 실린 제1 스트로브신호(STR1)에 동기 되어 데이터(D<1:N>)로부터 불량정보를 추출하여 제2 입출력라인(GIO2<1:N>)으로 출력하고, 리드동작 시 제2 입출력라인(GIO2<1:N>)에 실린 불량정보로부터 내부데이터(ID<1:N>)의 불량을 정정할 수 있다. 제2 입출력라인(GIO2<1:N>)은 제1 스트로브신호(STR1)와 불량정보 및 내부데이터(ID<1:K>)의 비트 수 합과 동일하거나 많은 수로 설정될 수 있다.
제2 입출력부(43)는 라이트동작 시 외부커맨드(MRW)에 응답하여 제1 입출력라인(GIO1<1:N>)에 실린 제1 스트로브신호(STR1)에 동기 되어 데이터(D<1:N>)로부터 불량정보를 추출하여 제3 입출력라인(GIO3<1:N>)으로 출력하고, 리드동작 시 제3 입출력라인(GIO3<1:N>)에 실린 불량정보로부터 내부데이터(미도시)의 불량을 정정할 수 있다. 제3 입출력라인(GIO3<1:N>)은 제1 스트로브신호(STR1)와 불량정보 및 내부데이터(미도시)의 비트 수 합과 동일하거나 많은 수로 설정될 수 있다.
제1 메모리영역(50)은 제1 내지 제4 뱅크(51~54)를 포함하고, 라이트동작 시 제2 입출력라인(GIO2<1:N>)에 실린 불량정보 및 내부데이터(ID<1:K>)를 저장하며, 리드동작 시 불량정보 및 내부데이터(ID<1:K>)를 제2 입출력라인(GIO2<1:N>)을 통해 출력할 수 있다.
제2 메모리영역(60)은 제5 내지 제8 뱅크(61~64)를 포함하고, 라이트동작 시 제3 입출력라인(GIO3<1:N>)에 실린 불량정보 및 내부데이터(미도시)를 저장하며, 리드동작 시 불량정보 및 내부데이터(미도시)를 제3 입출력라인(GIO3<1:N>)을 통해 출력할 수 있다.
여기서, 제1 메모리영역(50) 및 제2 메모리영역(60)은 실 시예에 따라 휘발성 메모리장치 또는 비휘발성 메모리장치로 구현될 수 있다. 그리고, 제1 메모리영역(50) 및 제2 메모리영역(60)은 내부데이터를 저장하는 영역 및 불량정보를 저장하는 영역이 구분되도록 설정될 수 있다.
도 9를 참고하면, 본 발명의 다른 실시예에 따른 제1 입출력부(42)는 제1 리피터(500), 에러정정부(600), 제2 리피터(700) 및 제3 리피터(800)를 포함할 수 있다.
제1 리피터(500)는 마스킹신호(DM<1:N>)에 따라 데이터(D<1:K>) 중 적어도 어느 하나 이상의 입력을 차단하고, 제1 스트로브신호(STR1)에 동기 되어 데이터(D<1:K>)에 의해 내부데이터(ID<1:K>)를 생성하며, 제1 스트로브신호(STR1)를 지연하여 제1 지연스트로브신호(STRD1)를 생성할 수 있다. 마스킹신호(DM<1:N>)는 데이터(D<1:K>)에 포함된 특정 비트의 입력을 차단하기 위한 신호로 외부에서 입력되거나 반도체장치의 내부에서 생성될 수 있다. 제1 스트로브신호(STR1)는 제1 입출력라인(GIO1<1:N>) 중 어느 하나를 통해 외부스트로브신호(ESTR)가 전달되어 생성될 수 있다. 데이터(D<1:K>)는 제1 입출력라인(GIO1<1:N>)을 통해 외부데이터(ED<1:K>)가 전달되어 생성될 수 있다. 또한, 데이터(D<1:K>)는 외부데이터(ED<1:K>)가 연속적으로 입력되는 경우 제1 입출력라인(GIO1<1:N>) 중 어느 하나를 통해 전달되어 생성될 수 있다. 제1 지연스트로브신호(STRD1)는 제2 입출력라인(GIO2<1:N>)중 어느 하나를 통해 전송될 수 있다. 내부데이터(ID<1:N>)는 제2 입출력라인(GIO2<1:N>)을 통해 전송될 수 있다.
에러정정부(600)는 라이트동작 시 제1 지연스트로브신호(STRD1)에 동기 되어 내부데이터(ID<1:K>)의 불량정보를 포함하는 정정패리티비트(EC_P<1:M>)를 생성하고, 리드동작 시 불량정보에 의해 내부데이터(ID<1:K>)의 불량비트를 정정하여 정정데이터(EC_ID<1:K>)를 생성할 수 있다. 그리고, 에러정정부(600)는 라이트동작 시 제1 지연스트로브신호(STRD1)를 지연하여 패리티스트로브신호(PSTR)를 생성하고, 리드동작 시 제2 스트로브신호(STR2)를 지연하여 정정스트로브신호(EC_STR)를 생성할 수 있다.
여기서, 리드동작 시 불량정보는 라이트동작 시 정정패리티비트(EC_P<1:M>)가 패리티비트(P<1:M>)로 전달되어 메모리영역에 저장된 후 출력되는 패리티비트(P<1:M>)를 의미한다. 에러정정부(600)는 일반적인 ECC(Error Correction Code) 회로로 구현될 수 있다. 불량정보를 포함하는 패리티비트(P<1:M>)의 비트 수 M은 내부데이터(ID<1:K>)의 비트 수 K에 의해 결정되는데 이는 실시예에 따라 다양하게 설정될 수 있다.
한편, 불량정보를 포함하는 패리티비트(P<1:M>)의 비트 수 M은 앞서 도 3에서 설명한 바와 같이 설정될 수 있으므로 구체적인 설명은 생략한다.
제2 리피터(700)는 라이트동작 시 패리티스트로브신호(PSTR)에 동기 되어 정정패리티비트(EC_P<1:M>)를 패리티비트(P<1:M>)로 전달하고, 패리티스트로브신호(PSTR)를 지연하여 패리티지연스트로브신호(PSTRD)를 생성할 수 있다. 패리티비트(P<1:M>)는 정정패리티비트(EC_P<1:M>)가 전달되어 제2 입출력라인(GIO2<1:N>)을 통해 전송될 수 있다. 패리티지연스트로브신호(PSTRD)는 제2 입출력라인(GIO2<1:N>) 중 어느 하나를 통해 전송될 수 있다.
제3 리피터(800)는 리드동작 시 정정스트로브신호(EC_STR)를 지연하여 제2 지연스트로브신호(STRD2)를 생성하고, 정정데이터(EC_ID<1:K>)를 데이터(D<1:K>)로 출력할 수 있다. 제2 지연스트로브신호(STRD2)는 정정스트로브신호(EC_STR)가 전달되어 제1 입출력라인(GIO1<1:N>) 중 어느 하나에 실리는 신호이다. 데이터(D<1:K>)는 리드동작 시 정정데이터(EC_ID<1:K>)가 전달되어 제1 입출력라인(GIO1<1:N>)에 실리는 신호이다.
한편, 도 8에 도시된 제2 입출력부(43)는 도 9에 도시된 제1 입출력부(42)와 입출력신호만 상이할 뿐 동일한 구성으로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다.
도 10을 참고하면, 본 발명의 다른 실시예에 따른 제1 리피터(500)는 제1 드라이버(510) 내지 제N 드라이버(530)을 포함할 수 있다.
제1 드라이버(510)는 버퍼부(511), 풀업풀다운신호생성부(512) 및 구동부(513)를 포함할 수 있다.
버퍼부(511)는 낸드게이트(ND41) 및 인버터들(IV41,IV42,IV43)로 구현되고, 제1 마스킹신호(DM<1)의 레벨에 따라 스트로브신호(STR)를 지연하여 내부스트로브신호(ISTR) 및 제1 지연스트로브신호(STRD1)를 생성할 수 있다.
풀업풀다운신호생성부(512)는 낸드게이트들(ND42,ND43) 및 인버터들(IV44,IV45)로 구현되고, 내부스트로브신호(ISTR)에 동기 되어 제1 내지 제4 데이터(D<1:4>)의 레벨에 따라 풀업신호(PU) 및 풀다운신호(PD)를 생성할 수 있다.
구동부(513)는 PMOS 트랜지스터(P41) 및 NMOS 트랜지스터(N41)로 구현되고, 풀업신호(PU) 및 풀다운신호(PD)에 응답하여 제1 내지 제4 내부데이터(ID<1:4>)를 구동할 수 있다.
즉, 제1 드라이버(510)는 제1 마스킹신호(DM<1>)의 레벨에 따라 제1 내지 제4 데이터(D<1:4>)의 입력을 차단하거나, 제1 내지 제4 데이터(D<1:4>)에 의해 제1 내지 제4 내부데이터(ID<1:4>)를 생성할 수 있다. 그리고, 제1 마스킹신호(DM<1>)에 의해 차단되는 데이터(D<1:4>)의 비트는 4 비트로 설정되어 있지만 이는 실시예에 따라 차단되는 데이터의 비트 수는 다양하게 설정될 수 있다.
제2 드라이버(520)는 제2 마스킹신호(DM<2>)의 레벨에 따라 제5 내지 제8 데이터(D<5:8>)의 입력을 차단하거나, 제5 내지 제8 데이터(D<5:8>)에 의해 제5 내지 제8 내부데이터(ID<5:8>)를 생성할 수 있다. 그리고, 제2 마스킹신호(DM<2>)에 의해 차단되는 데이터(D<5:8>)의 비트는 4 비트로 설정되어 있지만 이는 실시예에 따라 차단되는 데이터의 비트 수는 다양하게 설정될 수 있다.
제N 드라이버(530)는 제N 마스킹신호(DM<N>)의 레벨에 따라 제K-4 내지 제K 데이터(D<K-4:K>)의 입력을 차단하거나, 제K-4 내지 제K 데이터(D<K-4:K>)에 의해 제K-4 내지 제K 내부데이터(ID<K-4:K>)를 생성할 수 있다. 그리고, 제1 마스킹신호(DM<N>)에 의해 차단되는 제K-4 내지 제K 데이터(D<K-4:K>)의 비트는 4 비트로 설정되어 있지만 이는 실시예에 따라 차단되는 데이터의 비트 수는 다양하게 설정될 수 있다.
여기서, 제2 내지 제N 드라이버(520,530)는 제1 드라이버(510)와 입출력 신호만 상이할 뿐 동일한 구성으로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다.
도 11을 참고하면, 본 발명의 다른 실시예에 따른 에러정정부(600)는 제1 버퍼(610), 제2 버퍼(620), 에러추출부(630), 위치신호생성부(640), 펄스신호생성부(650), 지연부(660) 및 래치부(670)를 포함할 수 있다.
제1 버퍼(610)는 제1 지연스트로브신호(STRD1) 및 제2 스트로브신호(STR2)에 응답하여 패리티비트(P<1:M>)를 내부패리티비트(IP<1:M>)로 전달할 수 있다.
제2 버퍼(620)는 지연스트로브신호(STRD1) 및 제2 스트로브신호(STR2)에 응답하여 내부데이터(ID<1:K>)를 정정데이터(EC_ID<1:K>)로 전달하되, 펄스신호(PUL<1:K>)에 응답하여 내부데이터(ID<1:K>)의 불량이 발생한 비트의 레벨을 반전시켜 정정데이터(EC_ID<1:K>)로 전달할 수 있다.
에러추출부(630)는 라이트동작 시 정정데이터(EC_ID<1:K>)로부터 불량정보를 추출하여 정정패리티비트(EC_P<1:M>)를 생성하고, 리드동작 시 내부패리티비트(IP<1:M>)를 정정패리티비트(EC_P<1:M>)로 전달할 수 있다.
위치신호생성부(640)는 정정패리티비트(EC_P<1:M>)를 디코딩하여 위치신호(LOC<1:K>)를 생성할 수 있다. 여기서, 위치신호(LOC<1:K>)는 정정데이터(EC_ID<1:K>)의 불량이 발생한 비트의 위치정보를 포함한다.
펄스신호생성부(650)는 위치신호(LOC<1:K>)에 응답하여 발생하는 펄스를 포함하는 펄스신호(PUL<1:K>)를 생성할 수 있다.
지연부(660)는 제1 지연스트로브신호(STRD1)를 지연하여 패리티지연신호(PSTR)를 생성할 수 있다.
래치부(670)는 제2 스트로브신호(STR2)를 래치하고, 외부커맨드(RMW)에 응답하여 래치된 제2 스트로브신호(STR2)를 정정스트로브신호(EC_STR)로 출력할 수 있다.
도 12를 참고하면, 본 발명의 다른 실시예에 따른 제1 버퍼(610)는 초기화부(611), 제1 전달부(612) 및 제2 전달부(613)을 포함할 수 있다.
초기화부(611)는 전원전압(VDD)과 노드(nd41) 사이에 위치하는 PMOS트랜지스터(P42)로 구현되고, 제1 지연스트로브신호(STRD1)에 응답하여 노드(nd41)를 전원전압(VDD) 레벨로 구동할 수 있다.
제1 전달부(612)는 인버터들(IV46,IV47)로 구현되어 제2 스트로브신호(STR2)에 응답하여 패리티비트(P<1:M>)를 반전버퍼링하여 노드(nd41)로 전달한다. 여기서, 인버터(IV47)는 제2 스트로브신호(STR2)에 응답하여 턴온되는 삼상 인버터로 구현되는 것이 바람직하다.
제2 전달부(613)는 인버터들(IV48,IV49)로 구현되어 노드(nd41)의 신호를 래치하고, 래치된 노드(nd41)의 신호를 반전버퍼링하여 내부패리티비트(IP<1:M>)를 생성할 수 있다.
즉, 제1 버퍼(610)는 제1 지연스트로브신호(STRD1) 및 제2 스트로브신호(STR2)에 응답하여 패리티비트(P<1:M>)를 내부패리티비트(IP<1:M>)로 전달할 수 있다.
도 13을 참고하면, 본 발명의 다른 실시예에 따른 제2 버퍼(620)는 제3 전달부(621), 제4 전달부(622) 및 제5 전달부(623)를 포함할 수 있다.
제3 전달부(621)는 노어게이트(NR41) 및 인버터들(IV49,IV50)로 구현되어 내부스트로브신호(ISTR) 또는 제2 스트로브신호(STR2)가 입력되는 경우 내부데이터(ID<1:K>)를 반전버퍼링하여 노드(nd242)로 출력할 수 있다. 여기서, 인버터(IV50)는 노어게이트(NR41)의 출력신호에 응답하여 턴온되는 삼상 인버터로 구현되는 것이 바람직하다.
제4 전달부(622)는 인버터들(IV51,IV52,IV53)로 구현되어 펄스신호(PUL<1:K>)의 펄스가 입력되는 경우 내부데이터(ID<1:K>)를 버퍼링하여 노드(nd42)로 출력할 수 있다. 여기서, 인버터(IV53)는 펄스신호(PUL<1:K>)에 응답하여 턴온되는 삼상 인버터로 구현되는 것이 바람직하다.
제3 전달부(623)는 인버터들(IV54,IV55)로 구현되어 노드(nd42)의 신호를 래치하고, 래치 된 노드(nd42)의 신호를 반전버퍼링하여 정정데이터(EC_ID<1:K>)를 생성할 수 있다.
즉, 제2 버퍼(620)는 내부스트로브신호(ISTR) 및 제2 스트로브신호(STR2)에 응답하여 내부데이터(ID<1:K>)를 정정데이터(EC_ID<1:K>)로 전달하되, 펄스신호(PUL<1:K>)에 응답하여 내부데이터(ID<1:K>)의 불량이 발생한 비트의 레벨을 반전함으로써 내부데이터(ID<1:K>)의 불량 비트를 정정할 수 있다.
이와 같이 구성되는 반도체시스템의 동작을 도 8 내지 도 13을 참고하여 설명하되, 제1 메모리영역에 라이트동작 및 리드동작을 수행하여 외부데이터의 불량 비트를 정정하는 동작을 예를 들어 설명하면 다음과 같다.
우선, 반도체시스템이 라이트동작에 진입하면 제1 반도체장치(3)는 외부커맨드(RMW), 외부스트로브신호(ESTR) 및 외부데이터(ED<1:K>)를 출력한다.
정렬부(41)는 외부스트로브신호(ESTR)를 제1 입출력라인(GIO1<1:N>)을 통해 제1 스트로브신호(STR1)로 출력하고, 외부데이터(ED<1:K>)를 제1 입출력라인(GIO1<1:N>)을 통해 데이터(D<1:K>)로 출력한다.
제1 입출력부(42)의 제1 리피터(500)는 마스킹신호(DM<1:N>)에 따라 데이터(D<1:K>) 중 적어도 어느 하나 이상의 입력을 차단하고, 제1 스트로브신호(STR1)에 동기 되어 데이터(D<1:N>)에 의해 내부데이터(ID<1:K>)를 생성하고, 내부데이터(ID<1:K>)를 제2 입출력라인(GIO2<1:N>)을 통해 출력한다. 그리고, 제1 리피터(500)는 제1 스트로브신호(STR1)를 지연하여 제2 입출력라인(GIO2<1:N>)을 통해 제1 지연스트로브신호(STRD1)로 출력한다.
에러정정부(600)는 제1 지연스트로브신호(STRD1)에 동기 되어 내부데이터(ID<1:K>)의 불량정보를 포함하는 정정패리티비트(EC_P<1:M>)를 생성하고, 지연스트로브신호(STRD1)를 지연하여 패리티스트로브신호(PSTR)를 생성한다.
제2 리피터(700)는 패리티스트로브신호(PSTR)에 동기 되어 정정패리티비트(EC_P<1:M>)를 제2 입출력라인(GIO2<1:N>)을 통해 패리티비트(P<1:M>)로 전달하고, 패리티스트로브신호(PSTR)를 지연하여 제2 입출력라인(GIO2<1:N>)을 통해 패리티지연스트로브신호(PSTRD)를 생성한다.
제1 메모리영역(50)은 제2 입출력라인(GIO2<1:N>)에 실린 패리티비트(P<1:M>) 및 내부데이터(ID<1:K>)를 저장한다.
다음으로, 반도체시스템이 리드동작에 진입하면 제1 메모리영역(50)은 제2 입출력라인(GIO2<1:N>)을 통해 패리티비트(P<1:M>) 및 내부데이터(ID<1:K>)를 출력한다.
에러정정부(600)는 패리티비트(P<1:M>)에 의해 내부데이터(ID<1:K>)의 불량비트를 정정하여 정정데이터(EC_ID<1:K>)를 생성하고, 외부커맨드(RMW)에 응답하여 제2 스트로브신호(STR2)를 지연하여 정정스트로브신호(EC_STR)를 생성한다.
제3 리피터(800)는 정정스트로브신호(EC_STR)를 지연하여 제2 지연스트로브신호(STRD2)를 생성하고, 정정데이터(EC_ID<1:K>)를 제1 입출력라인(GIO1<1:N>)을 통해 데이터(D<1:K>)로 출력한다.
정렬부(41)는 제2 지연스트로브신호(STRD2)를 외부스트로브신호(ESTR)로 출력하고, 제2 지연스트로브신호(STRD2)에 동기 되어 제1 입출력라인(GIO1<1:N>)에 실린 데이터(D<1:K>)를 정렬하여 외부데이터(ED<1:K>)로 출력한다.
제1 반도체장치(3)는 외부스트로브신호(ESTR)에 동기 되어 불량비트가 정정된 외부데이터(ED<1:K>)를 수신한다.
이와 같이 구성된 반도체시스템은 라이트동작 및 리드동작을 연속으로 수행하는 리드모디파이 라이트동작에서 마스킹된 데이터의 불량정보를 추출한다. 그리고, 반도체장치의 신호가 입출력되는 입출력라인을 구동하는 리피터에 인접하게 ECC회로를 배치하여 불량정보를 싣는 입출력라인의 수를 감소함으로써 반도체장치의 면적을 감소할 수 있다.
앞서, 도 1 내지 도 13에서 살펴본 반도체장치 및 반도체시스템은 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 14을 참고하면 본 발명의 일 실시예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 1에 도시된 제2 반도체장치(2) 또는 도 8에 도시된 제2 반도체장치(4)를 포함할 수 있다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 메모리컨트롤러(1002)는 도 1에 도시된 제1 반도체장치(1) 및 도 8에 도시된 제1 반도체장치(3)를 포함할 수 있다. 도 14에서는 메모리컨트롤러(1002)가 하나의 블록으로 표시되었으나, 메모리컨트롤러(1002)는 비휘발성 메모리를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터(DATA)를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
제1 실시예
1. 제1 반도체장치 2. 제2 반도체장치
10. 주변영역 11. 정렬부
12. 제1 입출력부 13. 제2 입출력부
20. 제1 메모리영역 21. 제1 뱅크
22. 제2 뱅크 23. 제3 뱅크
24. 제4 뱅크 30. 제2 메모리영역
31. 제5 뱅크 32. 제6 뱅크
33. 제7 뱅크 34. 제8 뱅크
100. 제1 리피터 110. 버퍼부
120. 풀업풀다운신호생성부 130. 구동부
200. 에러정정부 210. 제1 버퍼
211. 초기화부 212. 제1 전달부
213. 제2 전달부 220. 제2 버퍼
221. 제3 전달부 222. 제4 전달부
223. 제5 전달부 230. 에러추출부
240. 위치신호생성부 250. 펄스신호생성부
260. 지연부 300. 제2 리피터
400. 제3 리피터
제2 실시예
3. 제1 반도체장치 4. 제2 반도체장치
40. 주변영역 41. 정렬부
42. 제1 입출력부 43. 제2 입출력부
50. 제1 메모리영역 51. 제1 뱅크
52. 제2 뱅크 53. 제3 뱅크
54. 제4 뱅크 60. 제2 메모리영역
61. 제5 뱅크 62. 제6 뱅크
63. 제7 뱅크 64. 제8 뱅크
500. 제1 리피터 510. 제1 드라이버
511. 버퍼부 512. 풀업풀다운신호생성부
513. 구동부 520. 제2 드라이버
530. 제N 드라이버 600. 에러정정부
610. 제1 버퍼 611. 초기화부
612. 제1 전달부 613. 제2 전달부
620. 제2 버퍼 621. 제3 전달부
622. 제4 전달부 623. 제5 전달부
630. 에러추출부 640. 위치신호생성부
650. 펄스신호생성부 660. 지연부
670. 래치부 700. 제2 리피터
800. 제3 리피터

Claims (32)

  1. 외부스트로브신호 및 외부데이터를 출력하는 제1 반도체장치; 및
    라이트동작 시 상기 외부스트로브신호에 동기 되어 상기 외부데이터로부터 불량정보를 추출하고, 상기 외부데이터 및 상기 불량정보를 입출력라인을 통해 전달하며, 리드동작 시 상기 입출력라인에 실리는 상기 불량정보로부터 내부데이터의 불량을 정정하여 상기 외부데이터로 출력하는 제2 반도체장치를 포함하는 반도체시스템.
  2. 제 1 항에 있어서, 상기 불량정보는 상기 외부데이터에 포함된 비트 중 불량이 발생한 비트의 위치정보를 포함하는 반도체시스템.
  3. 제 1 항에 있어서, 제2 반도체장치는
    상기 외부스트로브신호 및 상기 외부데이터를 제1 입출력라인을 통해 전달하고, 상기 제1 입출력라인에 실린 상기 외부스트로브신호에 동기 되어 상기 외부데이터의 상기 불량정보를 추출하며, 상기 불량정보를 제2 및 제3 입출력라인을 통해 출력하는 주변영역;
    상기 라이트동작 시 상기 제2 입출력라인에 실린 상기 불량정보 및 상기 외부데이터로부터 생성되는 내부데이터를 저장하고, 상기 리드동작 시 상기 불량정보 및 상기 내부데이터를 상기 제2 입출력라인을 통해 출력하는 제1 메모리영역; 및
    상기 라이트동작 시 상기 제3 입출력라인에 실린 상기 불량정보 및 상기 외부데이터로부터 생성되는 상기 내부데이터를 저장하고, 상기 리드동작 시 상기 불량정보 및 상기 내부데이터를 상기 제3 입출력라인을 통해 출력하는 제2 메모리영역을 포함하는 반도체시스템.
  4. 제 3 항에 있어서, 상기 주변영역은 상기 리드동작 시 상기 제2 입출력라인에 실린 상기 불량정보에 의해 상기 내부데이터의 불량을 정정하고, 상기 제3 입출력라인에 실린 상기 불량정보에 의해 상기 내부데이터의 불량을 정정하는 반도체시스템.
  5. 제 3 항에 있어서, 상기 주변영역은 상기 불량정보에 의해 상기 제1 및 내부데이터의 포함된 불량 비트의 레벨을 반전시키는 반도체시스템.
  6. 제 3 항에 있어서, 상기 주변영역은
    상기 라이트동작 시 상기 외부스트로브신호 및 상기 외부데이터를 상기 제1 입출력라인으로 출력하고, 상기 리드동작 시 제1 스트로브신호에 동기 되어 상기 제1 입출력라인에 실린 데이터를 정렬하여 상기 외부스트로브신호 및 상기 외부데이터를 생성하는 정렬부;
    상기 제1 입출력라인에 실린 상기 제1 스트로브신호에 동기 되어 상기 데이터로부터 상기 불량정보를 추출하여 상기 제2 입출력라인으로 출력하고, 상기 제2 입출력라인에 실린 상기 불량정보로부터 상기 내부데이터의 불량을 정정하는 제1 입출력부; 및
    상기 제1 입출력라인에 실린 상기 제1 스트로브신호에 동기 되어 상기 데이터로부터 상기 불량정보를 추출하여 상기 제3 입출력라인으로 출력하고, 상기 제3 입출력라인에 실린 상기 불량정보로부터 상기 내부데이터의 불량을 정정하는 제2 입출력부를 포함하는 반도체시스템.
  7. 제 6 항에 있어서, 상기 제1 입출력부는
    상기 제1 스트로브신호에 동기 되어 상기 데이터에 의해 상기 내부데이터를 생성하고, 상기 제1 스트로브신호를 지연하여 제1 지연스트로브신호를 생성하는 제1 리피터;
    상기 제1 지연스트로브신호에 동기 되어 상기 내부데이터의 불량정보를 포함하는 제1 정정패리티비트를 생성하고, 상기 불량정보에 의해 상기 내부데이터의 불량비트를 정정하여 제1 정정데이터를 생성하며, 상기 제1 지연스트로브신호를 지연하여 제1 패리티스트로브신호를 생성하는 제1 에러정정부;
    상기 제1 패리티스트로브신호에 동기 되어 상기 제1 정정패리티비트를 제1 패리티비트로 전달하고, 상기 제1 패리티스트로브신호를 지연하여 제1 패리티지연스트로브신호를 생성하는 제2 리피터; 및
    제1 정정스트로브신호를 지연하여 제2 지연스트로브신호를 생성하고, 상기 제1 정정데이터를 상기 데이터로 출력하는 제3 리피터를 포함하는 반도체시스템.
  8. 제 7 항에 있어서, 상기 제1 에러정정부는
    상기 제1 지연스트로브신호 및 제2 스트로브신호에 응답하여 상기 제1 패리티비트를 제1 내부패리티비트로 전달하는 제1 버퍼;
    상기 제1 지연스트로브신호 및 상기 제2 스트로브신호에 응답하여 상기 내부데이터를 상기 제1 정정데이터로 출력하되, 제1 펄스신호에 응답하여 상기 내부데이터의 불량이 발생한 비트의 레벨을 반전하여 상기 제1 정정데이터로 출력하는 제2 버퍼;
    상기 제1 정정데이터로부터 불량정보를 추출하여 상기 제1 정정패리티비트를 생성하거나, 상기 제1 내부패리티비트를 상기 제1 정정패리티비트로 전달하는 제1 에러추출부;
    상기 제1 정정패리티비트를 디코딩하여 제1 위치신호를 생성하는 제1 위치신호생성부; 및
    상기 제1 위치신호에 응답하여 발생하는 펄스를 포함하는 상기 제1 펄스신호를 생성하는 제1 펄스신호생성부를 포함하는 반도체시스템.
  9. 제 8 항에 있어서, 상기 제1 펄스신호는 상기 내부데이터의 비트 중 불량이 발생한 비트가 입력되는 시점에 인에이블되는 신호인 반도체시스템.
  10. 제 6 항에 있어서, 상기 제2 입출력부는
    상기 제1 스트로브신호에 동기 되어 상기 데이터에 의해 상기 내부데이터를 생성하고, 상기 제1 스트로브신호를 지연하여 제3 지연스트로브신호를 생성하는 제4 리피터;
    상기 제3 지연스트로브신호에 동기 되어 상기 내부데이터의 불량정보를 포함하는 제2 정정패리티비트를 생성하고, 상기 불량정보에 의해 상기 내부데이터의 불량비트를 정정하여 제2 정정데이터를 생성하며, 상기 제3 지연스트로브신호를 지연하여 제2 패리티스트로브신호를 생성하는 제2 에러정정부;
    상기 제2 패리티스트로브신호에 동기 되어 상기 제2 정정패리티비트를 제2 패리티비트로 전달하고, 상기 제2 패리티스트로브신호를 지연하여 제2 패리티지연스트로브신호를 생성하는 제5 리피터; 및
    제2 정정스트로브신호를 지연하여 제4 지연스트로브신호를 생성하고, 상기 제2 정정데이터를 상기 데이터로 출력하는 제6 리피터를 포함하는 반도체시스템.
  11. 제 10 항에 있어서, 상기 제2 에러정정부는
    상기 제3 지연스트로브신호 및 제3 스트로브신호에 응답하여 상기 제2 패리티비트를 제2 내부패리티비트로 전달하는 제3 버퍼;
    상기 제3 지연스트로브신호 및 상기 제3 스트로브신호에 응답하여 상기 내부데이터를 상기 제2 정정데이터로 출력하되, 제2 펄스신호에 응답하여 상기 내부데이터의 불량이 발생한 비트의 레벨을 반전하여 상기 제2 정정데이터로 출력하는 제4 버퍼;
    상기 제2 정정데이터로부터 불량정보를 추출하여 상기 제2 정정패리티비트를 생성하거나, 상기 제2 내부패리티비트를 상기 제2 정정패리티비트로 전달하는 제2 에러추출부;
    상기 제2 정정패리티비트를 디코딩하여 제2 위치신호를 생성하는 제2 위치신호생성부; 및
    상기 제2 위치신호에 응답하여 발생하는 펄스를 포함하는 상기 제2 펄스신호를 생성하는 제2 펄스신호생성부를 포함하는 반도체시스템.
  12. 제 11 항에 있어서, 상기 제2 펄스신호는 상기 내부데이터의 비트 중 불량이 발생한 비트가 입력되는 시점에 인에이블되는 신호인 반도체시스템.
  13. 외부커맨드, 외부스트로브신호 및 외부데이터를 출력하는 제1 반도체장치; 및
    라이트동작 시 상기 외부커맨드에 응답하여 상기 외부데이터에 포함된 적어도 하나 이상의 비트를 차단하고, 상기 외부스트로브신호에 동기 되어 입력되는 상기 외부데이터로부터 불량정보를 추출하며, 상기 외부데이터 및 상기 불량정보를 입출력라인을 통해 전달하고, 리드동작 시 상기 입출력라인에 실리는 상기 불량정보로부터 내부데이터의 불량을 정정하여 상기 외부데이터로 출력하는 제2 반도체장치를 포함하는 반도체시스템.
  14. 제 13 항에 있어서, 상기 외부커맨드는 리드동작 후 상기 외부데이터를 출력하지 않고 라이트동작을 수행하는 동작 또는 상기 외부데이터에 포함된 적어도 하나 이상의 비트를 차단하는 동작을 위해 입력되는 커맨드인 반도체시스템.
  15. 제 13 항에 있어서, 상기 불량정보는 상기 외부데이터에 포함된 비트 중 입력이 차단되지 않는 비트의 위치정보를 포함하는 반도체시스템.
  16. 제 13 항에 있어서, 제2 반도체장치는
    상기 외부커맨드에 응답하여 상기 외부스트로브신호 및 상기 외부데이터를 제1 입출력라인을 통해 전달하고, 상기 제1 입출력라인에 실린 상기 외부스트로브신호에 동기 되어 상기 외부데이터의 상기 불량정보를 추출하며, 상기 불량정보를 제2 및 제3 입출력라인을 통해 출력하는 주변영역;
    상기 라이트동작 시 상기 제2 입출력라인에 실린 상기 불량정보 및 상기 외부데이터로부터 생성되는 내부데이터를 저장하고, 상기 리드동작 시 상기 불량정보 및 상기 내부데이터를 상기 제2 입출력라인을 통해 출력하는 제1 메모리영역; 및
    상기 라이트동작 시 상기 제3 입출력라인에 실린 상기 불량정보 및 상기 외부데이터로부터 생성되는 상기 내부데이터를 저장하고, 상기 리드동작 시 상기 불량정보 및 상기 내부데이터를 상기 제3 입출력라인을 통해 출력하는 제2 메모리영역을 포함하는 반도체시스템.
  17. 제 16 항에 있어서, 상기 주변영역은 상기 리드동작 시 상기 제2 입출력라인에 실린 상기 불량정보에 의해 상기 내부데이터의 불량을 정정하고, 상기 제3 입출려라인에 실린 상기 불량정보에 의해 상기 내부데이터의 불량을 정정하는 반도체시스템.
  18. 제 16 항에 있어서, 상기 주변영역은 상기 불량정보에 의해 상기 제1 및 내부데이터의 포함된 불량 비트의 레벨을 반전시키는 반도체시스템.
  19. 제 16 항에 있어서, 상기 주변영역은
    상기 외부커맨드에 응답하여 상기 라이트동작 시 상기 외부스트로브신호 및 상기 외부데이터를 상기 제1 입출력라인으로 출력하고, 상기 리드동작 시 제1 스트로브신호에 동기 되어 상기 제1 입출력라인에 실린 데이터를 정렬하여 상기 외부스트로브신호 및 상기 외부데이터를 생성하는 정렬부;
    상기 제1 입출력라인에 실린 상기 제1 스트로브신호에 동기 되어 상기 데이터로부터 상기 불량정보를 추출하여 상기 제2 입출력라인으로 출력하고, 상기 제2 입출력라인에 실린 상기 불량정보로부터 상기 내부데이터의 불량을 정정하는 제1 입출력부; 및
    상기 제1 입출력라인에 실린 상기 제1 스트로브신호에 동기 되어 상기 데이터로부터 상기 불량정보를 추출하여 상기 제3 입출력라인으로 출력하고, 상기 제3 입출력라인에 실린 상기 불량정보로부터 상기 내부데이터의 불량을 정정하는 제2 입출력부를 포함하는 반도체시스템.
  20. 제 19 항에 있어서, 상기 제1 입출력부는
    마스킹신호에 따라 상기 데이터 중 적어도 어느 하나 이상의 입력을 차단하고, 상기 제1 스트로브신호에 동기 되어 상기 데이터에 의해 상기 내부데이터를 생성하며, 상기 제1 스트로브신호를 지연하여 제1 내부스트로브신호 및 제1 지연스트로브신호를 생성하는 제1 리피터;
    상기 제1 지연스트로브신호에 동기 되어 상기 내부데이터의 불량정보를 포함하는 제1 정정패리티비트를 생성하고, 상기 제1 내부스트로브신호에 동기 되어 상기 불량정보에 의해 상기 내부데이터의 불량비트를 정정하여 제1 정정데이터를 생성하며, 상기 외부커맨드에 응답하여 상기 제1 지연스트로브신호를 지연하여 제1 정정스트로브신호 및 제1 패리티스트로브신호를 생성하는 제1 에러정정부;
    상기 제1 패리티스트로브신호에 동기 되어 상기 제1 정정패리티비트를 제1 패리티비트로 전달하고, 상기 제1 패리티스트로브신호를 지연하여 제1 패리티지연스트로브신호를 생성하는 제2 리피터; 및
    상기 제1 정정스트로브신호를 지연하여 제2 지연스트로브신호를 생성하고, 상기 제1 정정데이터를 상기 데이터로 출력하는 제3 리피터를 포함하는 반도체시스템.
  21. 제 19 항에 있어서, 상기 제2 입출력부는
    마스킹신호에 따라 상기 데이터 중 적어도 어느 하나 이상의 입력을 차단하고, 상기 제1 스트로브신호에 동기 되어 상기 데이터에 의해 상기 내부데이터를 생성하며, 상기 제1 스트로브신호를 지연하여 제2 내부스트로브신호 및 제3 지연스트로브신호를 생성하는 제4 리피터;
    상기 제3 지연스트로브신호에 동기 되어 상기 내부데이터의 불량정보를 포함하는 제2 정정패리티비트를 생성하고, 상기 제2 내부스트로브신호에 동기 되어 상기 불량정보에 의해 상기 내부데이터의 불량비트를 정정하여 제2 정정데이터를 생성하며, 상기 외부커맨드에 응답하여 상기 제3 지연스트로브신호를 지연하여 제2 정정스트로브신호 및 제2 패리티스트로브신호를 생성하는 제2 에러정정부;
    상기 제2 패리티스트로브신호에 동기 되어 상기 제2 정정패리티비트를 제2 패리티비트로 전달하고, 상기 제2 패리티스트로브신호를 지연하여 제2 패리티지연스트로브신호를 생성하는 제5 리피터; 및
    상기 제2 정정스트로브신호를 지연하여 제4 지연스트로브신호를 생성하고, 상기 제2 정정데이터를 상기 데이터로 출력하는 제6 리피터를 포함하는 반도체시스템.
  22. 라이트동작 시 제1 입출력라인을 통해 제1 스트로브신호 및 데이터를 입력받아 상기 제1 스트로브신호에 동기 되어 상기 데이터에 의해 내부데이터를 생성하고, 상기 내부데이터를 제2 입출력라인으로 출력하며, 상기 제1 스트로브신호를 지연하여 상기 제2 입출력라인을 통해 제1 지연스트로브신호로 출력하는 제1 리피터;
    상기 라이트동작 시 상기 제1 지연스트로브신호에 동기 되어 상기 내부데이터의 불량정보를 포함하는 정정패리티비트를 생성하고, 리드동작 시 상기 불량정보에 의해 상기 내부데이터의 불량비트를 정정하여 정정데이터를 생성하며, 상기 제1 지연스트로브신호를 지연하여 패리티스트로브신호를 생성하는 에러정정부;
    상기 패리티스트로브신호에 동기 되어 상기 정정패리티비트를 상기 제2 입출력라인을 통해 패리티비트로 출력하고, 상기 패리티스트로브신호를 지연하여 패리티지연스트로브신호를 생성하는 제2 리피터; 및
    정정스트로브신호를 지연하여 제2 지연스트로브신호를 생성하고, 상기 정정데이터를 상기 제1 입출력라인을 통해 상기 데이터로 출력하는 제3 리피터를 포함하는 데이터입출력회로.
  23. 제 22 항에 있어서, 상기 불량정보는 상기 데이터에 포함된 비트 중 불량이 발생한 비트의 위치정보를 포함하는 데이터입출력회로.
  24. 제 22 항에 있어서, 상기 에러정정부는
    상기 제1 지연스트로브신호 및 제2 스트로브신호에 응답하여 상기 패리티비트를 내부패리티비트로 전달하는 제1 버퍼;
    상기 제1 지연스트로브신호 및 상기 제2 스트로브신호에 응답하여 상기 내부데이터를 상기 정정데이터로 출력하되, 펄스신호에 응답하여 상기 내부데이터의 불량이 발생한 비트의 레벨을 반전하여 상기 정정데이터로 출력하는 제2 버퍼;
    상기 정정데이터로부터 불량정보를 추출하여 상기 정정패리티비트를 생성하거나, 상기 내부패리티비트를 상기 정정패리티비트로 전달하는 에러추출부;
    상기 정정패리티비트를 디코딩하여 위치신호를 생성하는 위치신호생성부; 및
    상기 위치신호에 응답하여 발생하는 펄스를 포함하는 상기 펄스신호를 생성하는 펄스신호생성부를 포함하는 데이터입출력회로.
  25. 제 24 항에 있어서, 상기 펄스신호는 상기 내부데이터의 비트 중 불량이 발생한 비트가 입력되는 시점에 인에이블되는 신호인 데이터입출력회로.
  26. 제 24 항에 있어서, 상기 제1 버퍼는
    상기 제1 지연스트로브신호에 응답하여 제1 노드를 전원전압 레벨로 초기화하는 초기화부;
    상기 제2 스트로브신호에 응답하여 상기 패리티비트를 반전버퍼링하여 상기 제1 노드로 출력하는 제1 전달부; 및
    상기 제1 노드의 신호를 래치하고, 래치된 상기 제1 노드의 신호를 반전버퍼링하여 상기 내부패리티신호를 생성하는 제2 전달부를 포함하는 데이터입출력회로.
  27. 제 24 항에 있어서, 상기 제2 버퍼는
    상기 제1 지연스트로브신호 또는 상기 제2 스트로브신호가 입력되는 경우 상기 내부데이터를 반전버퍼링하여 제2 노드로 출력하는 제3 전달부;
    상기 펄스신호에 응답하여 상기 내부데이터를 버퍼링하여 상기 제2 노드로 출력하는 제4 전달부; 및
    상기 제2 노드의 신호를 래치하고, 래치된 상기 제2 노드의 신호를 반전버퍼링하여 상기 정정데이터를 생성하는 제5 전달부를 포함하는 데이터입출력회로.
  28. 제1 입출력라인을 통해 제1 스트로브신호 및 데이터를 입력받아 상기 제1 스트로브신호에 동기 되어 상기 데이터를 제2 입출력라인을 통해 내부데이터로 출력하고, 상기 제1 스트로브신호를 지연하여 상기 제2 입출력라인을 통해 지연스트로브신호로 출력하는 리피터; 및
    라이트동작 시 상기 지연스트로브신호에 동기 되어 상기 내부데이터의 불량정보를 포함하는 정정패리티비트를 생성하고, 리드동작 시 상기 불량정보에 의해 상기 내부데이터의 불량비트를 정정하여 정정데이터를 생성하며, 상기 지연스트로브신호를 지연하여 패리티스트로브신호를 생성하는 에러정정부를 포함하는 데이터입출력회로.
  29. 제 28 항에 있어서, 상기 불량정보는 상기 데이터에 포함된 비트 중 불량이 발생한 비트의 위치정보를 포함하는 데이터입출력회로.
  30. 제 28 항에 있어서, 상기 에러정정부는
    상기 제1 지연스트로브신호 및 제2 스트로브신호에 응답하여 상기 패리티비트를 내부패리티비트로 전달하는 제1 버퍼;
    상기 제1 지연스트로브신호 및 상기 제2 스트로브신호에 응답하여 상기 내부데이터를 상기 정정데이터로 출력하되, 펄스신호에 응답하여 상기 내부데이터의 불량이 발생한 비트의 레벨을 반전하여 상기 정정데이터로 출력하는 제2 버퍼;
    상기 정정데이터로부터 불량정보를 추출하여 상기 정정패리티비트를 생성하거나, 상기 내부패리티비트를 상기 정정패리티비트로 전달하는 에러추출부;
    상기 정정패리티비트를 디코딩하여 위치신호를 생성하는 위치신호생성부; 및
    상기 위치신호에 응답하여 발생하는 펄스를 포함하는 상기 펄스신호를 생성하는 펄스신호생성부를 포함하는 데이터입출력회로.
  31. 제 30 항에 있어서, 상기 펄스신호는 상기 내부데이터의 비트 중 불량이 발생한 비트가 입력되는 시점에 인에이블되는 신호인 데이터입출력회로.
  32. 제 28 항에 있어서,
    상기 패리티스트로브신호에 동기 되어 상기 정정패리티비트를 상기 제2 입출력라인을 통해 패리티비트로 출력하고, 상기 패리티스트로브신호를 지연하여 패리티지연스트로브신호를 생성하는 제2 리피터; 및
    정정스트로브신호를 지연하여 제2 지연스트로브신호를 생성하고, 상기 정정데이터를 상기 제1 입출력라인을 통해 상기 데이터로 출력하는 제3 리피터를 더 포함하는 데이터입출력회로.
KR1020150106090A 2015-07-27 2015-07-27 데이터입출력회로를 포함하는 반도체장치 및 반도체시스템 KR20170013487A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020150106090A KR20170013487A (ko) 2015-07-27 2015-07-27 데이터입출력회로를 포함하는 반도체장치 및 반도체시스템
US14/947,126 US9823956B2 (en) 2015-07-27 2015-11-20 Data I/O circuits and semiconductor systems including the same
US15/785,836 US10204001B2 (en) 2015-07-27 2017-10-17 Data I/O circuits and semiconductor systems including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150106090A KR20170013487A (ko) 2015-07-27 2015-07-27 데이터입출력회로를 포함하는 반도체장치 및 반도체시스템

Publications (1)

Publication Number Publication Date
KR20170013487A true KR20170013487A (ko) 2017-02-07

Family

ID=57882684

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150106090A KR20170013487A (ko) 2015-07-27 2015-07-27 데이터입출력회로를 포함하는 반도체장치 및 반도체시스템

Country Status (2)

Country Link
US (2) US9823956B2 (ko)
KR (1) KR20170013487A (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170013487A (ko) * 2015-07-27 2017-02-07 에스케이하이닉스 주식회사 데이터입출력회로를 포함하는 반도체장치 및 반도체시스템
KR20180047829A (ko) * 2016-11-01 2018-05-10 에스케이하이닉스 주식회사 저항성 메모리 장치
KR102407184B1 (ko) * 2017-10-31 2022-06-10 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이를 포함하는 반도체 시스템
KR102449194B1 (ko) * 2017-11-17 2022-09-29 삼성전자주식회사 공통 모드 추출기를 포함하는 메모리 장치
US10418125B1 (en) 2018-07-19 2019-09-17 Marvell Semiconductor Write and read common leveling for 4-bit wide DRAMs
KR102652001B1 (ko) 2019-05-22 2024-03-27 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법
CN113380316B (zh) * 2020-02-25 2024-07-09 深信服科技股份有限公司 磁盘信息挖掘方法、装置、设备及存储介质
US11776653B2 (en) 2020-03-17 2023-10-03 SK Hynix Inc. Memory device
KR20210116019A (ko) 2020-03-17 2021-09-27 에스케이하이닉스 주식회사 데이터 입력 회로 및 이를 포함하는 메모리 장치

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8438344B2 (en) 2010-03-12 2013-05-07 Texas Instruments Incorporated Low overhead and timing improved architecture for performing error checking and correction for memories and buses in system-on-chips, and other circuits, systems and processes
KR20140126220A (ko) 2013-04-18 2014-10-30 삼성전자주식회사 분할 배치되는 ecc 회로를 포함하는 반도체 메모리 장치
KR20170013487A (ko) * 2015-07-27 2017-02-07 에스케이하이닉스 주식회사 데이터입출력회로를 포함하는 반도체장치 및 반도체시스템

Also Published As

Publication number Publication date
US9823956B2 (en) 2017-11-21
US20170031747A1 (en) 2017-02-02
US20180039532A1 (en) 2018-02-08
US10204001B2 (en) 2019-02-12

Similar Documents

Publication Publication Date Title
KR20170013487A (ko) 데이터입출력회로를 포함하는 반도체장치 및 반도체시스템
US10572341B2 (en) Semiconductor devices
US10379947B2 (en) Semiconductor device
US10430274B2 (en) Semiconductor devices executing an error scrub operation
US10068633B2 (en) Semiconductor devices and integrated circuits including the same
US10665318B2 (en) Semiconductor systems
US9911505B2 (en) Cost effective semiconductor devices and semiconductor systems with reduced test time
KR20180106495A (ko) 반도체장치
US9672884B1 (en) Semiconductor devices and semiconductor systems including the same
US11107547B2 (en) Semiconductor devices and semiconductor systems that operate with strobe signal during test mode
KR20210143078A (ko) 커맨드 입력을 제어하기 위한 전자장치
KR20180134120A (ko) 반도체시스템
KR20180080581A (ko) 반도체장치
KR20180026868A (ko) 집적회로
KR20180072317A (ko) 반도체장치 및 반도체시스템
KR20170033593A (ko) 반도체장치 및 반도체시스템
KR20170143084A (ko) 반도체장치 및 반도체시스템
KR20210023317A (ko) 반도체장치
KR102638788B1 (ko) 반도체장치 및 반도체시스템
US9570151B1 (en) Semiconductor device and semiconductor system
KR20180126937A (ko) 집적회로
KR20180086817A (ko) 반도체장치
CN112750492B (zh) 半导体器件
KR20170140933A (ko) 비교회로 및 반도체장치
US10621039B2 (en) Electronic devices