KR920013450A - 판독 및 기입동작을 위한 타임-아웃 제어장치를 구비한 반도체 메모리 - Google Patents

판독 및 기입동작을 위한 타임-아웃 제어장치를 구비한 반도체 메모리 Download PDF

Info

Publication number
KR920013450A
KR920013450A KR1019910023049A KR910023049A KR920013450A KR 920013450 A KR920013450 A KR 920013450A KR 1019910023049 A KR1019910023049 A KR 1019910023049A KR 910023049 A KR910023049 A KR 910023049A KR 920013450 A KR920013450 A KR 920013450A
Authority
KR
South Korea
Prior art keywords
signal
input
response
delay
write
Prior art date
Application number
KR1019910023049A
Other languages
English (en)
Other versions
KR100228620B1 (ko
Inventor
어라인 코커 토마스
챨스 맥클루어 데이비드
Original Assignee
원본미기재
에스지에스-톰슨 마이크로일렉트로닉스, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 원본미기재, 에스지에스-톰슨 마이크로일렉트로닉스, 인코포레이티드 filed Critical 원본미기재
Publication of KR920013450A publication Critical patent/KR920013450A/ko
Application granted granted Critical
Publication of KR100228620B1 publication Critical patent/KR100228620B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)

Abstract

내용 없음

Description

판독 및 기입동작을 위한 타임-아웃 제어장치를 구비한 반도체 메모리
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 바림직한 실시예를 채용한 정적 메모리의 개략 회로도, 제3도는 본 발명의 바람직한 실시예에 따른 타임-아웃 제어회로의 개략 회로도

Claims (20)

  1. 다수의 메모리 셀들과; 기입 동작 또는 판독 동작이 수행되는지를 표시하는 기입 인에이블 신호를 수신하기 위한 기입 인에이블 입력과; 어드레스 신호를 수신하기 위한 다수의 어드레스 단자들과; 상기 어드레스 신호에 따라 메모리 셀들을 선택하기 위한 디코더와; 상기 어드레스 단자들에서의 어드레스 신호의 수신에 응답햐여 한사이클을 개시하기 위한 수단; 및 상기 개시 수단에 의한 상기 사이클의 개시로부터 지연되는 시간에 상기 디코더를 디스에이블시키기 위한 타임 아웃 회로를 포함하고, 상기 타임 아웃 회로는 상기 개시 수단에 결합된 입력과 제1지연 시간 후 상기 입력에 응답하는 출력을 갖는 제1지연단과; 상기 개시 수단에 결합된 입력과 지연시간 후 상기 입력에 응답하는 출력을 갖는 제2지연단과; 타임 아웃 신호를 발생시키기 위한 출력 회로를 포함하며; 상기 출력 회로는 상기 제1및 지2지연단의 출력에 결합된 입력들과 상기 기입 인에이블 입력에 연결된 제어 회로를 구비하고, 이에 따라 상기 출력 회로가 판독 동작시 상기 제1지연단에 응답하고 기입 동작시 상기 제2지연단에 응답하여 상기 타임 아웃 신호를 발생하는 것을 특징으로 하는 판독/기입 메모리.
  2. 제1항에 있어서, 상기 제1지연 시간은 상기 제2지연 시간보다 짧은 것을 특징으로 하는 판독/기입 메모리.
  3. 제1항에 있어서, 상기 개시 수단은 어드레스 전이 검출 회로를 포함하는 것을 특징으로 하는 판독/기입 메모리.
  4. 제3항에 있어서, 상기 개시 수단은 데이타 전이 검출 회로를 더 포함하는 것을 특징으로 하는 판독/기입메모리.
  5. 제3항에 있어서, 상기 개시 수단은 상기 어드레스 전이 검출 회로에 연결된 세트 입력을 갖는 래치를 포함하는 것을 특징으로 하는 판독/기입 메모리.
  6. 제5항에 있어서, 상기 래치는 상기 타임 아웃 회로의 출력 회로로부터 상기 타임 아웃 신호를 수신하는 리셋입력을 갖는 것을 특징으로 하는 판독/기입 메모리.
  7. 제6항에 있어서, 상기 래치의 출력은 상기 디코더에 연결되어, 상기 어드레스 단자들에서의 전이를 검출하는 상기 어드레스 검출 회로에 응답하여 상기 디코더를 인에이블시키기 위한, 인에이블 신호를 제공하는 것을 특징으로 하는 판독/기입 메모리.
  8. 제7항에 있어서, 상기 인에이블 신호는 그의 리셋 입력에서 상기 타임 아웃 신호를 수신하는 상기 래치에 응답하여 디스에이블되는 것을 특징으로 하는 판독/기입 메모리.
  9. 어드레스 신호의 수신에 응답하여 한 사이클을 개시하는 단계;판독 또는 기입 동작이 수행되는지는 지시하는 기입 인에이블 신호를 수신하는 단계;판독 동작을 나타내는 상기 기입 파독 인에이블 신호에 응답하여 또한 상기 개시 단계 후, 그의 내용을 출력에 전송하기 위해 상기 어드레스 신호에 대응하는 메모리 위치를 억세스하고, 상기 개시 단계 후 제1지연 주기의 만료에 따라 상기 메모리의 부분들을 디스에이블시키는 단계;기입 동작을 나타내는 상기 기입 인에이블 신호에 응답하여 또한 상기 개시 단계후, 그에 대한 데이타 상태의 전송을 위해 상기 어드레스에 대응하는 메모리 셀을 억세스하고, 상기 개시 단계후, 제2지연 주기의 만료에 따라 상기 메모리의 부분들을 디스에이블시키는 단계를 포함하는 것을 특징으로 하는 메모리 동작 방법.
  10. 제9항에 있어서, 상기 제2지연 주기는 상기 제1지연 주기보다 긴 것을 특징으로 하는 방법.
  11. 제9항에 있어서, 상기 디스에이블 단계들을 상기 억세스 단계들에 사용된 어드레스 디코더들을 디스에이블 시키는 것을 특징으로 하는 방법.
  12. 제9항에 있어서, 기입 동작을 나타내는 상기 기입 인에이블 신호에 응답하여 상기 디스에이블 단계후, 입력 데이타의 전이를 수신하는 단계;및 상기 수신 단계에 응답하여, 기입 사이클을 개시시키고 그에 대한 데이타 상태의 전송을 위해 상기 어드레스 신호에 대응하는 메모리 셀을 억세스하는 단계를 더 포함하는 것을 특징으로 하는 방법
  13. 제12항에 있어서, 상기 수신 단계에 응답하여 상기 개시 및 억세스 단계들 후, 상기 제2지연 주기의 만료에 따라 상기 메모리의 부분들을 디스에이블시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
  14. 한 입력과, 제1지연 주기 후 상기 입력에서의 신호에 응답하여 하나의 신호를 제공하기 위한 출력을 갖는 제1지연단;한 입력과, 제1지연 주기 후 상기 입력에서의 신호에 응답하여 하나의 신호를 제공하기 위한 출력을 갖는 제1지연단; 한 입력과, 제2지연 주기 후 상기 입력에서의 신호에 응답하여 하나의 신호를 제공하기 위한 출력을 갖는 제2지연단; 상기 메모리의 판독 또는 기입 동작이 수행되는지를 나타내는 신호를 수신하기 위한 기입인에이블 입력; 및 개시 신호의 수신에 응답하여 인에이블 펄스를 제공하기 위한 수단을 포함하며, 상기 제공수단은 상기 제1및 제2지연단과 상기 기입 인에이블 입력에 연결되며, 이에 따라 상기 인에이블 퍼스의 지속기가 판독 동작을 나타내는 신호를 수신하는 상기 기입 인에이블 입력에 응답하여 상기 제2지연 주기를 대응하고, 상기 인에이블 펄스의 지속기가 기입 동작을 나타내는 신호를 수신하는 상기 기입 인에이블 입력에 응답하여 상기 제2지연 주기에 대응하는 것을 특징으로 하는 타임-아웃 제어 회로.
  15. 제14항에 있어서, 상기 어드레스 단자에서의 전이를 검출하고 그에 응답하여 어드레스 전이 신호를 발생하기 위해, 상기 메모리의 어드레스 단자들에 연결된 어드레스 전이 검출 회로를 더 포함하는 것을 특징으로 하는 회로.
  16. 제15항에 있어서, 상기 데이타 단자에서 전이를 검출하고 그에 응답하여 데이타 전이 신호를 발생하기 위해 상기 메모리의 데이타 단자들에 결합된 데이타 전이 검출 회로를 더 포함하며;상기 발생수단은 상기 데이타 전이 신호에 응답하여 상기 개시 신호를 발생하는 것을 특징으로 하는 회로.
  17. 제16항에 있어서, 상기 발생수단은 상기 어드레스 전이 신호의 부재시 상기데이타 전이 신호에 응답하여 상기 초기 신호를 발생하는 것을 특징으로 하는 회로.
  18. 제15항에 있어서, 상기 발생 수단은, 상기 개시 신호를 수신하기 위한 제1입력과, 제2입력 및 상기 논리회로의 제2입력에 연결된 출력을 갖는 래치;상기 제1및 제2지연단의 출력들에 연결된 입력들과, 상기 제1지연단과 제2지연단들의 출력들간을 선택하기 위해 상기 기입 인에이블 입력에 연결된 입력들, 및 상기 래치의 제2입력에 연결된 출력을 갖는 펄스 디스에이블 회로를 포함하고; 상기 제1및 제2지연단들은 상기 인에이블 신호에 응답하여 발생된 신호를 수신하기위한 입력들을 가지며; 상기 논리 회로는 상기 인에이블 신호가 종료되는 것을 특징으로 하는 나타내는 상기 펄스 디스에이블 회로로부터 한 신호를 수신할때 이때까지 상기 개시 신호에 응답하여 상기 인에이블 발생하는 것을 특징으로 하는 회로.
  19. 제15항에 있어서, 상기 제1및 제2지연단은 각각 다수의 지연 게이트들을 포함하는 것을 특징으로 하는 회로.
  20. 제19항에 있어서, 상기 제1및 제2지연단들에 있는 상기 지연 게이트들은 각각 상기 각각의 지연 게이트들이 상기 인에이블 신호에 의해 리셋되도록 상기 인에이블 입력에 연결되는 것을 특징으로 하는 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019910023049A 1990-12-14 1991-12-14 판독 및 기입동작을 위한 타임-아웃 제어장치를 구비한 반도체 메모리 KR100228620B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US07/627,236 1990-12-14
US7/627,236 1990-12-14
US07/627,236 US5258952A (en) 1990-12-14 1990-12-14 Semiconductor memory with separate time-out control for read and write operations

Publications (2)

Publication Number Publication Date
KR920013450A true KR920013450A (ko) 1992-07-29
KR100228620B1 KR100228620B1 (ko) 1999-11-01

Family

ID=24513802

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019910023049A KR100228620B1 (ko) 1990-12-14 1991-12-14 판독 및 기입동작을 위한 타임-아웃 제어장치를 구비한 반도체 메모리

Country Status (5)

Country Link
US (1) US5258952A (ko)
EP (1) EP0490679B1 (ko)
JP (1) JP3609837B2 (ko)
KR (1) KR100228620B1 (ko)
DE (1) DE69127748T2 (ko)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5574866A (en) * 1993-04-05 1996-11-12 Zenith Data Systems Corporation Method and apparatus for providing a data write signal with a programmable duration
GB9325301D0 (en) * 1993-12-10 1994-02-16 D2B Systems Co Ltd Local communication system and station for use in such a system
US5530677A (en) * 1994-08-31 1996-06-25 International Business Machines Corporation Semiconductor memory system having a write control circuit responsive to a system clock and/or a test clock for enabling and disabling a read/write latch
US5526322A (en) * 1994-09-23 1996-06-11 Xilinx, Inc. Low-power memory device with accelerated sense amplifiers
KR960019978A (ko) * 1994-11-23 1996-06-17 문정환 펄스 발생기
KR0136668B1 (ko) * 1995-02-16 1998-05-15 문정환 메모리의 펄스 발생회로
JP3102301B2 (ja) * 1995-05-24 2000-10-23 株式会社日立製作所 半導体記憶装置
JPH09282886A (ja) * 1996-01-19 1997-10-31 Sgs Thomson Microelectron Inc メモリセルへの書込の開始をトラッキングする回路及び方法
US5801563A (en) * 1996-01-19 1998-09-01 Sgs-Thomson Microelectronics, Inc. Output driver circuitry having a single slew rate resistor
US5701275A (en) * 1996-01-19 1997-12-23 Sgs-Thomson Microelectronics, Inc. Pipelined chip enable control circuitry and methodology
US5712584A (en) * 1996-01-19 1998-01-27 Sgs-Thomson Microelectronics, Inc. Synchronous stress test control
US5864696A (en) * 1996-01-19 1999-01-26 Stmicroelectronics, Inc. Circuit and method for setting the time duration of a write to a memory cell
JPH09231770A (ja) * 1996-01-19 1997-09-05 Sgs Thomson Microelectron Inc メモリセルへの書込を終了させる回路及び方法
US5767709A (en) * 1996-01-19 1998-06-16 Sgs-Thomson Microelectronics, Inc. Synchronous test mode initalization
US5619456A (en) * 1996-01-19 1997-04-08 Sgs-Thomson Microelectronics, Inc. Synchronous output circuit
US5657292A (en) * 1996-01-19 1997-08-12 Sgs-Thomson Microelectronics, Inc. Write pass through circuit
US6181640B1 (en) 1997-06-24 2001-01-30 Hyundai Electronics Industries Co., Ltd. Control circuit for semiconductor memory device
US6529993B1 (en) 2000-10-12 2003-03-04 International Business Machines Corp. Data and data strobe circuits and operating protocol for double data rate memories
JP4731730B2 (ja) * 2001-06-04 2011-07-27 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP2003196977A (ja) * 2001-12-27 2003-07-11 Fujitsu Ltd 半導体記憶装置のデータアクセス方法、及び半導体記憶装置
US6690606B2 (en) * 2002-03-19 2004-02-10 Micron Technology, Inc. Asynchronous interface circuit and method for a pseudo-static memory device
US20040059954A1 (en) * 2002-09-20 2004-03-25 Rainer Hoehler Automatic low power state entry
US6920524B2 (en) * 2003-02-03 2005-07-19 Micron Technology, Inc. Detection circuit for mixed asynchronous and synchronous memory operation
JP4088227B2 (ja) * 2003-09-29 2008-05-21 株式会社東芝 半導体集積回路装置
JP2005108327A (ja) * 2003-09-30 2005-04-21 Toshiba Corp 半導体集積回路装置及びそのアクセス方法
JP2005117153A (ja) * 2003-10-03 2005-04-28 Toshiba Corp 無線通信装置、無線通信方法、及び無線通信媒体
US6914849B2 (en) * 2003-10-16 2005-07-05 International Business Machines Corporation Method and apparatus for reducing power consumption in a memory array with dynamic word line driver/decoders
US7560956B2 (en) * 2005-08-03 2009-07-14 Micron Technology, Inc. Method and apparatus for selecting an operating mode based on a determination of the availability of internal clock signals
KR101276559B1 (ko) * 2006-12-04 2013-06-24 쌘디스크 코포레이션 더미 블록에 의한 타임아웃 방지를 사용하는 휴대용 모듈 인터페이스
US7917719B2 (en) * 2006-12-04 2011-03-29 Sandisk Corporation Portable module interface with timeout prevention by dummy blocks
US7908501B2 (en) * 2007-03-23 2011-03-15 Silicon Image, Inc. Progressive power control of a multi-port memory device
CN108319353B (zh) * 2018-04-23 2024-05-31 深圳市心流科技有限公司 电源使能电路

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4580246A (en) * 1983-11-02 1986-04-01 Motorola, Inc. Write protection circuit and method for a control register
JPH0766665B2 (ja) * 1988-03-31 1995-07-19 株式会社東芝 半導体記憶装置
US5031150A (en) * 1988-08-26 1991-07-09 Kabushiki Kaisha Toshiba Control circuit for a semiconductor memory device and semiconductor memory system
JPH07118196B2 (ja) * 1988-12-28 1995-12-18 株式会社東芝 スタティック型半導体メモリ
KR940008295B1 (ko) * 1989-08-28 1994-09-10 가부시기가이샤 히다찌세이사꾸쇼 반도체메모리
US5031141A (en) * 1990-04-06 1991-07-09 Intel Corporation Apparatus for generating self-timing for on-chip cache
US5128897A (en) * 1990-09-26 1992-07-07 Sgs-Thomson Microelectronics, Inc. Semiconductor memory having improved latched repeaters for memory row line selection
US5124951A (en) * 1990-09-26 1992-06-23 Sgs-Thomson Microelectronics, Inc. Semiconductor memory with sequenced latched row line repeaters
US5124584A (en) * 1990-10-22 1992-06-23 Sgs-Thomson Microelectronics, Inc. Address buffer circuit with transition-based latching
US5126975A (en) * 1990-10-24 1992-06-30 Integrated Device Technology, Inc. Integrated cache SRAM memory having synchronous write and burst read

Also Published As

Publication number Publication date
DE69127748T2 (de) 1998-03-12
JP3609837B2 (ja) 2005-01-12
DE69127748D1 (de) 1997-10-30
EP0490679B1 (en) 1997-09-24
EP0490679A2 (en) 1992-06-17
JPH04301293A (ja) 1992-10-23
KR100228620B1 (ko) 1999-11-01
EP0490679A3 (en) 1992-10-14
US5258952A (en) 1993-11-02

Similar Documents

Publication Publication Date Title
KR920013450A (ko) 판독 및 기입동작을 위한 타임-아웃 제어장치를 구비한 반도체 메모리
US20070109892A1 (en) Memory device and method of operating the same
KR920009082A (ko) 천이에 의해 래치하는 어드레스 버퍼 회로와 그 버퍼링을 제어하는 방법
KR870008439A (ko) 반도체장치의 시간지연회로
KR930022383A (ko) 메모리칩의 리프레시 어드레스 테스트 회로
US4843596A (en) Semiconductor memory device with address transition detection and timing control
JPH0896569A (ja) 再書き込み可能なメモリに対する内部タイミング法およびその回路
KR940006148A (ko) 테스트 기능을 가진 메모리장치
JPH0312095A (ja) 半導体メモリ装置
US5305283A (en) Dram column address latching technique
KR970017690A (ko) 과전류를 방지하기 위한 번-인 단축회로를 내장한 반도체 메모리 장치
KR970076825A (ko) 싱크로노스 메모리의 내부펄스신호 발생 방법 및 그 장치
KR970071799A (ko) 메모리제어회로
US6380784B1 (en) Circuit for generating sense amplifier control signal for semiconductor memory
US5170072A (en) Buffer device having a booster circuit for a semiconductor memory device
US5615168A (en) Method and apparatus for synchronized pipeline data access of a memory system
JP2003317476A (ja) 半導体メモリ装置用電圧検知回路及び方法
US6819139B2 (en) Skew-free dual rail bus driver
US6005826A (en) Address signal transition detecting circuit for semiconductor memory device
KR100556179B1 (ko) 어드레스 천이 검출 회로
JPH11238380A (ja) 半導体メモリ回路
JPH06195975A (ja) メモリ回路
KR950015394A (ko) 스태틱 랜덤 억세스 메모리
KR970053282A (ko) 반도체 장치의 동작 모드 설정 회로
US5615390A (en) System for determining and controlling the input/output mode of input/output terminal of microcomputer using reset signal change point detection circuit

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20040809

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee