JPH0896569A - 再書き込み可能なメモリに対する内部タイミング法およびその回路 - Google Patents

再書き込み可能なメモリに対する内部タイミング法およびその回路

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JPH0896569A
JPH0896569A JP5038495A JP5038495A JPH0896569A JP H0896569 A JPH0896569 A JP H0896569A JP 5038495 A JP5038495 A JP 5038495A JP 5038495 A JP5038495 A JP 5038495A JP H0896569 A JPH0896569 A JP H0896569A
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Abstract

(57)【要約】 【目的】 再書き込み可能なメモリに対する内部タイミ
ング法およびその回路を開示する。 【構成】 回路（１）は、２つの（ショートまたはロン
グ）期間のレベルを与えることにより、スローまたはフ
ァーストのオーバーオールタイミング構成と、プレチャ
ージおよび検出間隔の２つの構成を可能にする柔軟性の
あるタイミングを発生している。これを行なうため、回
路（１）には記憶された論理信号（ＴＩＭＳ，ＰＣＳ，
ＤＥＴＳ）を基にイネーブルまたはデセーブルにする一
連の基本遅延エレメント（６−８、３８、４０）から成
る可変で非対称な伝播ライン（５、３７）が含まれてお
り、その状態は回路が実施するメモリ（１００）をデバ
ッグする時決定される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は再書き込み可能な、特に
フラッシュメモリに対する内部タイミング法およびその
回路に関する。
【０００２】
【従来の技術】周知のように、メモリ設計の基本的な部
分は、例えば読み出し動作に対するタイミングのように
内部タイミング制御に関して採用されるアプローチであ
る。
【０００３】現在、タイミングに必要なデバイスとし
て、スタティックおよびダイナミックな２つのアプロー
チが採用されている。
【０００４】スタティックなアプローチでは、各内部制
御信号は所定の外部的な刺激として自然に伝播する一連
のイベントから構成されている。一般的に言えば、この
スタティックなアプローチは一時的な信号の伝播に対し
単独に与えられているが、実際の内部タイミングではな
く、これに要する設計作業の量がかなり簡単になる。他
方、完全にスタティックなアプローチでは消費電力が大
きく速度が遅い欠点がある。
【０００５】ダイナミックなアプローチでは前述の欠点
を解決するメモリを採用しているのが普通であるが、タ
イミングは当該動作ステップをイネーブルまたはデセー
ブルにし、消費電力を少なくし、更に本質的に高速な回
路の使用ができるようにするため、所定期間の適当なタ
イミング信号を発生することから成っている。ダイナミ
ックなアプローチでは、しかし硬さと、メモリエレメン
トの反応速度においてあらゆる偏差を生ずることができ
ない欠点が本質的にある。他の平均的な性能に対し特に
偏差を生ずるある位置にある場合、冗長性を得るため再
分類により置き換えを行なう必要がある。反対に、メモ
リエレメントの反応時間にかなりの差を生じさせるため
より余裕のあるタイミングに対する設計段階で準備を行
なう必要がある。しかし、いずれの解決法も他に利用で
きる方策が無駄にされ、メモリの速度をかなり遅くする
ことは完全には満足できない。
【０００６】
【発明の概要】本発明の対象は周知の解決法に代表的に
関連する欠点を解決するために設計されたタイミングシ
ステムを提示することである。
【０００７】本発明によれば、請求項１に記載の再書き
込み可能なメモリに対する内部タイミング法と請求項６
に記載のタイミング回路が提示されている。
【０００８】特に、本発明によれば、タイミング回路に
は回路の一部を構成し回路によりタイミングが定められ
るメモリの特性に基づき選択的にイネーブルされる遅延
線が備えられている。メモリの特性を決定するため、試
験はスローまたはファーストのタイミングが必要か、更
にプレチャージおよび検出ステップが多少早いかを決定
するように行なわれる。適当に記憶される信号は遅延線
上で単位遅延エレメントをイネーブルにするため、また
はしないため発生される。
【０００９】
【実施例】図１の数１は再書き込み可能な、例えばフラ
ッシュＥＥＰＲＯＭメモリ１００の一部を形成してお
り、ダイナミックにタイミングが行なわれるメモリに基
本的な２つの信号、すなわちプレチャージ（または等
化）信号と検出信号とを発生するため加えられている内
部タイミングを示している。図示した実施態様では、回
路１はスローまたはファーストオーバーオールタイミン
グ構成、およびプレチャージ（または等化）と検出間隔
の二重構造をそれぞれ２つの期間（ショートまたはロン
グ）のレベルで与えることにより行なう柔軟性のあるタ
イミングを与えている。
【００１０】より詳細には、図１にはフリップフロップ
の形のタイミング論理ブロック２があるが、このブロッ
クには信号ＡＴＤ（例えばメモリ位置アドレス内で変化
を示す例えばハイである所定の論理状態を有する信号）
が加えられたセット入力Ｓと、リセット入力Ｒがある。
【００１１】ブロックすなわちフリップフロップ２はＡ
ＮＤゲート６０の一方の入力に接続される出力３がある
が、このＡＮＤゲート６０の他の入力は信号ＡＴＤが加
わったインバータ６１の出力に接続されている。同期信
号ＳＹＮＣを供給するＡＮＤゲート６０の出力はインバ
ータ４と調節可能な遅延線５の両方に接続されている。
より詳細には、調節可能な遅延線５には直列接続された
３つの同一の非対称遅延ブロック６、７、８があり、そ
れぞれのブロックにはＳＹＮＣ信号が一番目から二番目
の論理状態（例えば“０”から“１”）に切り替わる
時、単位遅延τ（例えば７ｎｓ）を与えており、更にそ
れぞれのブロックには信号が反対の方向に切り替わる
時、急速なリセットのため非常に小さな遅延（理想的に
はゼロ）がある。ブロック６−８は同一であり、遅延ブ
ロック６の回路図のみ図１に示しているが、このブロッ
クにはコンデンサ１２、１３に出力が接続された１組の
直列接続のインバータ１０、１１がある。所要の非対称
切り替え遅延を得るため、インバータはＣＭＯＳトラン
ジスタを通る電流を変更しコンデンサ１２、１３を充電
または放電するため大きさが適当に異なるＣＭＯＳトラ
ンジスタにより周知の方法で形成されている。
【００１２】ブロック７の入力および出力ノード１５、
１６は、ノード１５または１６をライン１８に接続する
ため切り替えエレメントすなわちスイッチ１７に接続さ
れている。切り替えエレメント１７（周知の方法、例え
ば１組のプッシュプルスイッチにより形成される）には
デジタル信号ＰＣＳが加わった制御端子１９があるが、
その論理状態はプレチャージ（すなわち、等化）時間間
隔がロングかショートかを示している。信号ＰＣＳはタ
イミングフェイズ２１、プレチャージフェイズ２２およ
び検出フェイズ２３から成るフェイズブロック２０内で
発生している。フェイズ２１−２３はデジタルメモリエ
レメントを構成しており、その内容はメモリ１００の特
性を考慮してメモリデバッグ段階で設定される。実際に
はフェイズ２１−２３により論理信号（ＴＩＭＳ，ＤＥ
ＴＳおよび既に述べたＰＣＳ）が発生し、その状態によ
りスローまたはファーストタイミング、ロングまたはシ
ョート検出時間、および既に述べたようにロングまたは
ショートのプレチャージ間隔が与えられる。
【００１３】ライン１８と遅延ブロック８の出力ノード
２６は、ノード２６またはライン１８をノード２８に加
えるため、１７と同様に二番目の切り替えエレメント２
７に接続されている；更に切り替えエレメント１７と同
様に、エレメント２７にはフェイズ２０が発生するデジ
タル信号ＴＩＭＳが加えられた制御端子２９がある。
【００１４】ノード２８はＮＯＲゲート３０の一方の入
力に接続され、他の入力はインバータ４の出力に接続さ
れており、更にこのゲートの出力はプレチャージ信号Ｐ
Ｃを出力する出力ノード３１に接続されている。出力ノ
ード３１は更にＮＯＲゲート３３の一方に接続され、他
の入力はインバータ４の出力に接続されており、更にこ
のゲートの出力は検出信号ＤＥＴを出力する出力ノード
３４に接続されている。ノード３４も、遅延線５のブロ
ック６−８と同様に３つの直列接続遅延ブロック３８−
４０から成る二番目の調整可能遅延線３７に接続されて
いる。
【００１５】遅延ブロック３９の入力ノード４２（ブロ
ック３８の出力にもなっている）とブロック３９の出力
ノード４３（ブロック４０の入力にもなっている）はエ
レメント１７、２７と同様に三番目の切り替えエレメン
ト４４に接続されており、ノード４３と４２がバイパス
ライン４８に接続されるのを決める論理信号ＤＥＴＳが
加えられている制御端子４５がある。同様な切り替えエ
レメント５０はライン４８とブロック４０の出力ノード
５１の間に一方があり、他方は回路出力ノード５２の間
にあり、ライン４８またはノード５１が切り替えエレメ
ント５０によりノード５２に接続されるか否かを決める
信号ＴＩＭＳが加えられた制御端子５３がある。
【００１６】出力ノード５２は、出力イネーブル信号Ｏ
Ｅを出力するが、ＡＮＤゲート６３の一番目の入力に接
続され、二番目の入力にはイネーブル信号ＥＮが加えら
れている。ＡＮＤゲート６３の出力はブロック５５に接
続され、一番目の出力６４で外部読み出しイネーブル信
号（図示していない）を発生する。ブロック５５にはＥ
ＮＤパルス信号が外部データの読み出しの終わりで発生
する二番目の出力５６がある。より詳細には、ブロック
５５はメモリ配列セルからメモリの出力回路までの伝播
および記憶時間を考慮しており、更にこの記載の場合Ａ
ＮＤゲート６３（外部読み出しフェイズに対応）の出力
信号をローからハイに切り替えることを検出した後ある
時間出力５６にＥＮＤパルス信号を発生するシングルシ
ョット回路と等しいと考えられる。出力５６は反転イネ
ーブル信号ＥＮＮが加えられているＯＲゲート６６の一
方の入力であり、このゲートの出力はフリップフロップ
２のリセット入力Ｒに接続されている。
【００１７】メモリ１００をデバッグする時、および試
験を基にしてメモリコンポーネントの代表的な遅延時間
を決定する時、切り替えエレメントの位置およびタイミ
ングのタイプを決定する信号ＰＣＳ，ＴＩＭＳおよびＤ
ＥＴＳの論理値はフェイズ２１−２３により設定され
る。一番目の試験において、スロータイミング、ロング
プレチャージおよび検出間隔に対応する論理値はタイミ
ング論理信号に対し都合良く選択され、試験がファース
トメモリエレメントがあることを示していれば、設定が
変更されより早いタイミングとなる。
【００１８】図１はスイッチ１７、２７、４４および５
０がノード２８をノード１５に、ノード５２をノード４
２に接続するように位置しており、各遅延ライン５、３
７が遅延τを生ずる時の最小遅延状態を示している。
【００１９】これとは逆に、論理信号ＰＣＳが反対の論
理状態を示すならば、スイッチ１７はライン１８をノー
ド１６に接続するように位置し、遅延ライン５は２τの
遅延を生ずる。
【００２０】同様に、論理信号ＤＥＴＳが反対の論理状
態を示すならば、スイッチはライン４８をノード４３に
接続するように位置され、遅延線３７は２τの遅延を生
ずる。
【００２１】これとは逆に、スイッチ２７と５０が図示
（ロングタイミングに対応している）の位置に対し反対
の位置に設定されると、スイッチ１７と４４の位置は無
視され、遅延線５と３７はいずれも３τの遅延となる。
遅延線５と３７は、それ故全体で２τ、３τ、４τまた
は６τとなることができる。
【００２２】次に図１の回路の動作を論理回路の切り替
え時間がゼロと仮定し、図２に関連し更に最初の最小遅
延状態に関連し、すなわちスイッチ１７、２７、４４お
よび５０が図示の位置で図２の連続ライン信号に対応し
て記載する。
【００２３】リセット状態および回路のイネーブル状態
（信号ＥＮがハイ、信号ＥＮＮがロー）で、フリップフ
ロップ２の出力、ＳＹＮＣ信号、遅延ブロック６−８と
３８−４０の出力、および信号ＰＣ，ＤＥＴとＯＥは全
てローである。信号ＡＴＤの所定のエッジ（この場合、
時間ｔ0 の先頭エッジ）に到達すると、論理ブロック２
の出力３は切り替わるが、ＳＹＮＣ信号はインバータ６
１の出力がローであることによりローのままである。Ａ
ＴＤパルスの終わり（時間ｔ1 ）で、インバータ６１の
出力はハイに切り替わり、ＳＹＮＣ信号がハイに切り替
わる。ＳＹＮＣ信号の切り替えが遅延線５に沿って伝わ
る間、ＮＯＲゲート３０はすぐに切り替わるインバータ
４の出力により定まる２つのロー信号とノード２８でま
だ切り替わらない信号を受ける。従って、信号ＰＣはハ
イに切り替わるが、ＮＯＲゲート３３はまだ（ノード３
１に接続された）入力でハイ信号を示しており、それ故
状態を変えない。
【００２４】ＳＹＮＣ信号の切り替えが遅延線に沿って
伝えられると、ブロック６により定められる遅延τの
後、ＮＯＲゲート３０は再び切り替わり、今度はＮＯＲ
ゲート３３も切り替わり（時間ｔ2 で）、信号ＰＣはロ
ーに戻り更に信号ＤＥＴはハイに切り替わる。
【００２５】ブロック３８に対し信号ＤＥＴの切り替え
エッジの伝送時間に相当する遅延τの後、信号ＯＥもハ
イに切り替わる（時間ｔ3 ）；ブロック５５により定め
られる所定の時間の後、ＥＮＤ信号はパルスを出力する
が、その一方のエッジ（例えば先頭エッジ）は論理ブロ
ック２をリセットしＳＹＮＣ信号をローに切り替える
（時間ｔ5 ）。既に述べた遅延線５、３７は非対称なの
で、ＳＹＮＣ信号の立ち下がりエッジは非常に早く伝え
られ回路１をリセット状態にリストアし、全ての信号は
ローであり図２に示さないが遅延は無視される。
【００２６】これとは逆に、ロングプレチャージ間隔が
設定され（スイッチ１７によりノード１６はライン１８
に接続される）、同時にショート検出間隔が得られる
と、信号ＰＣに対し遅延２τを有し、すなわち図２の点
線で示すように時間ｔ3 でローに切り替わる。従って、
信号ＤＥＴも時間ｔ3 でハイに切り替わり、信号ＯＥは
ｔ3 に対し遅延がτである時間ｔ4 で切り替わり、更に
ＥＮＤパルスは同じ遅延を生じ回路１がリセットされる
時間ｔ6 で先頭エッジを示している。
【００２７】同様に、ショートプレチャージ間隔および
ロング検出間隔（スイッチ４４によりライン４８はノー
ド４３に接続されている）の場合、信号ＰＣはローから
ハイに切り替わる信号ＤＥＴと共に時間ｔ2 でローに切
り替わり（連続した直後）、信号ＯＥはｔ2 に対し２τ
の遅延を有し、すなわち時間ｔ4 （点線）でハイに切り
替わる。このように、ＥＮＤパルスの発生もリセットが
時間ｔ6 で生ずるので遅延する。
【００２８】これとは逆に、スロータイミングが設定さ
れた場合（スイッチ２７、５０によりノード２８はノー
ド２６に、ノード５２はノード５１に接続される）、信
号ＰＣはローに、更に信号ＤＥＴは時間ｔ1 に対し３τ
の遅延を有し、すなわち一点鎖線により示すように時間
ｔ4 でハイに切り替わる；信号ＯＥはｔ4 に対し３τの
遅延を有し、すなわちｔ7 でハイに切り替わるので、Ｅ
ＮＤパルスの先頭エッジおよび回路１のリセットは時間
ｔ8 で生ずる。
【００２９】信号ＥＮとＥＮＮにより信号ＯＥはブロッ
ク５５に送られることが妨げられ、回路１がデセーブル
の場合、すなわちメモリの読み出しが必要でない場合回
路はリセットされる。実際、ローの時、信号ＥＮにより
ブロック５５はイネーブルにされず、ハイの場合信号Ｅ
ＮＮはフリップフロップ２とＳＹＮＣ信号をローに切り
替えることによりフリップフロップ２を（従って回路１
の全体も）リセットする。
【００３０】ここに記載の回路の利点は次の通りであ
る。最初に、消費電力を減少させ動作速度を最高にした
ダイナミックタイプであるにも拘らず、タイミングがフ
レキシブルでメモリの特性に適応性があり、タイミング
は必要に応じ種々のプレチャージおよび検出段階を選択
的に変更でき、全ての段階でスロータイミングを与える
ように設定でき、更に速度および消費電力の面で最良の
方法であり、更にメモリの特性に適合している。
【００３１】二番目に、この回路は１以上のフェイズま
たは他の恒久的なメモリエレメントを設定するだけで種
々の条件に容易に適合できる。
【００３２】最後に、遅延線により決定される遅延のモ
ジュール化により簡単で信頼性があり、種々の同一の、
それ故同様な動作部分からなる構造が達成でき、同時に
種々の遅延が応用できる。
【００３３】この発明の範囲から外れることなしにここ
に記載し図示した回路に種々の変更を行なうことが明ら
かにできる。特に、各ラインの遅延の段数、および各段
により決定される単位遅延に変更を加えることができ
る；または、前述のように各段には種々の遅延を与える
ことができる。
【００３４】更に、ここではメモリの読み出し段階に対
し特別な問い合わせを行なったが、この回路は種々の要
求に適応できる柔軟性を必要とする他のダイナミックな
段階を発生させることにも使用できる。
【００３５】最後に、ここに記載の回路により伝播ライ
ンに沿った遅延に基づきＳＹＮＣクロック信号パルスの
期間を変更することができるが、周波数が固定のＳＹＮ
Ｃクロック信号を発生するタイミング回路を有したハイ
ブリッド法はクロックパルスの固定期間内でプレチャー
ジおよび検出段階の区切りを簡単に調整することができ
る。同様に、この発明はスローおよびファーストのタイ
ミング構成にそれぞれ対応した２つのパルス期間の値を
有するＳＹＮＣクロック信号を発生するタイミング回路
内で実施されるが、各構成すなわち少なくとも１つの構
成によりプレチャージおよび検出段階の区切りを調整す
ることができる。
【図面の簡単な説明】
【図１】本発明によるタイミング回路のブロック図。
【図２】図１の多数の信号のタイムチャート。
【符号の説明】
１ 再書き込み可能なメモリ用のダイナミックな内部タ
イミング回路 ２ フリップフロップ ３、６４ 出力 ４、１０、１１、６１ インバータ ５ 遅延線 ６、７、８ 非対称遅延ブロック １２、１３ コンデンサ １５、１６、２６、３１、４３、５１、５２ 出力ノー
ド １７、４４、５０ 切り替えエレメント（スイッチ） １８ ライン １９、２９、４５、５３ 制御端子 ２０ フェイズ ２１ タイミングフェイズ ２２ プレチャージフェイズ ２３ 検出フェイズ ２８ ノード ３０、３３ ＮＯＲゲート ３４ 出力ゲート ３７ 調整可能遅延線 ３８、３９、４０ 直列接続遅延ブロック ４２ 入力ノード ４８ バイパスライン ６０、６３ ＡＮＤゲート ６６ ＯＲゲート １００ メモリ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マルコ オリヴォ イタリー国， ベルガーモ 24100 ビア トレマナ， 13−デー番地 (72)発明者 カーラ マリア ゴラ イタリー国， サン ジョバンニ セスト 20099 ビア ベッカーリア， ５番地

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 再書き込み可能なメモリ（１００）の動
    作ステップ用としてイネーブル信号（ＰＣ，ＥＱ，ＤＥ
    Ｔ，ＯＥ）を発生するステップを備え、イネーブル信号
    を発生する前記ステップが所定の期間のイネーブル信号
    を発生することから成り、前記メモリの速度特性を調整
    することができることを特徴とする前記メモリに対する
    ダイナミックな内部タイミング法。
  2. 【請求項２】 イネーブル信号を発生する前記ステップ
    が、前記イネーブル信号をイネーブルにし、少なくとも
    １つの伝播ライン（５、３７）に沿って前記イネーブル
    信号を伝播し、更に前記の少なくとも１つの伝播ライン
    に沿って遅延エレメント（６−８、３８−４０）を選択
    的にイネーブルにするステップから成ることを特徴とす
    る請求項１に記載の方法。
  3. 【請求項３】 前記イネーブル信号（ＰＣ，ＤＥＴ，Ｏ
    Ｅ）の期間を所定の値に設定し、前記メモリの速度のレ
    ベルを決定するためメモリをデバッグし、更に前記設定
    期間を前記所定の速度のレベルに調整するステップを備
    えていることを特徴とする請求項１または２に記載の方
    法。
  4. 【請求項４】 前記の期間を設定するステップが、前記
    イネーブル信号（ＰＣ，ＤＥＴ，ＯＥ）の期間を最大に
    設定するステップを備えていることを特徴とする請求項
    ３に記載の方法。
  5. 【請求項５】 前記イネーブル信号が前記メモリ（１０
    ０）を読み出すためプレチャージ（ＰＣ）、検出（ＤＥ
    Ｔ）および記憶（ＯＥ）の信号を備えていることを特徴
    とする前記請求項のいずれか１つに記載の方法。
  6. 【請求項６】 再書き込み可能なメモリ（１００）の動
    作ステップ用としてイネーブル信号（ＰＣ，ＤＥＴ，Ｏ
    Ｅ）を発生するイネーブル発生手段（２−５２）を備
    え、前記イネーブル発生手段が前記メモリ（１００）の
    速度特性に対し前記イネーブル信号の期間を調整し、更
    に所定の調整可能な期間のイネーブル信号を発生する期
    間調整手段（７、８、１７、２７、３９、４０、４４、
    ５０）を備えていることを特徴とする前記メモリ用のダ
    イナミックな内部タイミング回路。
  7. 【請求項７】 前記イネーブル発生手段（２−５２）が
    前記イネーブル信号をイネーブルにするイネーブル手段
    （２）を備え、前記期間調整手段（７、８、１７、２
    ７、３９、４０、４４、５０）が前記イネーブル手段に
    接続された少なくとも１つの伝播ライン（５、３７）を
    備え、更に選択的にイネーブルにされる遅延エレメント
    （７、８、３９、４０）と、前記遅延エレメントに接続
    され選択的にイネーブルにする遅延イネーブル手段（１
    ７、２０、２７、４４、５０）を備えていることを特徴
    とする請求項６に記載の回路。
  8. 【請求項８】 前記遅延エレメントが、多数の直列に接
    続され、選択的にイネーブルにされる単位遅延ブロック
    （６−８、３８−４０）から成ることを特徴とする請求
    項７に記載の回路。
  9. 【請求項９】 前記遅延ブロック（６−８、３８−４
    ０）が非対称伝播遅延を示すことを特徴とする請求項８
    に記載の回路。
  10. 【請求項１０】 前記遅延エレメント（７、８、３９、
    ４０）用にバイパスライン（１８、４８）を備え、前記
    バイパスラインが前記バイパスラインをイネーブル／デ
    セーブルするため制御された切り替え手段（１７、２
    ７、４４、５０）を備えていることを特徴とする前記請
    求項７から９のいずれか１つに記載の回路。
  11. 【請求項１１】 前記遅延イネーブル手段（１７、２
    ０、２７、４４、５０）が前記制御された切り替え手段
    （１７、２７、４４、５０）の制御端子（１９、２９、
    ４５、５３）に接続されたメモリエレメント（２１−２
    ３）を備えていることを特徴とする請求項１０に記載の
    回路。
  12. 【請求項１２】 前記イネーブル発生手段（２−５２）
    が読み出しステップ発生手段であり、所定の調整可能な
    期間のプレチャージイネーブル信号（ＰＣ）を発生する
    ためのプレチャージイネーブルセクション（５−３１）
    と、所定の調整可能な期間の検出イネーブル信号（ＤＥ
    Ｔ）を発生するための検出イネーブルセクション（３
    ３、３４）と、所定の調整可能な期間の記憶イネーブル
    信号（ＯＥ）を発生するための記憶イネーブルセクショ
    ン（３７−５２）とを備えていることを特徴とする前記
    請求項６から１１のいずれか１つに記載の回路。
  13. 【請求項１３】 スローなまたはファーストなオーバー
    オールタイミング信号（ＴＩＭＳ）、更にショートまた
    はロングなプレチャージ（ＰＣＳ）および検出（ＤＥＴ
    Ｓ）信号を発生するため、前記プレチャージ（５−３
    １）、検出（３３、３４）および記憶（３７−５２）イ
    ネーブルセクションに接続されたタイミングおよび検出
    期間設定手段（２３）を備えていることを特徴とする請
    求項１２に記載の回路。
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