JP2682502B2 - 不揮発性メモリの出力データのローディングタイミング方法及び回路 - Google Patents
不揮発性メモリの出力データのローディングタイミング方法及び回路Info
- Publication number
- JP2682502B2 JP2682502B2 JP5377695A JP5377695A JP2682502B2 JP 2682502 B2 JP2682502 B2 JP 2682502B2 JP 5377695 A JP5377695 A JP 5377695A JP 5377695 A JP5377695 A JP 5377695A JP 2682502 B2 JP2682502 B2 JP 2682502B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- signal
- data
- loading
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/32—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Landscapes
- Read Only Memory (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性メモリの出力
データのローディングタイミング方法及び回路に関す
る。
データのローディングタイミング方法及び回路に関す
る。
【０００２】
【従来の技術】周知のように、メモリを読出すとき、読
出しメモリセルの内容（データ）は、内部データが外部
に伝送されることによって出力バッファに伝送され、ま
たそのバッファは正確な時間で各バッファにデータをロ
ーディングするための駆動回路を有する。
出しメモリセルの内容（データ）は、内部データが外部
に伝送されることによって出力バッファに伝送され、ま
たそのバッファは正確な時間で各バッファにデータをロ
ーディングするための駆動回路を有する。
【０００３】図１は従来の不揮発性メモリ１を示すブロ
ック図である。この不揮発性メモリ１は、データが格納
されるメモリセルアレイ２（センス増幅器を含む）と、
メモリの動作におけるタイミング信号の全てを生成する
タイミング段３と、駆動回路と出力バッファ（図示せ
ず）を有し、かつラッチエレメントを用いて周知の方法
で提供される出力回路４の１つと、制御論理回路７とを
有する。
ック図である。この不揮発性メモリ１は、データが格納
されるメモリセルアレイ２（センス増幅器を含む）と、
メモリの動作におけるタイミング信号の全てを生成する
タイミング段３と、駆動回路と出力バッファ（図示せ
ず）を有し、かつラッチエレメントを用いて周知の方法
で提供される出力回路４の１つと、制御論理回路７とを
有する。
【０００４】更に詳細には、制御論理回路７は出力回路
４の第１の入力５に供給されるイネーブル信号ＯＥを生
成し、タイミング段３はライン６を介してアレイ２に供
給されるイネーブル信号（図示せず）を生成する。ま
た、互いに反転の関係となっているローディング信号
Ｌ，ＬＮの組は、出力回路４の第２の入力１０に出力デ
ータライン９を介してメモリセルアレイ２を接続する制
御スイッチ８の制御端子に供給される。出力回路４は反
対型のＭＯＳトランジスタ１５，１６の組からなるプッ
シュプルユニット１４に接続される出力１１，１２の組
を有する。更に、Ｐチャネルトランジスタ１５のソース
端子には供給ラインＶＤＤが接続され、ゲート端子には
出力回路４の出力１１が接続され、ドレイン端子にはＮ
チャネルトランジスタ１６のドレイン端子が接続され
る。トランジスタ１６のゲート端子には出力回路４の出
力１２が接続され、ソース端子は接地されている。トラ
ンジスタ１５，１６の２つのドレイン端子の間のノード
１７にはメモリ１の出力端子１８が接続されている。
４の第１の入力５に供給されるイネーブル信号ＯＥを生
成し、タイミング段３はライン６を介してアレイ２に供
給されるイネーブル信号（図示せず）を生成する。ま
た、互いに反転の関係となっているローディング信号
Ｌ，ＬＮの組は、出力回路４の第２の入力１０に出力デ
ータライン９を介してメモリセルアレイ２を接続する制
御スイッチ８の制御端子に供給される。出力回路４は反
対型のＭＯＳトランジスタ１５，１６の組からなるプッ
シュプルユニット１４に接続される出力１１，１２の組
を有する。更に、Ｐチャネルトランジスタ１５のソース
端子には供給ラインＶＤＤが接続され、ゲート端子には
出力回路４の出力１１が接続され、ドレイン端子にはＮ
チャネルトランジスタ１６のドレイン端子が接続され
る。トランジスタ１６のゲート端子には出力回路４の出
力１２が接続され、ソース端子は接地されている。トラ
ンジスタ１５，１６の２つのドレイン端子の間のノード
１７にはメモリ１の出力端子１８が接続されている。
【０００５】出力回路４からアレイ２に返送されて発生
するノイズであって、メモリアレイ及び出力回路のスイ
ッチングによって、供給されるデータにオーバーライト
され、更に出力回路のスイッチング（誤り）となるノイ
ズを除去するために、タイミング段３による信号Ｌ及び
ＬＮの生成は正確にタイミングをとり、出力回路４にア
レイ２からのデータの直接の伝送を保証し、かつデータ
が出力回路４にロードされるとすぐにデータライン９を
遮断しなければならない。この方法で、出力回路４のバ
ッファは分離され、バッファによって生じるノイズが返
送されることが防止される。
するノイズであって、メモリアレイ及び出力回路のスイ
ッチングによって、供給されるデータにオーバーライト
され、更に出力回路のスイッチング（誤り）となるノイ
ズを除去するために、タイミング段３による信号Ｌ及び
ＬＮの生成は正確にタイミングをとり、出力回路４にア
レイ２からのデータの直接の伝送を保証し、かつデータ
が出力回路４にロードされるとすぐにデータライン９を
遮断しなければならない。この方法で、出力回路４のバ
ッファは分離され、バッファによって生じるノイズが返
送されることが防止される。
【０００６】
【発明が解決しようとする課題】周知のメモリにおい
て、ある状況の下でかつ装置の任意のポイントで、出力
バッファのスイッチングは、出力側でバウンシング（ス
イッチングの繰り返し）によりメモリからの出力データ
に影響するノイズが発生する結果となる。そのようなノ
イズを除くために、出力バッファの駆動回路は、少なく
とも最小に又はバウンシングを防ぐために、データがロ
ーディングされると、できるだけ即座に内部記憶回路か
ら分離されなければならない。しかしながら、そのよう
な分離には、一方で影響するノイズを抑止することと、
他方でデータの内容が出力バッファにメモリセルから伝
送されることを保証するために、正確なタイミングが必
要である。
て、ある状況の下でかつ装置の任意のポイントで、出力
バッファのスイッチングは、出力側でバウンシング（ス
イッチングの繰り返し）によりメモリからの出力データ
に影響するノイズが発生する結果となる。そのようなノ
イズを除くために、出力バッファの駆動回路は、少なく
とも最小に又はバウンシングを防ぐために、データがロ
ーディングされると、できるだけ即座に内部記憶回路か
ら分離されなければならない。しかしながら、そのよう
な分離には、一方で影響するノイズを抑止することと、
他方でデータの内容が出力バッファにメモリセルから伝
送されることを保証するために、正確なタイミングが必
要である。
【０００７】本発明の目的はメモリから出力バッファへ
のデータの伝送のタイミングをとるためのシステムを提
供することであり、メモリからの出力データの正確にタ
イミングをとられた伝送を保証し、同時にノイズを抑止
できる方法及び回路を提供することを目的とする。
のデータの伝送のタイミングをとるためのシステムを提
供することであり、メモリからの出力データの正確にタ
イミングをとられた伝送を保証し、同時にノイズを抑止
できる方法及び回路を提供することを目的とする。
【０００８】本発明によれば、請求項１及び３にそれぞ
れ記載した不揮発性メモリの出力データのローディング
タイミング方法及び回路が提供される。
れ記載した不揮発性メモリの出力データのローディング
タイミング方法及び回路が提供される。
【０００９】
【課題を解決するための手段及び作用】実際に、本発明
によれば、メモリの出力回路と同じ構成であるラッチ型
出力類似回路が用いられ、この出力類似回路にはデータ
シミュレート信号が供給され、出力類似回路におけるデ
ータシミュレート信号のローディングは出力回路によっ
てデータローディングに同時にイネーブルされ、出力類
似回路の出力端に到達するデータシミュレート信号によ
ってローディングが抑止され、タイミング回路はリセッ
トする。
によれば、メモリの出力回路と同じ構成であるラッチ型
出力類似回路が用いられ、この出力類似回路にはデータ
シミュレート信号が供給され、出力類似回路におけるデ
ータシミュレート信号のローディングは出力回路によっ
てデータローディングに同時にイネーブルされ、出力類
似回路の出力端に到達するデータシミュレート信号によ
ってローディングが抑止され、タイミング回路はリセッ
トする。
【００１０】この方法において、実施可能なタイミング
は信号の伝送に完全に同期されており、バッファの切換
によって生じるノイズの影響を除去するほどの短い期間
の信号を供給する。実際に、本発明は実質的にノイズに
よって影響されないタイミング回路を提供する。
は信号の伝送に完全に同期されており、バッファの切換
によって生じるノイズの影響を除去するほどの短い期間
の信号を供給する。実際に、本発明は実質的にノイズに
よって影響されないタイミング回路を提供する。
【００１１】本発明によれば、この目的のために、タイ
ミング段３は図２に示すように出力データのローディン
グタイミング回路を含む。
ミング段３は図２に示すように出力データのローディン
グタイミング回路を含む。
【００１２】
【実施例】図２を参照すると、参照番号２０で示された
タイミング回路は、２つの入力２２，２３、２つの出力
２４，２５を有する図１でのメモリ１の出力回路４に類
似の出力類似回路２１を有し、その構成は同じ伝搬遅延
を確実に再生するために出力回路４と同じ構成である。
その出力２４はＰチャネルＭＯＳトランジスタ２７のゲ
ート端子に接続され、当該トランジスタのドレイン及び
ソース端子は短絡されてかつ供給ラインＶＤＤに接続さ
れている。一方、出力２５はＮチャネルＭＯＳトランジ
スタ２８のゲート端子に接続され、当該トランジスタの
ドレイン及びソース端子は短絡されてかつ接地されてい
る。トランジスタ２７，２８は図１でのアレイ１のトラ
ンジスタ１５，１６のゲートキャパシタンスをシミュレ
ートする容量性エレンメントとして動作し、又出力回路
４の出力において出力類似回路と同じジオメトリーを保
証する。
タイミング回路は、２つの入力２２，２３、２つの出力
２４，２５を有する図１でのメモリ１の出力回路４に類
似の出力類似回路２１を有し、その構成は同じ伝搬遅延
を確実に再生するために出力回路４と同じ構成である。
その出力２４はＰチャネルＭＯＳトランジスタ２７のゲ
ート端子に接続され、当該トランジスタのドレイン及び
ソース端子は短絡されてかつ供給ラインＶＤＤに接続さ
れている。一方、出力２５はＮチャネルＭＯＳトランジ
スタ２８のゲート端子に接続され、当該トランジスタの
ドレイン及びソース端子は短絡されてかつ接地されてい
る。トランジスタ２７，２８は図１でのアレイ１のトラ
ンジスタ１５，１６のゲートキャパシタンスをシミュレ
ートする容量性エレンメントとして動作し、又出力回路
４の出力において出力類似回路と同じジオメトリーを保
証する。
【００１３】出力２４，２５は第１のＮＡＮＤ回路２９
の入力に接続され、第１のＮＡＮＤ回路２９の出力はノ
ード３１に接続された第２の入力を有する第２のＮＡＮ
Ｄ回路３０の第１の入力に接続される。ＮＡＮＤ回路
（信号ＬＮを生成する）３０の出力はＬＮに対して反転
される出力信号Ｌを生成するインバータ３２に接続され
る。信号Ｌ及びＬＮは図１でのスイッチ８に供給される
正確なロード信号である。
の入力に接続され、第１のＮＡＮＤ回路２９の出力はノ
ード３１に接続された第２の入力を有する第２のＮＡＮ
Ｄ回路３０の第１の入力に接続される。ＮＡＮＤ回路
（信号ＬＮを生成する）３０の出力はＬＮに対して反転
される出力信号Ｌを生成するインバータ３２に接続され
る。信号Ｌ及びＬＮは図１でのスイッチ８に供給される
正確なロード信号である。
【００１４】インバータ３２の出力はロードイネーブル
信号Ｌの立ち下がりエッジによってイネーブルされるシ
ングルショット（単安定）回路３３の入力に接続され
る。パルス信号ＥＮＤを生成する単安定回路３３の出力
は非対称な遅延フリップフロップによって実際に形成さ
れる同期一遅延ブロック３４のリセット入力Ｒに接続さ
れる。ブロック３４は、タイミング回路３の他のセクシ
ョンによって生成され、出力バッファへのデータのロー
ディングをイネーブルする同期信号ＳＹＮＣが供給され
る第２のセット入力Ｓを有する。
信号Ｌの立ち下がりエッジによってイネーブルされるシ
ングルショット（単安定）回路３３の入力に接続され
る。パルス信号ＥＮＤを生成する単安定回路３３の出力
は非対称な遅延フリップフロップによって実際に形成さ
れる同期一遅延ブロック３４のリセット入力Ｒに接続さ
れる。ブロック３４は、タイミング回路３の他のセクシ
ョンによって生成され、出力バッファへのデータのロー
ディングをイネーブルする同期信号ＳＹＮＣが供給され
る第２のセット入力Ｓを有する。
【００１５】ブロック３４の出力（データシュミレート
信号ＳＰを供給する）はノード３１に接続され、制御ス
イッチ３５を介して入力２２に接続され、出力類似回路
２１の入力２３にインバータ３６を介して接続される。
図１のスイッチ８のように、制御スイッチ３５の制御端
子は、インバータ３２とＮＡＮＤ回路３０で発生するロ
ード信号Ｌ及びＬＮを供給され、入力及び出力（及び既
に述べた内部構造）に関して、出力類似回路２１は図１
の出力回路４と正確に同じ状態で動作する。
信号ＳＰを供給する）はノード３１に接続され、制御ス
イッチ３５を介して入力２２に接続され、出力類似回路
２１の入力２３にインバータ３６を介して接続される。
図１のスイッチ８のように、制御スイッチ３５の制御端
子は、インバータ３２とＮＡＮＤ回路３０で発生するロ
ード信号Ｌ及びＬＮを供給され、入力及び出力（及び既
に述べた内部構造）に関して、出力類似回路２１は図１
の出力回路４と正確に同じ状態で動作する。
【００１６】図２のタイミング回路２０の動作を図３を
参照して説明する。図３は、論理回路２９〜３２及び単
安定回路３３のスイッチングによって生じる遅延を除
き、出力類似回路２１及びブロック３４の伝搬遅延を示
す。
参照して説明する。図３は、論理回路２９〜３２及び単
安定回路３３のスイッチングによって生じる遅延を除
き、出力類似回路２１及びブロック３４の伝搬遅延を示
す。
【００１７】はじめに、リセット状態において、信号Ｓ
ＹＮＣ，ＳＰ，Ｌ及びＥＮＤはローであり、信号ＳＳ及
びＥＰはハイである。出力類似回路２１の出力２４及び
２５はローであり、スイッチ３５は開放されている。
ＹＮＣ，ＳＰ，Ｌ及びＥＮＤはローであり、信号ＳＳ及
びＥＰはハイである。出力類似回路２１の出力２４及び
２５はローであり、スイッチ３５は開放されている。
【００１８】時刻ｔ０で、ブロック３４はＳＹＮＣ信号
のパルス信号を受信する。設計段階で設定されるか、又
はアレイ１の動作に依存する遅延をもって、ブロック３
４の出力信号ＳＰが切り換わり、信号ＳＳがローに切り
換わる（時刻ｔ１）。そして、２つの“１”が供給され
たＮＡＮＤ回路３０が切り換わり、信号ＬＮがローに切
り換わる。インバータ３２が切り換わり、出力信号Ｌは
ハイに切り換えられる。スイッチ３５が閉じてデータシ
ミュレータ信号ＳＰが入力２２に供給される。同時に、
図１でのスイッチ８は既に述べたように出力類似回路２
１と同じロードイネーブル信号Ｌ，ＬＮによって制御さ
れ、閉じられるので、信号ＳＰは同じ方法でかつ図１の
出力回路４へのデータと同時に出力類似回路２１に送ら
れる。
のパルス信号を受信する。設計段階で設定されるか、又
はアレイ１の動作に依存する遅延をもって、ブロック３
４の出力信号ＳＰが切り換わり、信号ＳＳがローに切り
換わる（時刻ｔ１）。そして、２つの“１”が供給され
たＮＡＮＤ回路３０が切り換わり、信号ＬＮがローに切
り換わる。インバータ３２が切り換わり、出力信号Ｌは
ハイに切り換えられる。スイッチ３５が閉じてデータシ
ミュレータ信号ＳＰが入力２２に供給される。同時に、
図１でのスイッチ８は既に述べたように出力類似回路２
１と同じロードイネーブル信号Ｌ，ＬＮによって制御さ
れ、閉じられるので、信号ＳＰは同じ方法でかつ図１の
出力回路４へのデータと同時に出力類似回路２１に送ら
れる。
【００１９】出力類似回路２１に信号ＳＰが到着する
と、トランジスタ２７，２８のキャパシタンスによって
生じる遅延を考慮し（アレイ２から入力１０に供給され
るデータが出力回路４に到達することについて、トラン
ジスタ１５，１６のゲート端子でのキャパシタンスを考
慮する）、出力類似回路２１の出力２４，２５はハイに
切り換わり、そしてＮＡＮＤ回路２９を切り換える（時
刻ｔ２）。信号ＥＰがローに切り換わり、そしてＮＡＮ
Ｄ回路３０及びインバータ３２を連続的に切り換える。
信号ＬＮがハイに切り換わり、信号Ｌはローに切り換わ
る。従って、図１のスイッチ８が開き、スイッチ３５は
データローディング期間を終了させる。従って、データ
ローディング期間は出力回路４に伝送されるデータに対
して正確に十分に長く継続する。
と、トランジスタ２７，２８のキャパシタンスによって
生じる遅延を考慮し（アレイ２から入力１０に供給され
るデータが出力回路４に到達することについて、トラン
ジスタ１５，１６のゲート端子でのキャパシタンスを考
慮する）、出力類似回路２１の出力２４，２５はハイに
切り換わり、そしてＮＡＮＤ回路２９を切り換える（時
刻ｔ２）。信号ＥＰがローに切り換わり、そしてＮＡＮ
Ｄ回路３０及びインバータ３２を連続的に切り換える。
信号ＬＮがハイに切り換わり、信号Ｌはローに切り換わ
る。従って、図１のスイッチ８が開き、スイッチ３５は
データローディング期間を終了させる。従って、データ
ローディング期間は出力回路４に伝送されるデータに対
して正確に十分に長く継続する。
【００２０】信号Ｌの立下りエッジを受信すると、単安
定回路３３はリセットブロック３４に出力パルス（ＥＮ
Ｄ信号）を生成し、所定の遅延の後に信号ＳＰは時刻ｔ
３でローに切り換わり、そして信号ＳＳはハイに切り換
わり、出力類似回路２１をリセットする。与えられた遅
延の後出力２４，２５がローに切り換わる（時刻
ｔ４）。回路２９が切り換わり、その回路２９の出力信
号ＥＰがハイに切り換わり、初期状態に復帰する。
定回路３３はリセットブロック３４に出力パルス（ＥＮ
Ｄ信号）を生成し、所定の遅延の後に信号ＳＰは時刻ｔ
３でローに切り換わり、そして信号ＳＳはハイに切り換
わり、出力類似回路２１をリセットする。与えられた遅
延の後出力２４，２５がローに切り換わる（時刻
ｔ４）。回路２９が切り換わり、その回路２９の出力信
号ＥＰがハイに切り換わり、初期状態に復帰する。
【００２１】前述した回路の利点は次のような点であ
る。第１に、最小期間のロードイネーブル信号の生成に
もかかわらず、出力回路に信号伝送を保証することが可
能である。その結果として、出力回路は正しいデータ伝
送（及び出力回路における記憶）を保証するのに必要な
長さだけメモリアレイに接続され、かつ出力回路は出力
回路の切換によって生じるノイズによる反射の悪影響を
防ぐ（又は少なくとも最小にする）ためにローディング
後直ちに分離される。また、ロードイネーブル信号は、
出力の切換に同期しており、位相差を防止し、データが
出力回路にロードされることを防止する。
る。第１に、最小期間のロードイネーブル信号の生成に
もかかわらず、出力回路に信号伝送を保証することが可
能である。その結果として、出力回路は正しいデータ伝
送（及び出力回路における記憶）を保証するのに必要な
長さだけメモリアレイに接続され、かつ出力回路は出力
回路の切換によって生じるノイズによる反射の悪影響を
防ぐ（又は少なくとも最小にする）ためにローディング
後直ちに分離される。また、ロードイネーブル信号は、
出力の切換に同期しており、位相差を防止し、データが
出力回路にロードされることを防止する。
【００２２】第２に、回路がノイズの影響を受けないの
で最終のプッシュプル型のトランジスタのサイズを大き
くすることができ、高い容量性負荷をもつ多数のファン
アウトをもつ回路でダイナミックな過渡的な特性を改善
する。
で最終のプッシュプル型のトランジスタのサイズを大き
くすることができ、高い容量性負荷をもつ多数のファン
アウトをもつ回路でダイナミックな過渡的な特性を改善
する。
【００２３】第３に、前述のタイミング回路は大変単純
であり、高い信頼性を提供でき、更に簡単に集積化でき
る。
であり、高い信頼性を提供でき、更に簡単に集積化でき
る。
【００２４】本発明の技術的見地から逸脱することな
く、前述したかつ図示したタイミング回路について、変
更ができることは明らかである。
く、前述したかつ図示したタイミング回路について、変
更ができることは明らかである。
【図１】従来のメモリアレイを示すブロック図である。
【図２】本発明に係る回路を示すブロック図である。
【図３】図２での信号波形を示すタイムチャートであ
る。
る。
１ 不揮発性メモリ ２ メモリセルアレイ ３ タイミング段 ４ 出力回路 ７ 制御論理回路 ８ 制御スイッチ ２０ タイミング回路 ２１ 出力類似回路
フロントページの続き (72)発明者 マルコ マッカローネ イタリー国， パレストロ 27030 ビ ア フォルネース， ８番地 (72)発明者 マルコ オリヴォ イタリー国， ベルガーモ 24100 ビ ア トレマナ， 13−デー番地 (56)参考文献 特開 平５−298897（ＪＰ，Ａ) 特開 平１−273295（ＪＰ，Ａ) 特開 平５−210983（ＪＰ，Ａ)
Claims (11)
- 【請求項１】 少なくとも１つの出力回路（４）に内部
メモリユニット（２）からデータをローディングするデ
ータローディング信号（Ｌ，ＬＮ）を生成するデータロ
ーディング信号生成ステップを含む不揮発性メモリのロ
ーディングタイミング方法であって、 前記データローディング信号生成ステップが、 データシミュレート信号（ＳＰ）を生成するデータシミ
ュレート信号生成ステップと、 前記出力回路（４）と同一構成の出力類似回路（２１）
への前記データシミユレート信号のローディングのイネ
ーブルと、前記出力回路（４）へのデータのローディン
グのイネーブルを同時に行うイネーブルステップと、 前記出力類似回路（２１）を前記データシミュレート信
号が伝搬すると、前記データのローディング及び前記デ
ータシミュレート信号のローディングを抑止する抑止ス
テップと、 前記出力類似回路をリセットするリセットステップとを
有することを特徴とする不揮発性メモリの出力データの
ローディングタイミング方法。 - 【請求項２】 前記イネーブルステップが、ローディン
グイネーブル信号（Ｌ，ＬＮ）を生成し、前記出力回路
（４）に前記データを供給する第１のライン（９）と前
記出力類似回路（２１）に前記データシミュレート信号
（ＳＰ）を供給する第２のラインとを同時にイネーブル
するステップを有する請求項１に記載の方法。 - 【請求項３】 少なくとも１つの出力回路（４）と、ロ
ーディングイネーブル信号（Ｌ，ＬＮ）を生成するタイ
ミング回路（２０）とを具備する不揮発性メモリの出力
データのローディングタイミング回路において、 前記出力回路（４）と同一構成の出力類似回路（２１）
と、 前記出力類似回路の第１の入力（２２）に出力が接続さ
れ、データシミュレート信号（ＳＰ）を生成するシミュ
レート信号生成手段（３４）と、 前記出力回路（４）と前記出力類似回路（２１）を同時
にイネーブルする同時イネーブル手段（８，３５，３
０，３２）と、 該同時イネーブル手段を抑止し、前記シミュレート信号
生成手段（３４）をリセットする、前記出力類似回路の
出力（２４，２５）に接続された伝搬検出手段（２９〜
３３）とを具備する不揮発性メモリの出力データのロー
ディングタイミング回路。 - 【請求項４】 前記出力回路（４）が、第１の制御スイ
ッチ（８）に結合する少なくとも１つの入力（１０）を
具備し、前記同時イネーブル手段（８，３５，３０，３
２）が、前記シミュレート信号生成手段（３４）と前記
出力類似回路（２１）の前記第１の入力（２２）との間
に挿入された第２の制御スイッチ（３５）を備え、前記
第１及び第２の制御スイッチ（８，３５）は前記ローデ
ィングイネーブル信号（Ｌ，ＬＮ）が供給される少なく
とも１つの制御端子を具備する請求項３に記載の回路。 - 【請求項５】 前記第２の制御スイッチ（３５）は前記
第１の制御スイッチ（８）と同じ構成である請求項４に
記載の回路。 - 【請求項６】 前記同時イネーブル手段（８，３５，３
０，３２）及び前記伝搬検出手段（２９〜３３）が、前
記シミュレート信号生成手段（３４）に接続され、かつ
前記出力類似回路（２１）に接続され、前記データシュ
ミレート信号（ＳＰ）を受信すると前記ローディングイ
ネーブル信号（Ｌ，ＬＮ）をイネーブルし、前記出力類
似回路（２１）の前記出力（２４，２５）に前記データ
シミュレート信号（ＳＰ）が伝搬したことを検出するこ
とによって前記ローディングイネーブル信号を抑止する
論理回路（２９〜３２）を具備する請求項３〜５のいず
れか１項に記載の回路。 - 【請求項７】 前記論理回路（２９〜３２）が、前記シ
ミュレート信号生成手段（３４）に接続される入力と前
記出力類似回路（２１）の前記出力（２４，２５）に接
続される入力を有するＮＡＮＤ回路（３０）を有し、前
記ローディングイネーブル信号（ＬＮ，Ｌ）を生成する
請求項６に記載の回路。 - 【請求項８】 前記伝搬検出手段（２９〜３３）が、前
記ローディングイネーブル信号（Ｌ）の所定のスイッチ
ングエッジを検出し、かつ前記シュミレート信号生成手
段（３４）をリセットするためのパルス信号（ＥＮＤ）
を生成する単安定回路（３３）を有する請求項６又は７
に記載の回路。 - 【請求項９】 前記シミュレート信号生成手段（３４）
が、同期信号（ＳＹＮＣ）を受信する入力（Ｓ）を有
し、同期信号（ＳＹＮＣ）を受信して前記データシュミ
レート信号（ＳＰ）を生成する請求項３〜８のいずれか
１項に記載の回路。 - 【請求項１０】 不揮発性メモリ（１）の前記出力回路
（４）が、容量性素子（１５，１６）に結合する２つの
出力端子（１１，１２）を有し、前記出力類似回路（２
１）は、前記容量性素子とほぼ同じ値の容量性負荷（２
７，２８）に結合する第１及び第２の出力端子（２４，
２５）を有する請求項３〜９のいずれか１項に記載の回
路。 - 【請求項１１】 前記出力類似回路（２１）が、前記シ
ミュレート信号生成手段（３４）の出力に接続される第
２のリセット入力（２３）を有し、前記データシミュレ
ート信号（ＳＰ）の所定のスイッチングエッジの検出に
より前記出力類似回路をリセットする請求項３〜１０の
いずれか１項に記載の回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT94830069.4 | 1994-02-18 | ||
| EP94830069A EP0678869B1 (en) | 1994-02-18 | 1994-02-18 | Method and circuit for timing the loading of non-volatile memory output data. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0845289A JPH0845289A (ja) | 1996-02-16 |
| JP2682502B2 true JP2682502B2 (ja) | 1997-11-26 |
Family
ID=8218381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5377695A Expired - Fee Related JP2682502B2 (ja) | 1994-02-18 | 1995-02-20 | 不揮発性メモリの出力データのローディングタイミング方法及び回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5515332A (ja) |
| EP (1) | EP0678869B1 (ja) |
| JP (1) | JP2682502B2 (ja) |
| DE (1) | DE69419403T2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5717642A (en) * | 1994-02-18 | 1998-02-10 | Sgs-Thomson Microelectronics S.R.L. | Load signal generating method and circuit for nonvolatile memories |
| JPH08161883A (ja) * | 1994-11-30 | 1996-06-21 | Mitsubishi Electric Corp | 半導体記憶装置 |
| WO2013080289A1 (ja) * | 2011-11-28 | 2013-06-06 | 富士通株式会社 | 信号処理装置及び信号処理方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4337525A (en) * | 1979-04-17 | 1982-06-29 | Nippon Electric Co., Ltd. | Asynchronous circuit responsive to changes in logic level |
| US4335525A (en) * | 1980-08-13 | 1982-06-22 | Superior Rubber Industries Ltd. | Balloon dryer |
| US5200926A (en) * | 1987-12-28 | 1993-04-06 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit |
| US4959816A (en) * | 1987-12-28 | 1990-09-25 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit |
| JPH01273295A (ja) * | 1988-04-25 | 1989-11-01 | Nec Corp | 不揮発性半導体記憶装置 |
| JPH03108185A (ja) * | 1989-09-22 | 1991-05-08 | Hitachi Maxell Ltd | 半導体メモリ制御装置 |
| KR920002426B1 (ko) * | 1989-05-31 | 1992-03-23 | 현대전자산업 주식회사 | 집적회로의 출력버퍼회로 |
| US5386150A (en) * | 1991-11-20 | 1995-01-31 | Fujitsu Limited | Tracking pulse generator and RAM with tracking precharge pulse generator |
| JP3315998B2 (ja) * | 1992-04-22 | 2002-08-19 | 株式会社東芝 | 半導体記憶装置 |
-
1994
- 1994-02-18 DE DE69419403T patent/DE69419403T2/de not_active Expired - Fee Related
- 1994-02-18 EP EP94830069A patent/EP0678869B1/en not_active Expired - Lifetime
-
1995
- 1995-02-20 JP JP5377695A patent/JP2682502B2/ja not_active Expired - Fee Related
- 1995-02-21 US US08/391,160 patent/US5515332A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0678869B1 (en) | 1999-07-07 |
| EP0678869A1 (en) | 1995-10-25 |
| US5515332A (en) | 1996-05-07 |
| JPH0845289A (ja) | 1996-02-16 |
| DE69419403D1 (de) | 1999-08-12 |
| DE69419403T2 (de) | 1999-12-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6477675B2 (en) | Method and apparatus for generating expect data from a captured bit pattern, and memory device using same | |
| US6134182A (en) | Cycle independent data to echo clock tracking circuit | |
| US6338127B1 (en) | Method and apparatus for resynchronizing a plurality of clock signals used to latch respective digital signals, and memory device using same | |
| US6782459B1 (en) | Method and apparatus for controlling a read valid window of a synchronous memory device | |
| US6279090B1 (en) | Method and apparatus for resynchronizing a plurality of clock signals used in latching respective digital signals applied to a packetized memory device | |
| JP3011042B2 (ja) | 再書き込み可能なメモリに対する内部タイミング法およびその回路 | |
| US5959900A (en) | Synchronous semiconductor memory having a reduced number of registers | |
| US5959916A (en) | Write driver and bit line precharge apparatus and method | |
| JP3846764B2 (ja) | 同期式半導体メモリ装置及びそのデータ入出力線のプリチャージ方法 | |
| US6496443B2 (en) | Data buffer control circuits, integrated circuit memory devices and methods of operation thereof using read cycle initiated data buffer clock signals | |
| JP2682502B2 (ja) | 不揮発性メモリの出力データのローディングタイミング方法及び回路 | |
| US7142466B1 (en) | Determining optimal time instances to sense the output of a memory array which can generate data outputs with variable delay | |
| US6011745A (en) | Semiconductor memory system with bank switching control | |
| US5606526A (en) | Glitch-free dual clok read circuit | |
| US6232797B1 (en) | Integrated circuit devices having data buffer control circuitry therein that accounts for clock irregularities | |
| US5917768A (en) | Memory architecture for flexible reading management, particularly for non-volatile memories, having noise-immunity features, matching device performance, and having optimized throughout | |
| KR960011208B1 (ko) | 반도체 메모리 장치 | |
| US5629896A (en) | Write controlled address buffer | |
| US5541884A (en) | Method and circuit for suppressing data loading noise in nonvolatile memories | |
| US7184329B2 (en) | Alignment of memory read data and clocking | |
| US7212461B2 (en) | Semiconductor memory device | |
| US5963501A (en) | Dynamic clock signal generating circuit for use in synchronous dynamic random access memory devices | |
| US6069836A (en) | Method and apparatus for a RAM circuit having N-nary word line generation | |
| US20050212573A1 (en) | Clock distortion detector using a synchronous mirror delay circuit | |
| KR20060027057A (ko) | 전송 데이터의 래치 마진을 개선한 반도체 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970708 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |