JPH01273295A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JPH01273295A JPH01273295A JP63101808A JP10180888A JPH01273295A JP H01273295 A JPH01273295 A JP H01273295A JP 63101808 A JP63101808 A JP 63101808A JP 10180888 A JP10180888 A JP 10180888A JP H01273295 A JPH01273295 A JP H01273295A
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- JP
- Japan
- Prior art keywords
- output
- circuit
- latch
- sense amplifier
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 230000007704 transition Effects 0.000 claims abstract description 20
- 230000003321 amplification Effects 0.000 claims description 4
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 4
- 238000001514 detection method Methods 0.000 abstract description 12
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は不揮発性半導体記憶装置に関し、特に読み出し
時におけるセンスアンプ出力データをラッチするラッチ
回路に間する。
時におけるセンスアンプ出力データをラッチするラッチ
回路に間する。
［従来の技術］
従来の不揮発性半導体記憶装置においては、メモリセル
からの読み出し信号と読み出し基準電圧を受けて差動増
幅を行うセンスアンプと、差動増幅された出力データを
装置外部に出力する出力バッファとを備えており、セン
スアンプ出力はラッチされずに出力バッファに入力され
ていた。
からの読み出し信号と読み出し基準電圧を受けて差動増
幅を行うセンスアンプと、差動増幅された出力データを
装置外部に出力する出力バッファとを備えており、セン
スアンプ出力はラッチされずに出力バッファに入力され
ていた。
［発明が解決しようとする問題点コ
上述した従来の不揮発性半導体記憶装置では、読み出し
モードで出力最終段が動作を開始すると瞬間的に大電流
が出力バッファに流れる。
モードで出力最終段が動作を開始すると瞬間的に大電流
が出力バッファに流れる。
大用量の半導体記憶装置ではチップサイズが大きくなる
ため、電源配線やＧＮＤ配線の抵抗値が無視てきない値
となり、そのため出力バッファに流れる電流が原因とな
って電源電位、ＧＮＤ電位が不安定になる。
ため、電源配線やＧＮＤ配線の抵抗値が無視てきない値
となり、そのため出力バッファに流れる電流が原因とな
って電源電位、ＧＮＤ電位が不安定になる。
センスアンプは微少な電位もしくは電流の変化を検知し
て動作するため、この出力電流に起因する電源ＧＮＤの
不安定さによって誤動作を起こし、出力にノイズが発生
しやすいという欠点がある。
て動作するため、この出力電流に起因する電源ＧＮＤの
不安定さによって誤動作を起こし、出力にノイズが発生
しやすいという欠点がある。
［発明の従来技術に対する相違点コ
上述した従来の不揮発性半導体記憶装置に対し、本発明
はセンスアンプ出力を、出力最終段が動作を開始する以
前にラッチする出力ラッチ回路と、ラッチのタイミング
信号を発生する制御回路を備えているという相違点を有
する。
はセンスアンプ出力を、出力最終段が動作を開始する以
前にラッチする出力ラッチ回路と、ラッチのタイミング
信号を発生する制御回路を備えているという相違点を有
する。
口問題点を解決するための手段］
本発明の不揮発性記憶装置では、メモリセルからの読み
出し信号と読み出し基準電圧を受けて差動増幅を行うセ
ンスアンプと、差動増幅された出力データを装置外部に
出力する出力バッファと、センスアンプ出力を、出力最
終段が動作を開始する以前にラッチするラッチ回路と、
ラッチするタイミング信号を発生する制御回路を有して
いる。
出し信号と読み出し基準電圧を受けて差動増幅を行うセ
ンスアンプと、差動増幅された出力データを装置外部に
出力する出力バッファと、センスアンプ出力を、出力最
終段が動作を開始する以前にラッチするラッチ回路と、
ラッチするタイミング信号を発生する制御回路を有して
いる。
［実施例］
本発明の第１実施例を説明する。第１図は本発明のブロ
ック図である。第２図は第１図におけるアドレス遷移検
出回路２０回路例の一つで排他的オア回路（ＸＯＲ回路
）を用いている。第３図にこの回路の動作波形を示す。
ック図である。第２図は第１図におけるアドレス遷移検
出回路２０回路例の一つで排他的オア回路（ＸＯＲ回路
）を用いている。第３図にこの回路の動作波形を示す。
第４図に出力ラッチ回路の一例として、クロックドイン
バータとＲＳラッチを用いたものを示す。出力遷移検出
回路はアドレス遷移検出回路２と同様の回路を用いる。
バータとＲＳラッチを用いたものを示す。出力遷移検出
回路はアドレス遷移検出回路２と同様の回路を用いる。
アドレス遷移検出回路２はアドレスＡの変化を検出して
パルスＲを発生する。Ｒは出力ラッチ５をリセットする
０次にメモリセル４の一つが選択され、読み出し信号が
センスアンプ５で増幅された後ＳＯとして出力される。
パルスＲを発生する。Ｒは出力ラッチ５をリセットする
０次にメモリセル４の一つが選択され、読み出し信号が
センスアンプ５で増幅された後ＳＯとして出力される。
このＳＯが変化する場合にはアドレス遷移検出図と同様
にしてＲに相当するパルスＳを生じ、ラッチ５はセット
され出力データＳＯはラッチされる。これは次のアドレ
ス遷移までラッチされたままになる。
にしてＲに相当するパルスＳを生じ、ラッチ５はセット
され出力データＳＯはラッチされる。これは次のアドレ
ス遷移までラッチされたままになる。
第２実施例では、アドレス遷移検出回路を用いない。第
５図に出力遷移検出回路の回路図、第６図にその動作波
形を示す。センスアンプ出力の遷移を検知して発生する
パルスＳによって出力データをラッチする。デイレイＤ
３は信号の立ち下がりのみをτ１だけ遅らせる。τ１経
た後にパルスＲを発生し、ラッチを解除する。τ１をセ
ンスアンプ出力から出力バッファ最終段が動作を開始す
るまでの期間より長くとれば、出力最終段動作時は常に
出力データがラッチされていることになり、第１実施例
と同様に出力が安定するという利点がある。
５図に出力遷移検出回路の回路図、第６図にその動作波
形を示す。センスアンプ出力の遷移を検知して発生する
パルスＳによって出力データをラッチする。デイレイＤ
３は信号の立ち下がりのみをτ１だけ遅らせる。τ１経
た後にパルスＲを発生し、ラッチを解除する。τ１をセ
ンスアンプ出力から出力バッファ最終段が動作を開始す
るまでの期間より長くとれば、出力最終段動作時は常に
出力データがラッチされていることになり、第１実施例
と同様に出力が安定するという利点がある。
［発明の効果］
以上説明したように本発明はセンスアンプ出力の変化を
検知してデータをラッチするため、出力バッファに大電
流が流れるときは必ず出力データはラッチされているこ
とになる。ラッチ回路はセンスアンプに比べて電源電位
１．Ｇ Ｎ Ｄ電位の変動に対して誤動作を起こしにく
いため、電位変動の影響が少ない安定した出力が得られ
るという効果がある。
検知してデータをラッチするため、出力バッファに大電
流が流れるときは必ず出力データはラッチされているこ
とになる。ラッチ回路はセンスアンプに比べて電源電位
１．Ｇ Ｎ Ｄ電位の変動に対して誤動作を起こしにく
いため、電位変動の影響が少ない安定した出力が得られ
るという効果がある。
第１図は本発明の第１実施例のブロック図、第２図は第
１図におけるアドレス遷移検出回路２０回路図、第３図
は第２図の回路における動作波形を示す波形図、第４図
は第１図における出力ラッチ回路８の回路図、第５図は
本発明の第２実施例における出力遷移検出回路の回路図
、第６図は第５図の回路における動作波形を示す波形図
である。 １・・番アドレスバ・ソファ、 ２・・・アドレス遷移検出回路、 ３・・・アドレスデコーダ、 ４・・・メモリセル、 ５・・・センスアンプ、 ６・・・リファレンス、 ７・・・出力遷移検出回路、 ８・・・出力ラッチ回路、 ９・・・出力バッファ、 １０・・ ・デイレイ、 １１・・・ＸＯＲ回路、 １２・ ・・ＮＯＲ回路、 １３、 １４． １５・・・デイレイ、１６・・・イン
バータ回路。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 − 第１図 第３図 Ｒ−Ｆし−Ｆし−
１図におけるアドレス遷移検出回路２０回路図、第３図
は第２図の回路における動作波形を示す波形図、第４図
は第１図における出力ラッチ回路８の回路図、第５図は
本発明の第２実施例における出力遷移検出回路の回路図
、第６図は第５図の回路における動作波形を示す波形図
である。 １・・番アドレスバ・ソファ、 ２・・・アドレス遷移検出回路、 ３・・・アドレスデコーダ、 ４・・・メモリセル、 ５・・・センスアンプ、 ６・・・リファレンス、 ７・・・出力遷移検出回路、 ８・・・出力ラッチ回路、 ９・・・出力バッファ、 １０・・ ・デイレイ、 １１・・・ＸＯＲ回路、 １２・ ・・ＮＯＲ回路、 １３、 １４． １５・・・デイレイ、１６・・・イン
バータ回路。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 − 第１図 第３図 Ｒ−Ｆし−Ｆし−
Claims (3)
- （１）不揮発性半導体記憶装置において、メモリセルか
らの読み出し信号と読み出し基準電圧を受けて差動増幅
を行うセンスアンプと、差動増幅された出力データを装
置外部に出力する出力バッファと、データ読み出し時に
センスアンプ出力を出力バッファ中の出力最終段が動作
する以前にラッチするラッチ回路と、出力の遷移を検出
してデータをラッチするタイミング信号を発生する制御
回路とを有することを特徴とする不揮発性半導体記憶装
置。 - （２）アドレスの遷移を検知して出力データのラッチを
解除する信号を発生する制御回路を有する特許請求の範
囲第１項記載の不揮発性半導体記憶装置。 - （３）センスアンプ出力の遷移を検知してから、内蔵回
路により決める一定期間５にラッチを解除する信号を発
生する制御回路を有する特許請求の範囲第１項記載の不
揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63101808A JPH01273295A (ja) | 1988-04-25 | 1988-04-25 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63101808A JPH01273295A (ja) | 1988-04-25 | 1988-04-25 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01273295A true JPH01273295A (ja) | 1989-11-01 |
Family
ID=14310435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63101808A Pending JPH01273295A (ja) | 1988-04-25 | 1988-04-25 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01273295A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0845289A (ja) * | 1994-02-18 | 1996-02-16 | Sgs Thomson Microelettronica Spa | 不揮発性メモリの出力データのローディングタイミング方法及び回路 |
-
1988
- 1988-04-25 JP JP63101808A patent/JPH01273295A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0845289A (ja) * | 1994-02-18 | 1996-02-16 | Sgs Thomson Microelettronica Spa | 不揮発性メモリの出力データのローディングタイミング方法及び回路 |
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