JPH04358412A - パルス幅可変回路 - Google Patents
パルス幅可変回路Info
- Publication number
- JPH04358412A JPH04358412A JP3159603A JP15960391A JPH04358412A JP H04358412 A JPH04358412 A JP H04358412A JP 3159603 A JP3159603 A JP 3159603A JP 15960391 A JP15960391 A JP 15960391A JP H04358412 A JPH04358412 A JP H04358412A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- input
- signal
- pulse width
- pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000008054 signal transmission Effects 0.000 claims abstract description 27
- 239000004065 semiconductor Substances 0.000 claims description 11
- 230000005540 biological transmission Effects 0.000 claims description 7
- 230000003111 delayed effect Effects 0.000 claims description 6
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical group [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 abstract description 7
- 230000004044 response Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 16
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Pulse Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はパルス幅可変回路に係わ
り、特に、パルス駆動装置の動作モードに応じて内部生
成パルスの発生タイミングやパルス幅などを切り換え、
パルス駆動装置を各モードにおいて常に最適に動作させ
るようにするものに用いて好適なものである。
り、特に、パルス駆動装置の動作モードに応じて内部生
成パルスの発生タイミングやパルス幅などを切り換え、
パルス駆動装置を各モードにおいて常に最適に動作させ
るようにするものに用いて好適なものである。
【０００２】
【従来の技術】例えば、パルス駆動装置として非同期型
の半導体メモリ装置を考えた場合、外部入力のアドレス
信号をＡＴＤ（Ａｄｄｒｅｓｓ Ｔｒａｎｓｉｔｉｏ
ｎ Ｄｅｔｅｃｔｏｒ）回路で検出してＡＴＤパルス
を発生させるとともに、各アドレスからのパルスを集め
て内部制御用のパルスとし、これにより、ビット線、デ
ータ線などのイコライズ、外部出力のプリコンディショ
ニング、データ書き込みのタイミング制御などを行って
動作速度の向上を図るようにしている。
の半導体メモリ装置を考えた場合、外部入力のアドレス
信号をＡＴＤ（Ａｄｄｒｅｓｓ Ｔｒａｎｓｉｔｉｏ
ｎ Ｄｅｔｅｃｔｏｒ）回路で検出してＡＴＤパルス
を発生させるとともに、各アドレスからのパルスを集め
て内部制御用のパルスとし、これにより、ビット線、デ
ータ線などのイコライズ、外部出力のプリコンディショ
ニング、データ書き込みのタイミング制御などを行って
動作速度の向上を図るようにしている。
【０００３】
【発明が解決しようとする課題】しかしながら、例えば
、冗長メモリを使用したり、マルチビットテスト（ＭＢ
Ｔ）などのように、通常とは異なったモードの使用状態
においては、端子データ読出し時に、冗長セル、或いは
通常の読出しに対して、データ線に読み出しデータが伝
搬するのに時間がかかることがある。このため、ＡＴＤ
パルスを使ったデータ線などのイコライズにおいて、非
冗長セル或いは通常の読み出しに対して最適化したイコ
ライズ時間ではイコライズが不十分になり、プッシュア
ウトしたり、或いは誤データを出力したりしてしまう不
都合があった。
、冗長メモリを使用したり、マルチビットテスト（ＭＢ
Ｔ）などのように、通常とは異なったモードの使用状態
においては、端子データ読出し時に、冗長セル、或いは
通常の読出しに対して、データ線に読み出しデータが伝
搬するのに時間がかかることがある。このため、ＡＴＤ
パルスを使ったデータ線などのイコライズにおいて、非
冗長セル或いは通常の読み出しに対して最適化したイコ
ライズ時間ではイコライズが不十分になり、プッシュア
ウトしたり、或いは誤データを出力したりしてしまう不
都合があった。
【０００４】このような不都合を防止するために、イコ
ライズ時間（内部制御用のパルスの幅、発生タイミング
など）を長くして、冗長セル或いは通常ではないモード
の読み出しに対して最適化する対策もとられている。し
かし、これでは冗長セルを使用しなかったり、通常モー
ドでの読み出しについてもデータ出力を遅らせてしまい
、アクセスタイムを遅らせることになってしまう。本発
明は上述の問題点に鑑み、パルス駆動装置の動作モード
に応じて内部発生パルスの発生タイミングやパルス幅な
どを切り換えて、パルス駆動装置が各モードにおいて最
適に動作できるようにすることを目的とする。
ライズ時間（内部制御用のパルスの幅、発生タイミング
など）を長くして、冗長セル或いは通常ではないモード
の読み出しに対して最適化する対策もとられている。し
かし、これでは冗長セルを使用しなかったり、通常モー
ドでの読み出しについてもデータ出力を遅らせてしまい
、アクセスタイムを遅らせることになってしまう。本発
明は上述の問題点に鑑み、パルス駆動装置の動作モード
に応じて内部発生パルスの発生タイミングやパルス幅な
どを切り換えて、パルス駆動装置が各モードにおいて最
適に動作できるようにすることを目的とする。
【０００５】
【課題を解決するための手段】本発明のパルス幅可変回
路は、外部から与えられる入力パルス信号を内部に導入
するために入力端に設けられた入力端子と、上記入力パ
ルス信号のパルス幅を変化させたパルス信号を外部に導
出するために出力端に設けられた出力端子と、上記入力
端子と上記出力端子との間に設けられ、その入力側に与
えられる複数の信号が予め設定されている所定の条件を
満足させたときにその出力を変化させるゲート回路と、
上記入力端子に与えられる入力パルス信号をそのまま上
記ゲート回路に伝送するための第１の信号伝送回路と、
上記入力端子に与えられる入力パルス信号を遅延させる
ための遅延回路が介設されていて、外部から与えられる
制御信号に応じて上記入力端子に与えられる入力パルス
信号を遅延させて上記ゲート回路に伝送する第１の信号
伝送回路とを具備し、上記遅延回路は、その入力端と出
力端との間に複数の信号伝送線が並列に接続されるとと
もに、外部から与えられる制御信号に基いてオン／オフ
動作する半導体素子よりなるスイッチング回路が上記各
信号伝送線中にそれぞれ介設して構成されている。
路は、外部から与えられる入力パルス信号を内部に導入
するために入力端に設けられた入力端子と、上記入力パ
ルス信号のパルス幅を変化させたパルス信号を外部に導
出するために出力端に設けられた出力端子と、上記入力
端子と上記出力端子との間に設けられ、その入力側に与
えられる複数の信号が予め設定されている所定の条件を
満足させたときにその出力を変化させるゲート回路と、
上記入力端子に与えられる入力パルス信号をそのまま上
記ゲート回路に伝送するための第１の信号伝送回路と、
上記入力端子に与えられる入力パルス信号を遅延させる
ための遅延回路が介設されていて、外部から与えられる
制御信号に応じて上記入力端子に与えられる入力パルス
信号を遅延させて上記ゲート回路に伝送する第１の信号
伝送回路とを具備し、上記遅延回路は、その入力端と出
力端との間に複数の信号伝送線が並列に接続されるとと
もに、外部から与えられる制御信号に基いてオン／オフ
動作する半導体素子よりなるスイッチング回路が上記各
信号伝送線中にそれぞれ介設して構成されている。
【０００６】
【作用】入力端子ＴＩＮに与えられる入力パルス信号Ｉ
Ｎを、第１の信号伝送回路１１および第２の信号伝送回
路１２を介してゲート回路１に伝送するように構成する
とともに、外部入力制御信号Ｍ１ …Ｍｎ に応じて遅
延時間が変化する遅延回路２を上記第２の信号伝送回路
１２中に介設することにより、上記遅延回路２における
遅延条件に応じて上記ゲート回路１の出力を反転させる
タイミングを加減できるようにして、上記ゲート回路１
から導出する出力パルス信号ＯＵＴのパルス幅を、上記
外部入力制御信号Ｍ１ …Ｍｎ に応じて自由に切り換
えることができるようにする。
Ｎを、第１の信号伝送回路１１および第２の信号伝送回
路１２を介してゲート回路１に伝送するように構成する
とともに、外部入力制御信号Ｍ１ …Ｍｎ に応じて遅
延時間が変化する遅延回路２を上記第２の信号伝送回路
１２中に介設することにより、上記遅延回路２における
遅延条件に応じて上記ゲート回路１の出力を反転させる
タイミングを加減できるようにして、上記ゲート回路１
から導出する出力パルス信号ＯＵＴのパルス幅を、上記
外部入力制御信号Ｍ１ …Ｍｎ に応じて自由に切り換
えることができるようにする。
【０００７】
【実施例】図１は、本発明のパルス幅可変回路の一実施
例を示し、図１の（ａ）はパルス幅可変回路の構成図（
ｂ）は動作波形図である。図１から明らかなように、本
実施例のパルス幅可変回路は入力端子ＴＩＮと出力端子
ＴＯＵＴ との間にゲート回路１を設け、入力端子ＴＩ
Ｎとゲート回路１との間を第１の信号伝送回路１１およ
び第２の信号伝送回路１２を接続している。
例を示し、図１の（ａ）はパルス幅可変回路の構成図（
ｂ）は動作波形図である。図１から明らかなように、本
実施例のパルス幅可変回路は入力端子ＴＩＮと出力端子
ＴＯＵＴ との間にゲート回路１を設け、入力端子ＴＩ
Ｎとゲート回路１との間を第１の信号伝送回路１１およ
び第２の信号伝送回路１２を接続している。
【０００８】図１には、ゲート回路１としてノア回路１
ａを用いた例が示されており、入力端子ＴＩＮに与えら
れた入力パルス信号ＩＮは、第１および第２の信号伝送
回路１１，１２を介してゲート回路１に与えられる。第
１の信号伝送回路１１は、スルー信号伝送線として設け
られているものであり、上記入力パルス信号ＩＮは遅延
時間なしでゲート回路１に与えられる。一方、第２の信
号伝送回路１２は入力端子ＴＩＮに供給される入力パル
ス信号ＩＮを遅延させてゲート回路１に伝送するために
設けられているものであり、入力パルス信号ＩＮを所望
の時間だけ遅延させるための遅延回路２が第２の信号伝
送回路１２中に設けられている。
ａを用いた例が示されており、入力端子ＴＩＮに与えら
れた入力パルス信号ＩＮは、第１および第２の信号伝送
回路１１，１２を介してゲート回路１に与えられる。第
１の信号伝送回路１１は、スルー信号伝送線として設け
られているものであり、上記入力パルス信号ＩＮは遅延
時間なしでゲート回路１に与えられる。一方、第２の信
号伝送回路１２は入力端子ＴＩＮに供給される入力パル
ス信号ＩＮを遅延させてゲート回路１に伝送するために
設けられているものであり、入力パルス信号ＩＮを所望
の時間だけ遅延させるための遅延回路２が第２の信号伝
送回路１２中に設けられている。
【０００９】このように構成されることにより、本実施
例のパルス幅可変回路は図１の（ｂ）に示すように入力
端子ＴＩＮに入力パルス信号ＩＮが与えられると、これ
は第１の信号伝送回路１１を通してゲート回路１に直接
伝送されるので、出力パルス信号ＯＵＴの論理レベルは
すぐに反転する。一方、第２の信号伝送回路１２を介し
て伝送される入力パルス信号ＩＮは、図１の（ｂ）にお
いて遅延パルス信号Ｎとして示したように、遅延回路２
により所定の時間だけ遅延されてからゲート回路１に与
えられる。
例のパルス幅可変回路は図１の（ｂ）に示すように入力
端子ＴＩＮに入力パルス信号ＩＮが与えられると、これ
は第１の信号伝送回路１１を通してゲート回路１に直接
伝送されるので、出力パルス信号ＯＵＴの論理レベルは
すぐに反転する。一方、第２の信号伝送回路１２を介し
て伝送される入力パルス信号ＩＮは、図１の（ｂ）にお
いて遅延パルス信号Ｎとして示したように、遅延回路２
により所定の時間だけ遅延されてからゲート回路１に与
えられる。
【００１０】したがって、ゲート回路１の入力端子の少
なくともいずれか一方の端子には、入力パルス信号ＩＮ
のパルス幅に相当する時間よりも長い時間だけ“Ｈ”レ
ベルのパルス信号が与えられることになる。したがって
、図１に示したように、出力端子ＴＯＵＴ からは、入
力パルス信号ＩＮのパルス幅を長くした出力パルス信号
ＯＵＴが外部に導出される。
なくともいずれか一方の端子には、入力パルス信号ＩＮ
のパルス幅に相当する時間よりも長い時間だけ“Ｈ”レ
ベルのパルス信号が与えられることになる。したがって
、図１に示したように、出力端子ＴＯＵＴ からは、入
力パルス信号ＩＮのパルス幅を長くした出力パルス信号
ＯＵＴが外部に導出される。
【００１１】上記説明から明らかなように、本実施例の
パルス幅可変回路は入力パルス信号ＩＮのパルス幅を遅
延回路２の遅延時間に応じて可変させるものであり、外
部入力制御信号Ｍ１ …Ｍｎ （またはＭ１ …Ｍｎ
の反転信号であるＭ１ Ｂ…Ｍｎ Ｂ）に応じて上記遅
延時間を設定するようにしている。そして、本実施例の
パルス幅可変回路は、外部入力制御信号Ｍ１ …Ｍｎ
としてモード設定信号を用い、回路の動作モードによっ
て遅延時間が自動的に切り換えられるようにしている。 これにより、動作モードが切り換わったときには、その
切り換わったモードに応じて出力パルス信号ＯＵＴのパ
ルス幅を最適化することができる。図１の（ｂ）におい
ては、外部入力制御信号Ｍ１ …Ｍｎ により遅延回路
２の遅延時間を回路の動作モードに合わせて点線で示す
ように変化させることにより、出力パルス信号ＯＵＴの
パルス幅を点線で示すように長くした例を示している。
パルス幅可変回路は入力パルス信号ＩＮのパルス幅を遅
延回路２の遅延時間に応じて可変させるものであり、外
部入力制御信号Ｍ１ …Ｍｎ （またはＭ１ …Ｍｎ
の反転信号であるＭ１ Ｂ…Ｍｎ Ｂ）に応じて上記遅
延時間を設定するようにしている。そして、本実施例の
パルス幅可変回路は、外部入力制御信号Ｍ１ …Ｍｎ
としてモード設定信号を用い、回路の動作モードによっ
て遅延時間が自動的に切り換えられるようにしている。 これにより、動作モードが切り換わったときには、その
切り換わったモードに応じて出力パルス信号ＯＵＴのパ
ルス幅を最適化することができる。図１の（ｂ）におい
ては、外部入力制御信号Ｍ１ …Ｍｎ により遅延回路
２の遅延時間を回路の動作モードに合わせて点線で示す
ように変化させることにより、出力パルス信号ＯＵＴの
パルス幅を点線で示すように長くした例を示している。
【００１２】上述したように、外部から入力される制御
信号Ｍ１ …Ｍｎ に応じてその遅延時間を高精度に変
化させることができるような遅延回路２の具体的な構成
は、種々の構成が考慮される。例えば、図２に示すよう
に入力端と出力端とにインバータ回路３，４をそれぞれ
設け、これらのインバータ回路３，４間に複数の信号伝
送線５を接続する。そして、各信号伝送線５のそれぞれ
に半導体スイッチング回路６を設けるものであり、この
例では半導体スイッチング回路６としてトランスミッシ
ョンゲート６ａを設けている。これらのトランスミッシ
ョンゲート６ａは、外部入力制御信号Ｍ１ …Ｍｎ に
応じて選択的にオン／オフ動作し、その動作状態に応じ
て各半導体スイッチング回路６の入力側に付いている容
量を充放電するのに要する時間を変化させる。
信号Ｍ１ …Ｍｎ に応じてその遅延時間を高精度に変
化させることができるような遅延回路２の具体的な構成
は、種々の構成が考慮される。例えば、図２に示すよう
に入力端と出力端とにインバータ回路３，４をそれぞれ
設け、これらのインバータ回路３，４間に複数の信号伝
送線５を接続する。そして、各信号伝送線５のそれぞれ
に半導体スイッチング回路６を設けるものであり、この
例では半導体スイッチング回路６としてトランスミッシ
ョンゲート６ａを設けている。これらのトランスミッシ
ョンゲート６ａは、外部入力制御信号Ｍ１ …Ｍｎ に
応じて選択的にオン／オフ動作し、その動作状態に応じ
て各半導体スイッチング回路６の入力側に付いている容
量を充放電するのに要する時間を変化させる。
【００１３】このように構成することにより、外部入力
制御信号Ｍ１ …Ｍｎ に従って上記インバータ回路３
，４間のコンダクタンスを増減させ、入力パルス信号Ｉ
Ｎをゲート回路１に伝送する時間を遅延させることがで
きるようにしている。なお、外部入力制御信号Ｍ１ …
Ｍｎ が反転信号Ｍ１ Ｂ…Ｍｎ Ｂで与えられる場合
には、図２の（ａ）の構成に対して（ｂ）のように構成
する。図２の構成において、（ａ）はモード入力Ｍｉを
ハイレベルにした時に遅延時間が長くなり、（ｂ）は反
転モード入力ＭｉＢをローレベルにしたときに遅延時間
が長くなる。
制御信号Ｍ１ …Ｍｎ に従って上記インバータ回路３
，４間のコンダクタンスを増減させ、入力パルス信号Ｉ
Ｎをゲート回路１に伝送する時間を遅延させることがで
きるようにしている。なお、外部入力制御信号Ｍ１ …
Ｍｎ が反転信号Ｍ１ Ｂ…Ｍｎ Ｂで与えられる場合
には、図２の（ａ）の構成に対して（ｂ）のように構成
する。図２の構成において、（ａ）はモード入力Ｍｉを
ハイレベルにした時に遅延時間が長くなり、（ｂ）は反
転モード入力ＭｉＢをローレベルにしたときに遅延時間
が長くなる。
【００１４】次に、図３に従って本発明のパルス幅可変
回路の変形例を説明する。この例の場合は、ゲート回路
１としてナンド回路１ｂを用いている。したがって、各
部の動作波形は（ｂ）の波形図に示すようになり、負極
性の入力パルス信号ＩＮが入力されたときにそのパルス
幅を可変するとともに、その極性を反転させて正極性に
変換するようにしている。
回路の変形例を説明する。この例の場合は、ゲート回路
１としてナンド回路１ｂを用いている。したがって、各
部の動作波形は（ｂ）の波形図に示すようになり、負極
性の入力パルス信号ＩＮが入力されたときにそのパルス
幅を可変するとともに、その極性を反転させて正極性に
変換するようにしている。
【００１５】また、図４および図５の例は、図１および
図３の回路における遅延回路２の出力を反転させるよう
にした例を示したものである。このように、遅延回路２
の出力を反転させることにより、外部入力制御信号Ｍ１
…Ｍｎ に応じて入力パルス信号ＩＮのパルス幅を狭
くして出力することが可能となる。したがって、例えば
ウインド信号として用いる場合等において、入力パルス
信号ＩＮよりも狭いパルス幅の信号が必要な場合に適し
ている。
図３の回路における遅延回路２の出力を反転させるよう
にした例を示したものである。このように、遅延回路２
の出力を反転させることにより、外部入力制御信号Ｍ１
…Ｍｎ に応じて入力パルス信号ＩＮのパルス幅を狭
くして出力することが可能となる。したがって、例えば
ウインド信号として用いる場合等において、入力パルス
信号ＩＮよりも狭いパルス幅の信号が必要な場合に適し
ている。
【００１６】図５は、本実施例のパルス幅可変回路を半
導体メモリに使用した例を示す構成図である。この例に
おいては、冗長セル制御部８およびＭＢＴ制御部９の制
御により、冗長セルの使用の有無およびＭＢＴモードか
否かによりモードを指定して、パルス幅可変回路から出
力する信号ＯＵＴのパルス幅を切り換え、イコライズ回
路１０の遅延時間を切り換えている。なお、冗長セルを
使用する場合には、メモリ内部で生成される判定信号を
モードの切り換えに用い、ＭＢＴモードか否かはメモリ
外部からの信号ＳＥ により制御して切り換えればよい
。
導体メモリに使用した例を示す構成図である。この例に
おいては、冗長セル制御部８およびＭＢＴ制御部９の制
御により、冗長セルの使用の有無およびＭＢＴモードか
否かによりモードを指定して、パルス幅可変回路から出
力する信号ＯＵＴのパルス幅を切り換え、イコライズ回
路１０の遅延時間を切り換えている。なお、冗長セルを
使用する場合には、メモリ内部で生成される判定信号を
モードの切り換えに用い、ＭＢＴモードか否かはメモリ
外部からの信号ＳＥ により制御して切り換えればよい
。
【００１７】なお、半導体スイッチング回路６としては
、図２において示したトランスミッションゲート６ａの
外に、ＭＯＳトランジスタやＢｉＣＭＯＳトランジスタ
、或いはバイポーラトランジスタなどにより構成される
種々のスイッチを用いることができる。また、図７の構
成図の（ａ）、（ｂ）に示すように、信号伝送線５中に
設けるようにしてもよい。
、図２において示したトランスミッションゲート６ａの
外に、ＭＯＳトランジスタやＢｉＣＭＯＳトランジスタ
、或いはバイポーラトランジスタなどにより構成される
種々のスイッチを用いることができる。また、図７の構
成図の（ａ）、（ｂ）に示すように、信号伝送線５中に
設けるようにしてもよい。
【００１８】
【発明の効果】本発明は上述したように、入力端子に与
えられる入力パルス信号を、第１の信号伝送回路および
第２の信号伝送回路を介してゲート回路に伝送するよう
に成すとともに、外部入力制御信号に応じて遅延時間が
変化する遅延回路を上記第２の信号伝送回路に介設する
ことにより、上記遅延回路における遅延条件に応じて上
記ゲート回路の出力を反転させるタイミングを加減でき
るようにして、上記ゲート回路から導出する出力パルス
信号のパルス幅を、上記外部入力制御信号に応じて自由
に切り換えることができるようにしたので、パルス駆動
装置の動作モードに応じた外部制御信号を上記遅延回路
に供給することにより、内部生成パルスの発生タイミン
グやパルス幅などを各動作モードに合わせて自由に切り
換えることができ、各モードにおいてパルス駆動装置が
最適に動作するようにすることができる。したがって、
例えば冗長セルを使用していないメモリと、冗長セルを
使用しているメモリとを切り換えたり、或いは通常動作
を行っている場合とＭＢＴなどのような特殊な動作をし
ている場合とで異なるアクセスタイム等の動作スピード
や、各種タイミングなどを最適に調整することができ、
パルス駆動装置における各種の動作を最適化させること
ができる。
えられる入力パルス信号を、第１の信号伝送回路および
第２の信号伝送回路を介してゲート回路に伝送するよう
に成すとともに、外部入力制御信号に応じて遅延時間が
変化する遅延回路を上記第２の信号伝送回路に介設する
ことにより、上記遅延回路における遅延条件に応じて上
記ゲート回路の出力を反転させるタイミングを加減でき
るようにして、上記ゲート回路から導出する出力パルス
信号のパルス幅を、上記外部入力制御信号に応じて自由
に切り換えることができるようにしたので、パルス駆動
装置の動作モードに応じた外部制御信号を上記遅延回路
に供給することにより、内部生成パルスの発生タイミン
グやパルス幅などを各動作モードに合わせて自由に切り
換えることができ、各モードにおいてパルス駆動装置が
最適に動作するようにすることができる。したがって、
例えば冗長セルを使用していないメモリと、冗長セルを
使用しているメモリとを切り換えたり、或いは通常動作
を行っている場合とＭＢＴなどのような特殊な動作をし
ている場合とで異なるアクセスタイム等の動作スピード
や、各種タイミングなどを最適に調整することができ、
パルス駆動装置における各種の動作を最適化させること
ができる。
【図１】本発明のパルス幅可変回路の一実施例を示し、
（ａ）は構成図、（ｂ）は動作波形図である。
（ａ）は構成図、（ｂ）は動作波形図である。
【図２】本発明のパルス幅可変回路において用いられる
遅延回路の一例を示す構成図である。
遅延回路の一例を示す構成図である。
【図３】図１と異なるパルス幅可変回路の例を示し、（
ａ）は構成図、（ｂ）は動作波形図である。
ａ）は構成図、（ｂ）は動作波形図である。
【図４】パルス幅可変回路の第２の変形例を示し、（ａ
）は構成図、（ｂ）は動作波形図である。
）は構成図、（ｂ）は動作波形図である。
【図５】パルス幅可変回路の第３の変形例を示し、（ａ
）は構成図、（ｂ）は動作波形図である。
）は構成図、（ｂ）は動作波形図である。
【図６】パルス幅可変回路の使用例を示す構成図である
。
。
【図７】図２に示した遅延回路の変形例を示す構成図で
ある。
ある。
１ ゲート回路
２ 遅延回路
３，４ インバータ回路
５ 信号伝送線
６ 半導体スイッチング回路
６ａ トランスミッションゲート
１１ 第１の信号伝送回路
１２ 第２の信号伝送回路
１５ インバータ回路
ＴＩＮ 入力端子
ＴＯＵＴ 出力端子
ＩＮ 入力信号
ＯＵＴ 出力信号
Claims (3)
- 【請求項１】 外部から与えられる入力パルス信号を
内部に導入するために入力端に設けられた入力端子と、
上記入力パルス信号のパルス幅を変化させたパルス信号
を外部に導出するために出力端に設けられた出力端子と
、上記入力端子と上記出力端子との間に設けられ、その
入力側に与えられる複数の信号が予め設定されている所
定の条件を満足させたときにその出力を変化させるゲー
ト回路と、上記入力端子に与えられる入力パルス信号を
そのまま上記ゲート回路に伝送するための第１の信号伝
送回路と、上記入力端子に与えられる入力パルス信号を
遅延させるための遅延回路が介設されていて、外部から
与えられる制御信号に応じて上記入力端子に与えられる
入力パルス信号を遅延させて上記ゲート回路に伝送する
第１の信号伝送回路とを具備し、上記遅延回路は、その
入力端と出力端との間に複数の信号伝送線が並列に接続
されるとともに、外部から与えられる制御信号に基いて
オン／オフ動作する半導体素子よりなるスイッチング回
路が上記各信号伝送線中にそれぞれ介設されて成ること
を特徴とするパルス幅可変回路。 - 【請求項２】 上記半導体スイッチング回路としてト
ランスミッションゲートを設けたことを特徴とする請求
項１に記載のパルス幅可変回路。 - 【請求項３】 上記半導体スイッチング回路としてイ
ンバータ回路を設けたことを特徴とする請求項１に記載
のパルス幅可変回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3159603A JPH04358412A (ja) | 1991-06-04 | 1991-06-04 | パルス幅可変回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3159603A JPH04358412A (ja) | 1991-06-04 | 1991-06-04 | パルス幅可変回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04358412A true JPH04358412A (ja) | 1992-12-11 |
Family
ID=15697316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3159603A Pending JPH04358412A (ja) | 1991-06-04 | 1991-06-04 | パルス幅可変回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04358412A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08222000A (ja) * | 1995-02-17 | 1996-08-30 | Nec Corp | 半導体集積回路装置 |
| US5731725A (en) * | 1995-12-15 | 1998-03-24 | Unisys Corporation | Precision delay circuit |
| US5821793A (en) * | 1996-02-15 | 1998-10-13 | Mitsubishi Denki Kabushiki Kaisha | Variable delay circuit and a variable pulse width circuit |
| JP2001006359A (ja) * | 1999-06-22 | 2001-01-12 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2006040527A (ja) * | 2004-07-29 | 2006-02-09 | Samsung Electronics Co Ltd | セルフリフレッシュ周期制御回路 |
| JP2008269772A (ja) * | 2007-04-23 | 2008-11-06 | Hynix Semiconductor Inc | カラムリダンダンシ回路 |
-
1991
- 1991-06-04 JP JP3159603A patent/JPH04358412A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08222000A (ja) * | 1995-02-17 | 1996-08-30 | Nec Corp | 半導体集積回路装置 |
| US5731725A (en) * | 1995-12-15 | 1998-03-24 | Unisys Corporation | Precision delay circuit |
| US5821793A (en) * | 1996-02-15 | 1998-10-13 | Mitsubishi Denki Kabushiki Kaisha | Variable delay circuit and a variable pulse width circuit |
| JP2001006359A (ja) * | 1999-06-22 | 2001-01-12 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2006040527A (ja) * | 2004-07-29 | 2006-02-09 | Samsung Electronics Co Ltd | セルフリフレッシュ周期制御回路 |
| JP2008269772A (ja) * | 2007-04-23 | 2008-11-06 | Hynix Semiconductor Inc | カラムリダンダンシ回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6385127B1 (en) | Synchronous semiconductor device and method for latching input signals | |
| US4893278A (en) | Semiconductor memory device including precharge/equalization circuitry for the complementary data lines | |
| US6366149B1 (en) | Delay circuit having variable slope control and threshold detect | |
| JP2590122B2 (ja) | 半導体メモリ | |
| KR20020029431A (ko) | 메모리 장치에서 신호 타이밍을 조정하는 방법 및 장치 | |
| US6504789B2 (en) | Semiconductor memory device | |
| JPH0896569A (ja) | 再書き込み可能なメモリに対する内部タイミング法およびその回路 | |
| US5073872A (en) | Data output control circuit for semiconductor storage device | |
| US5812492A (en) | Control signal generation circuit and semiconductor memory device that can correspond to high speed external clock signal | |
| US5901110A (en) | Synchronous memory with dual sensing output path each of which is connected to latch circuit | |
| JPH04358412A (ja) | パルス幅可変回路 | |
| JP3867218B2 (ja) | 半導体メモリ素子の感知増幅器インエーブル信号発生回路 | |
| EP0952549B1 (en) | Edge transition detection disable circuit to alter memory device operating characteristics | |
| JPH06208793A (ja) | 半導体メモリ装置のデータ出力回路 | |
| JPH08116249A (ja) | データ出力バッファ | |
| JPH10255472A (ja) | 同期ａｔｄ信号を発生する方法及び対応する回路 | |
| US4825410A (en) | Sense amplifier control circuit | |
| JP2888200B2 (ja) | 半導体装置 | |
| US5978312A (en) | Method and apparatus for signal transition detection in integrated circuits | |
| KR960011208B1 (ko) | 반도체 메모리 장치 | |
| US6188616B1 (en) | Semiconductor memory device having a compensating write pulse width in response to power supply voltage | |
| US5500614A (en) | Semiconductor memory device | |
| JPH06132747A (ja) | 半導体装置 | |
| JPH05314762A (ja) | 半導体装置 | |
| US6246633B1 (en) | Semiconductor memory device permitting stabilized operation and high-speed access |