JPH04358412A - パルス幅可変回路 - Google Patents
パルス幅可変回路Info
- Publication number
- JPH04358412A JPH04358412A JP3159603A JP15960391A JPH04358412A JP H04358412 A JPH04358412 A JP H04358412A JP 3159603 A JP3159603 A JP 3159603A JP 15960391 A JP15960391 A JP 15960391A JP H04358412 A JPH04358412 A JP H04358412A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- input
- signal
- pulse width
- pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000008054 signal transmission Effects 0.000 claims abstract description 27
- 239000004065 semiconductor Substances 0.000 claims description 11
- 230000005540 biological transmission Effects 0.000 claims description 7
- 230000003111 delayed effect Effects 0.000 claims description 6
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical group [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 abstract description 7
- 230000004044 response Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 16
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Pulse Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明はパルス幅可変回路に係わ
り、特に、パルス駆動装置の動作モードに応じて内部生
成パルスの発生タイミングやパルス幅などを切り換え、
パルス駆動装置を各モードにおいて常に最適に動作させ
るようにするものに用いて好適なものである。
り、特に、パルス駆動装置の動作モードに応じて内部生
成パルスの発生タイミングやパルス幅などを切り換え、
パルス駆動装置を各モードにおいて常に最適に動作させ
るようにするものに用いて好適なものである。
【0002】
【従来の技術】例えば、パルス駆動装置として非同期型
の半導体メモリ装置を考えた場合、外部入力のアドレス
信号をATD(Address Transitio
n Detector)回路で検出してATDパルス
を発生させるとともに、各アドレスからのパルスを集め
て内部制御用のパルスとし、これにより、ビット線、デ
ータ線などのイコライズ、外部出力のプリコンディショ
ニング、データ書き込みのタイミング制御などを行って
動作速度の向上を図るようにしている。
の半導体メモリ装置を考えた場合、外部入力のアドレス
信号をATD(Address Transitio
n Detector)回路で検出してATDパルス
を発生させるとともに、各アドレスからのパルスを集め
て内部制御用のパルスとし、これにより、ビット線、デ
ータ線などのイコライズ、外部出力のプリコンディショ
ニング、データ書き込みのタイミング制御などを行って
動作速度の向上を図るようにしている。
【0003】
【発明が解決しようとする課題】しかしながら、例えば
、冗長メモリを使用したり、マルチビットテスト(MB
T)などのように、通常とは異なったモードの使用状態
においては、端子データ読出し時に、冗長セル、或いは
通常の読出しに対して、データ線に読み出しデータが伝
搬するのに時間がかかることがある。このため、ATD
パルスを使ったデータ線などのイコライズにおいて、非
冗長セル或いは通常の読み出しに対して最適化したイコ
ライズ時間ではイコライズが不十分になり、プッシュア
ウトしたり、或いは誤データを出力したりしてしまう不
都合があった。
、冗長メモリを使用したり、マルチビットテスト(MB
T)などのように、通常とは異なったモードの使用状態
においては、端子データ読出し時に、冗長セル、或いは
通常の読出しに対して、データ線に読み出しデータが伝
搬するのに時間がかかることがある。このため、ATD
パルスを使ったデータ線などのイコライズにおいて、非
冗長セル或いは通常の読み出しに対して最適化したイコ
ライズ時間ではイコライズが不十分になり、プッシュア
ウトしたり、或いは誤データを出力したりしてしまう不
都合があった。
【0004】このような不都合を防止するために、イコ
ライズ時間(内部制御用のパルスの幅、発生タイミング
など)を長くして、冗長セル或いは通常ではないモード
の読み出しに対して最適化する対策もとられている。し
かし、これでは冗長セルを使用しなかったり、通常モー
ドでの読み出しについてもデータ出力を遅らせてしまい
、アクセスタイムを遅らせることになってしまう。本発
明は上述の問題点に鑑み、パルス駆動装置の動作モード
に応じて内部発生パルスの発生タイミングやパルス幅な
どを切り換えて、パルス駆動装置が各モードにおいて最
適に動作できるようにすることを目的とする。
ライズ時間(内部制御用のパルスの幅、発生タイミング
など)を長くして、冗長セル或いは通常ではないモード
の読み出しに対して最適化する対策もとられている。し
かし、これでは冗長セルを使用しなかったり、通常モー
ドでの読み出しについてもデータ出力を遅らせてしまい
、アクセスタイムを遅らせることになってしまう。本発
明は上述の問題点に鑑み、パルス駆動装置の動作モード
に応じて内部発生パルスの発生タイミングやパルス幅な
どを切り換えて、パルス駆動装置が各モードにおいて最
適に動作できるようにすることを目的とする。
【0005】
【課題を解決するための手段】本発明のパルス幅可変回
路は、外部から与えられる入力パルス信号を内部に導入
するために入力端に設けられた入力端子と、上記入力パ
ルス信号のパルス幅を変化させたパルス信号を外部に導
出するために出力端に設けられた出力端子と、上記入力
端子と上記出力端子との間に設けられ、その入力側に与
えられる複数の信号が予め設定されている所定の条件を
満足させたときにその出力を変化させるゲート回路と、
上記入力端子に与えられる入力パルス信号をそのまま上
記ゲート回路に伝送するための第1の信号伝送回路と、
上記入力端子に与えられる入力パルス信号を遅延させる
ための遅延回路が介設されていて、外部から与えられる
制御信号に応じて上記入力端子に与えられる入力パルス
信号を遅延させて上記ゲート回路に伝送する第1の信号
伝送回路とを具備し、上記遅延回路は、その入力端と出
力端との間に複数の信号伝送線が並列に接続されるとと
もに、外部から与えられる制御信号に基いてオン/オフ
動作する半導体素子よりなるスイッチング回路が上記各
信号伝送線中にそれぞれ介設して構成されている。
路は、外部から与えられる入力パルス信号を内部に導入
するために入力端に設けられた入力端子と、上記入力パ
ルス信号のパルス幅を変化させたパルス信号を外部に導
出するために出力端に設けられた出力端子と、上記入力
端子と上記出力端子との間に設けられ、その入力側に与
えられる複数の信号が予め設定されている所定の条件を
満足させたときにその出力を変化させるゲート回路と、
上記入力端子に与えられる入力パルス信号をそのまま上
記ゲート回路に伝送するための第1の信号伝送回路と、
上記入力端子に与えられる入力パルス信号を遅延させる
ための遅延回路が介設されていて、外部から与えられる
制御信号に応じて上記入力端子に与えられる入力パルス
信号を遅延させて上記ゲート回路に伝送する第1の信号
伝送回路とを具備し、上記遅延回路は、その入力端と出
力端との間に複数の信号伝送線が並列に接続されるとと
もに、外部から与えられる制御信号に基いてオン/オフ
動作する半導体素子よりなるスイッチング回路が上記各
信号伝送線中にそれぞれ介設して構成されている。
【0006】
【作用】入力端子TINに与えられる入力パルス信号I
Nを、第1の信号伝送回路11および第2の信号伝送回
路12を介してゲート回路1に伝送するように構成する
とともに、外部入力制御信号M1 …Mn に応じて遅
延時間が変化する遅延回路2を上記第2の信号伝送回路
12中に介設することにより、上記遅延回路2における
遅延条件に応じて上記ゲート回路1の出力を反転させる
タイミングを加減できるようにして、上記ゲート回路1
から導出する出力パルス信号OUTのパルス幅を、上記
外部入力制御信号M1 …Mn に応じて自由に切り換
えることができるようにする。
Nを、第1の信号伝送回路11および第2の信号伝送回
路12を介してゲート回路1に伝送するように構成する
とともに、外部入力制御信号M1 …Mn に応じて遅
延時間が変化する遅延回路2を上記第2の信号伝送回路
12中に介設することにより、上記遅延回路2における
遅延条件に応じて上記ゲート回路1の出力を反転させる
タイミングを加減できるようにして、上記ゲート回路1
から導出する出力パルス信号OUTのパルス幅を、上記
外部入力制御信号M1 …Mn に応じて自由に切り換
えることができるようにする。
【0007】
【実施例】図1は、本発明のパルス幅可変回路の一実施
例を示し、図1の(a)はパルス幅可変回路の構成図(
b)は動作波形図である。図1から明らかなように、本
実施例のパルス幅可変回路は入力端子TINと出力端子
TOUT との間にゲート回路1を設け、入力端子TI
Nとゲート回路1との間を第1の信号伝送回路11およ
び第2の信号伝送回路12を接続している。
例を示し、図1の(a)はパルス幅可変回路の構成図(
b)は動作波形図である。図1から明らかなように、本
実施例のパルス幅可変回路は入力端子TINと出力端子
TOUT との間にゲート回路1を設け、入力端子TI
Nとゲート回路1との間を第1の信号伝送回路11およ
び第2の信号伝送回路12を接続している。
【0008】図1には、ゲート回路1としてノア回路1
aを用いた例が示されており、入力端子TINに与えら
れた入力パルス信号INは、第1および第2の信号伝送
回路11,12を介してゲート回路1に与えられる。第
1の信号伝送回路11は、スルー信号伝送線として設け
られているものであり、上記入力パルス信号INは遅延
時間なしでゲート回路1に与えられる。一方、第2の信
号伝送回路12は入力端子TINに供給される入力パル
ス信号INを遅延させてゲート回路1に伝送するために
設けられているものであり、入力パルス信号INを所望
の時間だけ遅延させるための遅延回路2が第2の信号伝
送回路12中に設けられている。
aを用いた例が示されており、入力端子TINに与えら
れた入力パルス信号INは、第1および第2の信号伝送
回路11,12を介してゲート回路1に与えられる。第
1の信号伝送回路11は、スルー信号伝送線として設け
られているものであり、上記入力パルス信号INは遅延
時間なしでゲート回路1に与えられる。一方、第2の信
号伝送回路12は入力端子TINに供給される入力パル
ス信号INを遅延させてゲート回路1に伝送するために
設けられているものであり、入力パルス信号INを所望
の時間だけ遅延させるための遅延回路2が第2の信号伝
送回路12中に設けられている。
【0009】このように構成されることにより、本実施
例のパルス幅可変回路は図1の(b)に示すように入力
端子TINに入力パルス信号INが与えられると、これ
は第1の信号伝送回路11を通してゲート回路1に直接
伝送されるので、出力パルス信号OUTの論理レベルは
すぐに反転する。一方、第2の信号伝送回路12を介し
て伝送される入力パルス信号INは、図1の(b)にお
いて遅延パルス信号Nとして示したように、遅延回路2
により所定の時間だけ遅延されてからゲート回路1に与
えられる。
例のパルス幅可変回路は図1の(b)に示すように入力
端子TINに入力パルス信号INが与えられると、これ
は第1の信号伝送回路11を通してゲート回路1に直接
伝送されるので、出力パルス信号OUTの論理レベルは
すぐに反転する。一方、第2の信号伝送回路12を介し
て伝送される入力パルス信号INは、図1の(b)にお
いて遅延パルス信号Nとして示したように、遅延回路2
により所定の時間だけ遅延されてからゲート回路1に与
えられる。
【0010】したがって、ゲート回路1の入力端子の少
なくともいずれか一方の端子には、入力パルス信号IN
のパルス幅に相当する時間よりも長い時間だけ“H”レ
ベルのパルス信号が与えられることになる。したがって
、図1に示したように、出力端子TOUT からは、入
力パルス信号INのパルス幅を長くした出力パルス信号
OUTが外部に導出される。
なくともいずれか一方の端子には、入力パルス信号IN
のパルス幅に相当する時間よりも長い時間だけ“H”レ
ベルのパルス信号が与えられることになる。したがって
、図1に示したように、出力端子TOUT からは、入
力パルス信号INのパルス幅を長くした出力パルス信号
OUTが外部に導出される。
【0011】上記説明から明らかなように、本実施例の
パルス幅可変回路は入力パルス信号INのパルス幅を遅
延回路2の遅延時間に応じて可変させるものであり、外
部入力制御信号M1 …Mn (またはM1 …Mn
の反転信号であるM1 B…Mn B)に応じて上記遅
延時間を設定するようにしている。そして、本実施例の
パルス幅可変回路は、外部入力制御信号M1 …Mn
としてモード設定信号を用い、回路の動作モードによっ
て遅延時間が自動的に切り換えられるようにしている。 これにより、動作モードが切り換わったときには、その
切り換わったモードに応じて出力パルス信号OUTのパ
ルス幅を最適化することができる。図1の(b)におい
ては、外部入力制御信号M1 …Mn により遅延回路
2の遅延時間を回路の動作モードに合わせて点線で示す
ように変化させることにより、出力パルス信号OUTの
パルス幅を点線で示すように長くした例を示している。
パルス幅可変回路は入力パルス信号INのパルス幅を遅
延回路2の遅延時間に応じて可変させるものであり、外
部入力制御信号M1 …Mn (またはM1 …Mn
の反転信号であるM1 B…Mn B)に応じて上記遅
延時間を設定するようにしている。そして、本実施例の
パルス幅可変回路は、外部入力制御信号M1 …Mn
としてモード設定信号を用い、回路の動作モードによっ
て遅延時間が自動的に切り換えられるようにしている。 これにより、動作モードが切り換わったときには、その
切り換わったモードに応じて出力パルス信号OUTのパ
ルス幅を最適化することができる。図1の(b)におい
ては、外部入力制御信号M1 …Mn により遅延回路
2の遅延時間を回路の動作モードに合わせて点線で示す
ように変化させることにより、出力パルス信号OUTの
パルス幅を点線で示すように長くした例を示している。
【0012】上述したように、外部から入力される制御
信号M1 …Mn に応じてその遅延時間を高精度に変
化させることができるような遅延回路2の具体的な構成
は、種々の構成が考慮される。例えば、図2に示すよう
に入力端と出力端とにインバータ回路3,4をそれぞれ
設け、これらのインバータ回路3,4間に複数の信号伝
送線5を接続する。そして、各信号伝送線5のそれぞれ
に半導体スイッチング回路6を設けるものであり、この
例では半導体スイッチング回路6としてトランスミッシ
ョンゲート6aを設けている。これらのトランスミッシ
ョンゲート6aは、外部入力制御信号M1 …Mn に
応じて選択的にオン/オフ動作し、その動作状態に応じ
て各半導体スイッチング回路6の入力側に付いている容
量を充放電するのに要する時間を変化させる。
信号M1 …Mn に応じてその遅延時間を高精度に変
化させることができるような遅延回路2の具体的な構成
は、種々の構成が考慮される。例えば、図2に示すよう
に入力端と出力端とにインバータ回路3,4をそれぞれ
設け、これらのインバータ回路3,4間に複数の信号伝
送線5を接続する。そして、各信号伝送線5のそれぞれ
に半導体スイッチング回路6を設けるものであり、この
例では半導体スイッチング回路6としてトランスミッシ
ョンゲート6aを設けている。これらのトランスミッシ
ョンゲート6aは、外部入力制御信号M1 …Mn に
応じて選択的にオン/オフ動作し、その動作状態に応じ
て各半導体スイッチング回路6の入力側に付いている容
量を充放電するのに要する時間を変化させる。
【0013】このように構成することにより、外部入力
制御信号M1 …Mn に従って上記インバータ回路3
,4間のコンダクタンスを増減させ、入力パルス信号I
Nをゲート回路1に伝送する時間を遅延させることがで
きるようにしている。なお、外部入力制御信号M1 …
Mn が反転信号M1 B…Mn Bで与えられる場合
には、図2の(a)の構成に対して(b)のように構成
する。図2の構成において、(a)はモード入力Miを
ハイレベルにした時に遅延時間が長くなり、(b)は反
転モード入力MiBをローレベルにしたときに遅延時間
が長くなる。
制御信号M1 …Mn に従って上記インバータ回路3
,4間のコンダクタンスを増減させ、入力パルス信号I
Nをゲート回路1に伝送する時間を遅延させることがで
きるようにしている。なお、外部入力制御信号M1 …
Mn が反転信号M1 B…Mn Bで与えられる場合
には、図2の(a)の構成に対して(b)のように構成
する。図2の構成において、(a)はモード入力Miを
ハイレベルにした時に遅延時間が長くなり、(b)は反
転モード入力MiBをローレベルにしたときに遅延時間
が長くなる。
【0014】次に、図3に従って本発明のパルス幅可変
回路の変形例を説明する。この例の場合は、ゲート回路
1としてナンド回路1bを用いている。したがって、各
部の動作波形は(b)の波形図に示すようになり、負極
性の入力パルス信号INが入力されたときにそのパルス
幅を可変するとともに、その極性を反転させて正極性に
変換するようにしている。
回路の変形例を説明する。この例の場合は、ゲート回路
1としてナンド回路1bを用いている。したがって、各
部の動作波形は(b)の波形図に示すようになり、負極
性の入力パルス信号INが入力されたときにそのパルス
幅を可変するとともに、その極性を反転させて正極性に
変換するようにしている。
【0015】また、図4および図5の例は、図1および
図3の回路における遅延回路2の出力を反転させるよう
にした例を示したものである。このように、遅延回路2
の出力を反転させることにより、外部入力制御信号M1
…Mn に応じて入力パルス信号INのパルス幅を狭
くして出力することが可能となる。したがって、例えば
ウインド信号として用いる場合等において、入力パルス
信号INよりも狭いパルス幅の信号が必要な場合に適し
ている。
図3の回路における遅延回路2の出力を反転させるよう
にした例を示したものである。このように、遅延回路2
の出力を反転させることにより、外部入力制御信号M1
…Mn に応じて入力パルス信号INのパルス幅を狭
くして出力することが可能となる。したがって、例えば
ウインド信号として用いる場合等において、入力パルス
信号INよりも狭いパルス幅の信号が必要な場合に適し
ている。
【0016】図5は、本実施例のパルス幅可変回路を半
導体メモリに使用した例を示す構成図である。この例に
おいては、冗長セル制御部8およびMBT制御部9の制
御により、冗長セルの使用の有無およびMBTモードか
否かによりモードを指定して、パルス幅可変回路から出
力する信号OUTのパルス幅を切り換え、イコライズ回
路10の遅延時間を切り換えている。なお、冗長セルを
使用する場合には、メモリ内部で生成される判定信号を
モードの切り換えに用い、MBTモードか否かはメモリ
外部からの信号SE により制御して切り換えればよい
。
導体メモリに使用した例を示す構成図である。この例に
おいては、冗長セル制御部8およびMBT制御部9の制
御により、冗長セルの使用の有無およびMBTモードか
否かによりモードを指定して、パルス幅可変回路から出
力する信号OUTのパルス幅を切り換え、イコライズ回
路10の遅延時間を切り換えている。なお、冗長セルを
使用する場合には、メモリ内部で生成される判定信号を
モードの切り換えに用い、MBTモードか否かはメモリ
外部からの信号SE により制御して切り換えればよい
。
【0017】なお、半導体スイッチング回路6としては
、図2において示したトランスミッションゲート6aの
外に、MOSトランジスタやBiCMOSトランジスタ
、或いはバイポーラトランジスタなどにより構成される
種々のスイッチを用いることができる。また、図7の構
成図の(a)、(b)に示すように、信号伝送線5中に
設けるようにしてもよい。
、図2において示したトランスミッションゲート6aの
外に、MOSトランジスタやBiCMOSトランジスタ
、或いはバイポーラトランジスタなどにより構成される
種々のスイッチを用いることができる。また、図7の構
成図の(a)、(b)に示すように、信号伝送線5中に
設けるようにしてもよい。
【0018】
【発明の効果】本発明は上述したように、入力端子に与
えられる入力パルス信号を、第1の信号伝送回路および
第2の信号伝送回路を介してゲート回路に伝送するよう
に成すとともに、外部入力制御信号に応じて遅延時間が
変化する遅延回路を上記第2の信号伝送回路に介設する
ことにより、上記遅延回路における遅延条件に応じて上
記ゲート回路の出力を反転させるタイミングを加減でき
るようにして、上記ゲート回路から導出する出力パルス
信号のパルス幅を、上記外部入力制御信号に応じて自由
に切り換えることができるようにしたので、パルス駆動
装置の動作モードに応じた外部制御信号を上記遅延回路
に供給することにより、内部生成パルスの発生タイミン
グやパルス幅などを各動作モードに合わせて自由に切り
換えることができ、各モードにおいてパルス駆動装置が
最適に動作するようにすることができる。したがって、
例えば冗長セルを使用していないメモリと、冗長セルを
使用しているメモリとを切り換えたり、或いは通常動作
を行っている場合とMBTなどのような特殊な動作をし
ている場合とで異なるアクセスタイム等の動作スピード
や、各種タイミングなどを最適に調整することができ、
パルス駆動装置における各種の動作を最適化させること
ができる。
えられる入力パルス信号を、第1の信号伝送回路および
第2の信号伝送回路を介してゲート回路に伝送するよう
に成すとともに、外部入力制御信号に応じて遅延時間が
変化する遅延回路を上記第2の信号伝送回路に介設する
ことにより、上記遅延回路における遅延条件に応じて上
記ゲート回路の出力を反転させるタイミングを加減でき
るようにして、上記ゲート回路から導出する出力パルス
信号のパルス幅を、上記外部入力制御信号に応じて自由
に切り換えることができるようにしたので、パルス駆動
装置の動作モードに応じた外部制御信号を上記遅延回路
に供給することにより、内部生成パルスの発生タイミン
グやパルス幅などを各動作モードに合わせて自由に切り
換えることができ、各モードにおいてパルス駆動装置が
最適に動作するようにすることができる。したがって、
例えば冗長セルを使用していないメモリと、冗長セルを
使用しているメモリとを切り換えたり、或いは通常動作
を行っている場合とMBTなどのような特殊な動作をし
ている場合とで異なるアクセスタイム等の動作スピード
や、各種タイミングなどを最適に調整することができ、
パルス駆動装置における各種の動作を最適化させること
ができる。
【図1】本発明のパルス幅可変回路の一実施例を示し、
(a)は構成図、(b)は動作波形図である。
(a)は構成図、(b)は動作波形図である。
【図2】本発明のパルス幅可変回路において用いられる
遅延回路の一例を示す構成図である。
遅延回路の一例を示す構成図である。
【図3】図1と異なるパルス幅可変回路の例を示し、(
a)は構成図、(b)は動作波形図である。
a)は構成図、(b)は動作波形図である。
【図4】パルス幅可変回路の第2の変形例を示し、(a
)は構成図、(b)は動作波形図である。
)は構成図、(b)は動作波形図である。
【図5】パルス幅可変回路の第3の変形例を示し、(a
)は構成図、(b)は動作波形図である。
)は構成図、(b)は動作波形図である。
【図6】パルス幅可変回路の使用例を示す構成図である
。
。
【図7】図2に示した遅延回路の変形例を示す構成図で
ある。
ある。
1 ゲート回路
2 遅延回路
3,4 インバータ回路
5 信号伝送線
6 半導体スイッチング回路
6a トランスミッションゲート
11 第1の信号伝送回路
12 第2の信号伝送回路
15 インバータ回路
TIN 入力端子
TOUT 出力端子
IN 入力信号
OUT 出力信号
Claims (3)
- 【請求項1】 外部から与えられる入力パルス信号を
内部に導入するために入力端に設けられた入力端子と、
上記入力パルス信号のパルス幅を変化させたパルス信号
を外部に導出するために出力端に設けられた出力端子と
、上記入力端子と上記出力端子との間に設けられ、その
入力側に与えられる複数の信号が予め設定されている所
定の条件を満足させたときにその出力を変化させるゲー
ト回路と、上記入力端子に与えられる入力パルス信号を
そのまま上記ゲート回路に伝送するための第1の信号伝
送回路と、上記入力端子に与えられる入力パルス信号を
遅延させるための遅延回路が介設されていて、外部から
与えられる制御信号に応じて上記入力端子に与えられる
入力パルス信号を遅延させて上記ゲート回路に伝送する
第1の信号伝送回路とを具備し、上記遅延回路は、その
入力端と出力端との間に複数の信号伝送線が並列に接続
されるとともに、外部から与えられる制御信号に基いて
オン/オフ動作する半導体素子よりなるスイッチング回
路が上記各信号伝送線中にそれぞれ介設されて成ること
を特徴とするパルス幅可変回路。 - 【請求項2】 上記半導体スイッチング回路としてト
ランスミッションゲートを設けたことを特徴とする請求
項1に記載のパルス幅可変回路。 - 【請求項3】 上記半導体スイッチング回路としてイ
ンバータ回路を設けたことを特徴とする請求項1に記載
のパルス幅可変回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3159603A JPH04358412A (ja) | 1991-06-04 | 1991-06-04 | パルス幅可変回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3159603A JPH04358412A (ja) | 1991-06-04 | 1991-06-04 | パルス幅可変回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04358412A true JPH04358412A (ja) | 1992-12-11 |
Family
ID=15697316
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3159603A Pending JPH04358412A (ja) | 1991-06-04 | 1991-06-04 | パルス幅可変回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04358412A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08222000A (ja) * | 1995-02-17 | 1996-08-30 | Nec Corp | 半導体集積回路装置 |
US5731725A (en) * | 1995-12-15 | 1998-03-24 | Unisys Corporation | Precision delay circuit |
US5821793A (en) * | 1996-02-15 | 1998-10-13 | Mitsubishi Denki Kabushiki Kaisha | Variable delay circuit and a variable pulse width circuit |
JP2001006359A (ja) * | 1999-06-22 | 2001-01-12 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2006040527A (ja) * | 2004-07-29 | 2006-02-09 | Samsung Electronics Co Ltd | セルフリフレッシュ周期制御回路 |
JP2008269772A (ja) * | 2007-04-23 | 2008-11-06 | Hynix Semiconductor Inc | カラムリダンダンシ回路 |
-
1991
- 1991-06-04 JP JP3159603A patent/JPH04358412A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08222000A (ja) * | 1995-02-17 | 1996-08-30 | Nec Corp | 半導体集積回路装置 |
US5731725A (en) * | 1995-12-15 | 1998-03-24 | Unisys Corporation | Precision delay circuit |
US5821793A (en) * | 1996-02-15 | 1998-10-13 | Mitsubishi Denki Kabushiki Kaisha | Variable delay circuit and a variable pulse width circuit |
JP2001006359A (ja) * | 1999-06-22 | 2001-01-12 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2006040527A (ja) * | 2004-07-29 | 2006-02-09 | Samsung Electronics Co Ltd | セルフリフレッシュ周期制御回路 |
JP2008269772A (ja) * | 2007-04-23 | 2008-11-06 | Hynix Semiconductor Inc | カラムリダンダンシ回路 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6385127B1 (en) | Synchronous semiconductor device and method for latching input signals | |
US4893278A (en) | Semiconductor memory device including precharge/equalization circuitry for the complementary data lines | |
US6366149B1 (en) | Delay circuit having variable slope control and threshold detect | |
JP2590122B2 (ja) | 半導体メモリ | |
KR20020029431A (ko) | 메모리 장치에서 신호 타이밍을 조정하는 방법 및 장치 | |
US6504789B2 (en) | Semiconductor memory device | |
JPH0896569A (ja) | 再書き込み可能なメモリに対する内部タイミング法およびその回路 | |
US5073872A (en) | Data output control circuit for semiconductor storage device | |
US5812492A (en) | Control signal generation circuit and semiconductor memory device that can correspond to high speed external clock signal | |
US5901110A (en) | Synchronous memory with dual sensing output path each of which is connected to latch circuit | |
JPH04358412A (ja) | パルス幅可変回路 | |
JP3867218B2 (ja) | 半導体メモリ素子の感知増幅器インエーブル信号発生回路 | |
EP0952549B1 (en) | Edge transition detection disable circuit to alter memory device operating characteristics | |
JPH06208793A (ja) | 半導体メモリ装置のデータ出力回路 | |
JPH08116249A (ja) | データ出力バッファ | |
JPH10255472A (ja) | 同期atd信号を発生する方法及び対応する回路 | |
US4825410A (en) | Sense amplifier control circuit | |
JP2888200B2 (ja) | 半導体装置 | |
US5978312A (en) | Method and apparatus for signal transition detection in integrated circuits | |
KR960011208B1 (ko) | 반도체 메모리 장치 | |
US6188616B1 (en) | Semiconductor memory device having a compensating write pulse width in response to power supply voltage | |
US5500614A (en) | Semiconductor memory device | |
JPH06132747A (ja) | 半導体装置 | |
JPH05314762A (ja) | 半導体装置 | |
US6246633B1 (en) | Semiconductor memory device permitting stabilized operation and high-speed access |