KR20020029431A - 메모리 장치에서 신호 타이밍을 조정하는 방법 및 장치 - Google Patents
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Abstract
Description
Claims (33)
- 클록 신호를 수신하고, 제어 신호를 생성하는 단계를 포함하는 내부 동작들을 실행하도록 적응되어 있는 집적 회로에서의 제어 신호 타이밍 회로에 있어서,상기 클록 신호를 수신하고, 그에 응답하여 상기 클록 신호의 주파수에 대응하는 값을 갖는 속도 신호를 생성하도록 동작가능한 클록 감지 회로와;상기 제어 신호 및 상기 속도 신호를 수신하도록 동작가능한 제어 신호 지연 회로로서, 속도 신호값에 대응하는 시간-지연값만큼 상기 제어 신호에 대해 시간-지연된 지연된 제어 신호를 응답하여 생성하는 상기 제어 신호 지연 회로를 포함하는 제어 신호 타이밍 회로.
- 제 1 항에 있어서,상기 클록 감지 회로는,복수의 직렬-접속된 시간-지연 회로들로서, 각각의 시간-지연 회로는 그 입력에서 신호를 수신하고 그 출력에서 대응하는 시간-지연된 신호를 생성하도록 동작가능하며, 상기 클록 신호는 상기 시간-지연 회로들 중 제 1 시간-지연 회로의 입력에서 수신되는, 상기 복수의 직렬-접속된 시간-지연 회로들과;복수의 래칭 회로들로서, 각각의 래칭 회로는 상기 시간 지연 회로들 각각에 결합되며 각각의 시간-지연된 신호의 값을 래치하도록 동작가능한, 상기 복수의 래칭 회로들을 포함하는, 제어 신호 타이밍 회로.
- 제 2 항에 있어서,상기 클록 신호는 상기 클록 신호의 제 1 엣지에 응답해서 상기 시간-지연 회로들 중 제1 시간-지연 회로에 입력되며, 상기 래칭 회로들 각각은 상기 클록 신호의 제2 엣지에 응답해서 각각의 시간-지연된 신호 값을 래치하는, 제어 신호 타이밍 회로.
- 제 2 항에 있어서,상기 속도 신호값은 래치된 시간-지연된 신호값들의 조합과 부합하는, 제어 신호 타이밍 회로.
- 제 2 항에 있어서,상기 속도 신호는 멀티-비트 디지털 신호이며, 각각의 비트는 상기 래치된 시간-지연된 신호값들의 각각의 하나에 대응하는 값을 갖는, 제어 신호 타이밍 회로.
- 제 1 항에 있어서,상기 제어 신호 지연 회로는,복수의 시간-지연 회로들로서, 각각의 시간-지연 회로는 그 입력에서 신호를 수신하고 그 출력에서 대응하는 시간-지연된 신호를 생성하도록 동작가능한, 상기복수의 시간-지연 회로들; 및상기 속도 신호를 수신하고 선택된 수의 시간-지연 회로들을 통해 상기 제어 신호를 보내도록 동작가능한 지연 선택 회로로서, 상기 선택된 수는 상기 속도 신호의 값에 대응하는, 상기 지연 선택 회로를 포함하는, 제어 신호 타이밍 회로.
- 제 6 항에 있어서,상기 속도 신호는 멀티-비트 디지털 신호인, 제어 신호 타이밍 회로.
- 외부 장치에 데이터를 전달하거나 외부 장치로부터 데이터를 전달받도록 동작가능한 메모리 장치로서, 데이터 전달 동작들의 타이밍을 제어하는 클록 신호를 수신하는 상기 메모리 장치에 있어서,데이터를 저장하도록 동작가능한 메모리 어레이;상기 외부 장치로부터 데이터를 수신하도록 동작가능한 데이터 입력 회로;상기 외부 장치에 데이터를 제공하도록 동작가능한 데이터 출력 회로;상기 메모리 어레이 및 상기 데이터 입력 및 출력 회로들과 결합되며, 상기 메모리 어레이에 저장하기 위해 상기 데이터 입력 회로에서 상기 메모리 어레이로 데이터를 전달하도록 동작가능하며, 또한 상기 메모리 어레이에 저장된 데이터를 상기 데이터 출력 회로에 전달하도록 동작가능한 어레이 액세스 회로;상기 어레이 액세스, 데이터 입력 및 데이터 출력 회로들의 동작을 제어하기 위해, 상기 어레이 액세스, 데이터 입력 및 데이터 출력 회로들의 대응하는 하나에각각 인가되는 복수의 제어 신호들을 생성하도록 동작가능한 메모리 제어 회로;상기 클록 신호를 수신하고 그에 응답하여 상기 클록 신호의 주파수에 대응하는 값을 갖는 속도 신호를 생성하는 클록 감지 회로와;상기 메모리 제어 회로와 상기 액세스 어레이, 데이터 입력 및 데이터 출력 회로들 중 하나와의 사이에 결합되는 제어 신호 지연 회로로서, 상기 속도 신호를 수신하고 그에 응답하여 상기 액세스 어레이, 데이터 입력 및 데이터 출력 회로들 중 하나에 인가되는 상기 제어 신호들 중 하나를 지연하도록 동작가능한 상기 제어 신호 지연 회로를 포함하는 메모리 장치.
- 제 8 항에 있어서,상기 어레이 액세스 회로는,어드레스를 수신하고 그에 응답하여 상기 메모리 어레이 내의 대응하는 위치에 대한 액세스를 개시하도록 동작가능한 어드레스 회로;상기 데이터 입력 회로로부터의 데이터를 상기 메모리 어레이 내의 상기 액세스된 위치로 전달하는 기록 회로와;상기 메모리 어레이 내의 상기 액세스된 위치에 저장된 데이터를 상기 데이터 출력 회로로 전달하는 판독 회로를 포함하는 메모리 장치.
- 제 8 항에 있어서,상기 클록 감지 회로는,복수의 직렬-접속된 시간-지연 회로들로서, 각각의 시간-지연 회로는 그 입력에서 신호를 수신하고 그 출력에서 대응하는 시간-지연된 신호를 생성하도록 동작가능하여 상기 클록 신호는 상기 클록 신호의 제 1 엣지에 응답해서 상기 시간-지연 회로들 중 제1 시간-지연 회로에 입력되는, 상기 복수의 직렬-접속된 시간-지연 회로들과;복수의 래칭 회로들로서, 각각의 래칭 회로는 상기 시간-지연 회로들의 각각의 회로에 결합되며 상기 클록 신호의 제 2 엣지에 응답해서 각각의 시간-지연된 신호의 값을 래치하도록 동작가능한, 상기 복수의 래칭 회로들을 포함하는 메모리 장치.
- 제 8 항에 있어서,상기 제어 신호 지연 회로는,복수의 시간-지연 회로들로서, 각각의 시간-지연 회로는 그 입력에서 신호를 수신하고 그 출력에서 대응하는 시간-지연된 신호를 생성하도록 동작가능한, 상기 복수의 시간-지연 회로들과;상기 속도 신호를 수신하고 선택된 수의 시간-지연 회로들을 통해 상기 제어 신호를 보내도록 동작가능한 지연 선택 회로로서, 상기 선택된 수는 상기 속도 신호의 값에 대응하는, 상기 지연 선택 회로를 포함하는 메모리 장치.
- 제 8 항에 있어서,상기 어레이 액세스, 데이터 입력 및 데이터 출력 회로들 중 하나는 상기 데이터 출력 회로이며, 상기 제어 신호들 중 하나는 데이터 출력 제어 신호인, 메모리 장치.
- 제 12 항에 있어서,상기 데이터 출력 제어 신호는 상기 메모리 어레이에 저장된 데이터를 상기 데이터 출력 회로로 클로킹하기 위한 데이터 클록 신호인, 메모리 장치.
- 제 12 항에 있어서,상기 데이터 출력 제어 신호는 출력 인에이블 신호이며, 상기 데이터 출력 회로는 그에 응답하여 낮은 임피던스 접속을 상기 외부 장치에 제공하는, 메모리 장치.
- 데이터 입력 장치;데이터 출력 장치; 및상기 데이터 입력 및 출력 장치들에 결합되고 클록 신호를 수신하는 메모리 장치를 포함하는 컴퓨터 시스템에 있어서,상기 메모리 장치는,데이터를 저장하도록 동작하는 메모리 어레이;상기 메모리 어레이에 대한 액세스를 제어하는 복수의 제어 신호들을 생성하도록 동작가능한 메모리 제어 회로와;상기 메모리 제어 회로와 결합되고 상기 클록 신호 및 상기 제어 신호들 중 하나를 수신하도록 동작가능한 제어 신호 타이밍 회로로서, 상기 클록 신호의 주파수에 대응하는 시간-지연량만큼 상기 제어 신호들 중 하나를 지연시키는 상기 제어 신호 타이밍 회로를 포함하는, 컴퓨터 시스템.
- 제 15 항에 있어서,상기 제어 신호 타이밍 회로는,상기 클록 신호를 수신하고 그에 응답하여 상기 클록 신호의 주파수에 대응하는 값을 갖는 속도 신호를 생성하도록 동작가능한 클록 감지 회로;복수의 시간-지연 회로들로서, 각각의 시간-지연 회로는 그 입력에서 신호를 수신하고 그 출력에서 대응하는 시간-지연된 신호를 생성하도록 동작가능한, 상기 복수의 시간-지연 회로들과;상기 속도 신호를 수신하고 그에 응답하여 선택된 수의 시간-지연 회로들을 통해 상기 제어 신호를 보내도록 동작가능한 지연 선택 회로로서, 상기 선택된 수는 상기 속도 신호의 값에 대응하는, 상기 지연 선택 회로를 포함하는 컴퓨터 시스템.
- 제 16 항에 있어서,상기 복수의 시간-지연 회로들은 제1 복수의 시간-지연 회로들이며, 상기 클록 감지 회로는,제2 복수의 시간-지연 회로들로서, 각각의 시간-지연 회로는 그 입력에서 신호를 수신하고 그 출력에서 대응하는 시간-지연된 신호를 생성하도록 동작가능하며, 상기 클록 신호는 상기 클록 신호의 제1 엣지에 응답해서 상기 제2 복수의 시간-지연 회로들 중 제1 시간-지연 회로에 입력되며, 이어서 상기 클록 신호는 상기 제2 복수의 시간-지연 회로들 중 일련의 다른 시간-지연 회로들을 통해 전파되는, 상기 복수의 제2 시간-지연 회로들과;복수의 래칭 회로들로서, 각각의 래칭 회로는 상기 제2 복수의 시간-지연 회로들 중 각각의 하나와 결합되고 이에 의해 생성된 각각의 시간-지연된 신호의 값을 상기 클록 신호의 제2 엣지에 응답해서 래치하도록 동작가능한, 상기 복수의 래칭 회로들을 포함하는, 컴퓨터 시스템.
- 제 15 항에 있어서,상기 컴퓨터 회로와 결합되는 데이터 저장 장치를 더 포함하는 컴퓨터 시스템.
- 클록 신호를 수신하고 그에 응답해서 상기 클록 신호의 주파수에 대응하는 값을 갖는 속도 신호를 생성하도록 동작가능한 클록 속도 감지 회로에 있어서,복수의 시간-지연 회로들로서, 각각의 시간-지연 회로는 그 입력에서 신호를 수신하고 그 출력에서 대응하는 시간-지연된 신호를 생성하도록 동작가능하며, 상기 클록 신호는 상기 시간-지연 회로들 중 제1 시간-지연 회로의 입력에서 수신되고 상기 시간-지연 회로들 중 다른 시간-지연 회로들을 통해 순차적으로 전파되는, 상기 복수의 시간-지연 회로들과;복수의 래칭 회로들로서, 각각의 래칭 회로는 상기 시간-지연 회로들 중 각각의 하나와 결합되고 각각의 시간-지연된 신호의 값을 래치하도록 동작가능한, 상기 복수의 래칭 회로들을 포함하는 클록 속도 감지 회로.
- 제 19 항에 있어서,상기 클록 신호는 상기 클록 신호의 제1 엣지에 응답해서 상기 시간-지연 회로들 중 제1 시간-지연 회로에 입력되고, 상기 래칭 회로들 각각은 상기 클록 신호의 제2 엣지에 응답해서 각각의 시간-지연된 신호값을 래치하는, 클록 속도 감지 회로.
- 제 19 항에 있어서,상기 속도 신호값은 래치된 시간-지연된 신호값들의 조합과 부합하는, 클록 속도 감지 회로.
- 제 19 항에 있어서,상기 속도 신호는 래치된 시간-지연된 신호값들의 조합과 부합하는 값을 갖는 멀티-비트 디지털 신호인, 클록 속도 감지 회로.
- 클록 신호를 수신하고 제어 신호를 생성하는 단계를 포함하는 내부 동작들을 실행하도록 적응되어 있는 집적 회로에서의 제어 신호 지연 회로에 있어서,복수의 시간-지연 회로들로서, 각각의 시간-지연 회로는 그 입력에서 신호를 수신하고 그 출력에서 대응하는 시간-지연된 신호를 생성하도록 동작가능한, 상기 복수의 시간-지연 회로들과;선택된 수의 시간-지연 회로들을 통해 상기 제어 신호를 보내도록 동작가능한 지연 선택 회로로서, 상기 선택된 수는 클록 신호의 주파수에 대응하는, 상기 시간-지연 회로들을 포함하는 제어 신호 지연 회로.
- 제 23 항에 있어서,상기 지연 선택 회로는 상기 클록 신호의 주파수에 대응하는 값을 갖는 클록 속도 신호를 수신하고, 상기 지연 선택 회로는 그에 응답하여 상기 제어 신호가 보내지는 상기 시간-지연 회로들을 선택하는, 제어 신호 지연 회로.
- 제 24 항에 있어서,상기 속도 신호는 멀티-비트 디지털 신호인, 제어 신호 지연 회로.
- 클록 신호를 수신하고 제어 신호를 생성하는 단계를 포함하는 내부 동작들을 실행하도록 적응되어 있는 집적 회로에서의 상기 제어 신호의 타이밍을 제어하는방법에 있어서,상기 클록 신호의 주파수를 감지하는 단계;상기 제어 신호를 수신하는 단계와;상기 클록 신호의 상기 감지된 주파수에 대응하는 양만큼 상기 제어 신호를 지연시키는 단계를 포함하는, 제어 신호 타이밍 제어 방법.
- 제 26 항에 있어서,상기 클록 신호의 주파수를 감지하는 단계는 상기 클록 신호의 주파수에 대응하는 값을 갖는 속도 신호를 생성하는 단계를 포함하며, 상기 제어 신호를 지연시키는 단계는 상기 속도 신호값과 부합하는 시간 지연을 선택하는 단계를 포함하는, 제어 신호 타이밍 제어 방법.
- 제 26 항에 있어서,상기 제어 신호를 지연시키는 단계는,시간-지연 회로들의 수를 선택하는 단계로서, 상기 수는 상기 클록 신호의 주파수에 대응하는, 상기 시간-지연 회로들의 수를 선택하는 단계와;상기 선택된 수의 시간-지연 회로들을 통해 상기 제어 신호를 전파시키는 단계를 포함하는, 제어 신호 타이밍 제어 방법.
- 제 26 항에 있어서,상기 클록 신호의 주파수를 감지하는 단계는,일련의 시간-지연 회로들을 통해 상기 클록 신호를 전파시키는 단계와;상기 클록 신호가 소정의 시간 구간에서 전파된 상기 시간-지연 회로들의 수를 결정하는 단계를 포함하는, 제어 신호 타이밍 제어 방법.
- 제 29 항에 있어서,상기 클록 신호의 주파수를 감지하는 단계는, 상기 클록 신호가 전파된 상기 시간-지연 회로들의 수에 대응하는 값을 갖는 속도 신호를 생성하는 단계를 더 포함하며, 상기 제어 신호를 지연시키는 단계는 상기 속도 신호값과 부합하는 시간 지연을 선택하는 단계를 포함하는, 제어 신호 타이밍 제어 방법.
- 클록 신호의 주파수를 감지하는 방법에 있어서,상기 클록 신호의 주기를 복수의 시간 구간들과 비교하는 단계;상기 클록 신호의 주기가 초과하는 상기 시간 구간들 각각에 대해, 복수의 구간 표시 신호들 중 각각의 하나는 구간을 생성하는 단계와;구간 표시 신호들의 조합과 부합하는 값을 갖는 클록 속도 신호를 생성하는 단계를 포함하는 클록 신호의 주파수 감지 방법.
- 제 31 항에 있어서,상기 클록 신호의 주기를 복수의 시간 구간들과 비교하는 단계는,일련의 시간-지연 회로들을 통해 상기 클록 신호를 전파시키는 단계와;상기 클록 신호가 소정의 시간 구간에서 전파된 시간-지연 회로들의 수를 결정하는 단계를 포함하는, 클록 신호의 주파수 감지 방법.
- 제 31 항에 있어서,상기 클록 속도 신호를 생성하는 단계는 멀티-비트 신호를 생성하는 단계를 포함하며, 각각의 비트는 상기 구간 표시 신호 값들 중 각각의 하나와 부합하는 값을 갖는, 클록 신호 주파수 감지 방법.
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