CN116580743B - 一种内存读采样电路及其延时调节方法及读采样装置 - Google Patents

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Abstract

本申请公开了一种内存读采样电路及其延时调节方法及读采样装置，其中电路包括以下FLASH模块、延时调节模块以及异步FIFO模块；所述FLASH模块与所述延时调节模块连接；所述异步FIFO模块与所述延时调节模块连接；所述延时调节模块的数量与所述FLASH模块和所述异步FIFO模块之间的传输信号的数量总和相等。该电路可以提高内存读采样的采样成功率，提高产品的读写效率。本申请可广泛应用于数字电路设计技术领域内。

Description

一种内存读采样电路及其延时调节方法及读采样装置
技术领域
本申请涉及数字电路设计技术领域，尤其是一种内存读采样电路及其延时调节方法及读采样装置。
背景技术
随着技术的发展，NAND Flash接口速度越来越快，最大传输速度可达到1.2GHz，2.4GB/s，导致有效采样窗口越来越小。相关技术中，在FLash与FIFO的数据传输过程中，信号DQS与信号DQ之间，每个DQ信号之间因为传输路径延时不一致，导致NAND Flash读采样更加困难。因此，亟需一种新的内存读采样电路及其延时调节方法。
FIFO(First In First Out)＝先进先出的数据缓存器；
DQ＝数据总线
DQS＝Data Strobe Signal，数据选通信号
发明内容
本申请的目的在于至少一定程度上解决现有技术中存在的技术问题之一。
为此，本申请实施例的一个目的在于提供一种内存读采样电路及其延时调节方法及读采样装置，该电路可以提高内存读采样的采样成功率，提高产品的读写效率。
为了达到上述技术目的，本申请实施例所采取的技术方案包括：一种内存读采样电路，包括FLASH模块、延时调节模块以及异步FIFO模块；所述FLASH模块与所述延时调节模块连接；所述异步FIFO模块与所述延时调节模块连接；所述延时调节模块的数量与所述FLASH模块和所述异步FIFO模块之间的传输信号的数量总和相等。
另外，根据本发明中上述实施例的一种内存读采样电路，还可以有以下附加的技术特征：
进一步地，本申请实施例中，所述内存读采样电路还包括内部电路；所述内部电路与所述异步FIFO模块连接；所述内部电路用于读出所述异步FIFO模块的存储数据。
进一步地，本申请实施例中，所述FLASH模块和所述异步FIFO模块之间的传输信号包括DQ信号以及DQS信号。
进一步地，本申请实施例中，所述DQ信号的数量为8个；所述DQS信号的数量为1个。
进一步地，本申请实施例中，所述延时调节模块包括延时单元以及多路选择器模块，所述延时单元与所述多路选择器模块连接。
进一步地，本申请实施例中，所述内部电路包括内部时钟域；所述异步FIFO模块用于将传输信号的数据传输至所述内部电路的内部时钟域。
另一方面，本申请实施例还提供一种内存读采样延时调节方法，用于对上述实施例任一项所述的内存读采样电路进行延时调节，包括：获取FLASH模块与异步FIFO模块之间所有传输信号的信号延时；调整所述所有传输信号的信号延时，使所述FLSH模块和所述异步FIFO模块之间所有DQ的信号延时相等,以及使DQ的信号与DQS信号之间的延时时间差为预设阈值。
进一步地，本申请实施例中，所述调整所述所有传输信号的信号延时，使所述FLASH模块和所述异步FIFO模块之间所有传输信号的信号延时相等，这一步骤包括：从FLASH模块和异步FIFO模块之间的所有DQ信号中确定所述信号延时最大的基准信号；将FLASH模块和异步FIFO模块之间的所有DQ的信号延时调整为所述基准信号的延时，以及将DQ的信号与DQS信号之间的延时时间差调整为预设阈值。
进一步地，本申请实施例中，所述DQ的信号与DQS信号之间的延时时间差为DQ的信号中任意一个高电平的持续时间的二分之一。
另一方面，本申请还提供一种内存读采样装置，包括上述实施例任一项所述的内存读采样电路。
本申请的优点和有益效果将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本申请的实践了解到：
本申请可以在Flash模块与异步FIFO模块之间增加数量与FLASH模块和异步FIFO模块之间传输信号的数量之和相等的延时调节模块，通过延时调节模块使DQ信号的延时得到一致，而且使DQ的信号与DQS信号之间的延时时间差为预设阈值。本申请可以提高内存读采样的采样成功率，提高产品的读写效率。
附图说明
图1为本发明中一种具体实施例中一种内存读采样电路的结构示意图；
图2为本发明中一种具体实施例中一种内存读采样延时调节方法的步骤示意图；
图3为本发明中一种具体实施例中另一种内存读采样电路的结构示意图；
图4为本发明中一种具体实施例中延时调节前后的时序对比图；
图5为本发明中一种具体实施例中延时调节模块的结构示意图。
具体实施方式
下面结合附图详细描述本发明的实施例对本发明实施例中的一种内存读采样电路及其延时调节方法及读采样装置的原理和过程作以下说明。
参照图1，本发明一种内存读采样电路，可以包括FLASH模块1、延时调节模块2以及异步FIFO模块3；其中FLASH模块1可以与延时调节模块2连接；异步FIFO模块3可以与延时调节模块1连接；延时调节模块2的数量与FLASH模块1和异步FIFO模块3之间的传输信号的数量总和相等。当FLASH模块1和异步FIFO模块3之间的传输信号的数量为3个，延时调节模块的数量可以是3个，以确保每个传输信号的延时均可以被延时调节模块调节。
进一步地，在本申请的一些实施例中，内存读采样电路还包括内部电路；内部电路可以与异步FIFO模块连接；内部电路可以用于读出异步FIFO模块的存储数据，并传输到后续的电路模块。
进一步地，在本申请的一些实施例中，FLASH模块和异步FIFO模块之间的传输信号可以包括DQ信号以及DQS信号其中，DQ信号的数量可以是一个或者多个；两种不同的信号的时延不同，延时调节模块可以进行相应的调整；
进一步地，在本申请的一些实施例中，DQ信号的数量为8个；DQS信号的数量为1个。
进一步地，本申请的一些实施例中，所述延时调节模块包括延时单元以及多路选择器模块，所述延时单元与所述多路选择器模块连接。参照图5，在图5中，8个延时单元均与多路选择器模块连接，其中延时单元的数量可以根据信号的多少进行调节，而且在实际应用中，实际延时单元的个数根据需求决定，个数越多，调整精度越高。
进一步地，在本申请的一些实施例中，内部电路可以包括内部时钟域；异步FIFO模块可以用于将传输信号的数据传输至所述内部电路的内部时钟域。
此外、参照图2，本申请的实施例中还提供一种内存读采样延时调节方法，用于对上述任一项实施例所述的内存读采样电路进行延时调节，可以包括：
S1、获取FLASH模块与异步FIFO模块之间所有传输信号的信号延时；
在本步骤中，延时调节模块自身通过传输信号的特定数据格式，得到DQ线以及DQS线中每一条信号传输线的信号延时。也可以通过外接的外部数据处理模块通过与FLASH模块的交互获得FLASH模块与异步FIFO模块之间所有传输信号的信号延时。
S2、调整所述所有传输信号的信号延时，使所述FLSH模块和所述异步FIFO模块之间所有DQ的信号延时相等,以及使DQ的信号与DQS信号之间的延时时间差为预设阈值；
在本步骤中，可以通过延时调节模块调整所有传输信号的信号延时，使FLASH模块和异步FIFO模块之间所有DQ信号的信号延时相等，也就是FLASH模块和异步FIFO模块中任意两条DQ线之间的延时相等，而对于DQS信号，可以通过延时调节模块调整DQS信号，使DQS与DQ信号之间的延时的时间差为预设的阈值，该阈值可以根据实际情况进行调整，通过预设的阈值可以使DQS位于DQ有效采样窗口的特定位置，可以使采样时利用DQS对DQ采样正确。
进一步地，在本申请的一些实施例中，调整所述所有传输信号的信号延时，使所述FLASH模块和所述异步FIFO模块之间所有传输信号的信号延时相等这一步骤可以包括：
S21、从FLASH模块和异步FIFO模块之间的所有传输信号中确定所述信号延时最大的基准信号；
S22、将FLASH模块和异步FIFO模块之间的所有传输信号的信号延时调整为所述基准信号的延时。
在本实施例中，可以从FLASH模块和异步FIFO模块之间的所有DQ信号中确定其中信号延时最大的基准信号，然后将FLASH模块和异步FIFO模块之间的所有DQ信号的信号延时调整为与基准信号的延时相等的延时，然后调整DQS信号延时，使DQ的信号与DQS信号之间的延时时间差为预设阈值，具体的，当确定所有DQ线中任意一个DQ信号的延时为最大，以其作为基准信号，通过延时调节模块增大其他DQ信号的延时，使其他DQ线的信号的延时与基准信号的延时相等，然后通过调整DQS信号的延时，使DQ的信号与DQS信号之间的延时时间差为预设阈值。
进一步地，在本申请的一些实施例中，DQ的信号与DQS信号之间的延时时间差为DQ的信号中任意一个高电平的持续时间的二分之一。在本实施例中，预设的阈值可以是DQ信号中任意一个高电平的持续时间的一半，该时间差的延时可以使采样时通过DQS对DQ采样的过程保持采样的正确性。具体地，参照图4，在图4中，进行延时调节前，DQS和各个DQ的延时各不相同，导致各个DQ之间高电平难以对准，而DQS与DQ之间的时间差则无法达到任意一个高电平的持续时间的二分之一，造成采样过程的错误采样。通过延时调节后，DQS与DQ之间的时间差达到任意一个高电平的持续时间的二分之一，使采样过程保持正确采样，提高采样的准确率。
下面结合具体实施例说明本申请的内存读采样延时调节方法。
在本实施例中，延时调节模块的数量为9个，其中一个是用于调节DQS信号的传输延时、另外8个是用于调节DQ信号的的传输延时，本实施例的内存为NAND FLash内存。
参照图3，首先FLASH模块通过DQS信号以及8个DQ信号向异步FIFO模块传输数据，8个DQ信号分别是DQ[0]-DQ[7]。
然后，延时调节模块通过信号传输的特定的数据格式，得到所有DQ信号以及DQS信号的延时。在所有DQ信号中找出延时最大的其中一条线路，以其为基准信号，通过内部延时单元以及片选模块将其他的信号以基准信号为目标进行对齐，最终可以得到所有DQ信号之间延时一致，然后以延时最大的基准信号为基准，调整DQS的延时，使DQS信号满足对DQ采样要求的延时，也就是相比任意一个DQ信号延后了DQ信号中高电平延续时间的二分之一的时间，最终保证内存芯片的采样正确。完成读采样后，异步FIFO将通过DQ信号的采样数据同步到内部电路的内部时钟域。在采样后因为没有冗余的DQS，所以不用判读写FULL，只要有DQS信号就往FIFO中写数据，为了避免FIF0被写满，内部电路只要判断FIFO为非空，就立即将FIF0内的数据读出。而且，为了避免接收到无效的数据，内部电路会生成一个有效数据标志位，只有当该标志位为高时，内部电路才将接收到的DQ数据传输到后续模块。
与图1的电路相对应，本申请实施例还提供了一种内存读采样装置，可以包括上述实施例任一项所述的内存读采样电路。
上述电路实施例中的内容均适用于本装置实施例中，本装置实施例所具体实现的功能与上述电路实施例相同，并且达到的有益效果与上述电路实施例所达到的有益效果也相同。
在一些可选择的实施例中，在方框图中提到的功能/操作可以不按照操作示图提到的顺序发生。例如，取决于所涉及的功能/操作，连续示出的两个方框实际上可以被大体上同时地执行或所述方框有时能以相反顺序被执行。此外，在本申请的流程图中所呈现和描述的实施例以示例的方式被提供，目的在于提供对技术更全面的理解。所公开的方法不限于本文所呈现的操作和逻辑流程。可选择的实施例是可预期的，其中各种操作的顺序被改变以及其中被描述为较大操作的一部分的子操作被独立地执行。
此外，虽然在功能性模块的背景下描述了本申请，但应当理解的是，除非另有相反说明，功能和/或特征中的一个或多个可以被集成在单个物理装置和/或软件模块中，或者一个或多个功能和/或特征可以在单独的物理装置或软件模块中被实现。还可以理解的是，有关每个模块的实际实现的详细讨论对于理解本申请是不必要的。更确切地说，考虑到在本文中公开的装置中各种功能模块的属性、功能和内部关系的情况下，在工程师的常规技术内将会了解该模块的实际实现。因此，本领域技术人员运用普通技术就能够在无需过度试验的情况下实现在权利要求书中所阐明的本申请。还可以理解的是，所公开的特定概念仅仅是说明性的，并不意在限制本申请的范围，本申请的范围由所附权利要求书及其等同方案的全部范围来决定。
在流程图中表示或在此以其他方式描述的逻辑和/或步骤，例如，可以被认为是用于实现逻辑功能的可执行程序的定序列表，可以具体实现在任何计算机可读介质中，以供程序执行系统、装置或设备(如基于计算机的系统、包括处理器的系统或其他可以从程序执行系统、装置或设备取程序并执行程序的系统)使用，或结合这些程序执行系统、装置或设备而使用。就本说明书而言，“计算机可读介质”可以是任何可以包含、存储、通信、传播或传输程序以供程序执行系统、装置或设备或结合这些程序执行系统、装置或设备而使用的装置。
应当理解，本申请的各部分可以用硬件、软件、固件或它们的组合来实现。在上述实施方式中，多个步骤或方法可以用存储在存储器中且由合适的程序执行系统执行的软件或固件来实现。例如，如果用硬件来实现，和在另一实施方式中一样，可用本领域公知的下列技术中的任一项或他们的组合来实现：具有用于对数据信号实现逻辑功能的逻辑门电路的离散逻辑电路，具有合适的组合逻辑门电路的专用集成电路，可编程门阵列(PGA)，现场可编程门阵列(FPGA)等。
在本说明书的上述描述中，参考术语“一个实施方式/实施例”、“另一实施方式/实施例”或“某些实施方式/实施例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施方式或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
尽管已经示出和描述了本申请的实施方式，本领域的普通技术人员可以理解：在不脱离本申请的原理和宗旨的情况下可以对这些实施方式进行多种变化、修改、替换和变型，本申请的范围由权利要求及其等同物限定。
以上是对本申请的较佳实施进行了具体说明，但本申请并不限于所述实施例，熟悉本领域的技术人员在不违背本申请精神的前提下还可做作出种种的等同变形或替换，这些等同的变形或替换均包含在本申请权利要求所限定的范围内。

Claims (9)

1.一种内存读采样电路，其特征在于，包括
FLASH模块、延时调节模块以及异步FIFO模块；
所述FLASH模块与所述延时调节模块连接；所述异步FIFO模块与所述延时调节模块连接；
所述延时调节模块的数量与所述FLASH模块和所述异步FIFO模块之间的传输信号的数量总和相等；所述延时调节模块用于从FLASH模块和异步FIFO模块之间的所有DQ信号中确定所述信号延时最大的基准信号并将FLASH模块和异步FIFO模块之间的所有DQ的信号延时调整为所述基准信号的延时，以及将DQ的信号与DQS信号之间的延时时间差调整为预设阈值。
2.根据权利要求1所述一种内存读采样电路，其特征在于，所述内存读采样电路还包括内部电路；所述内部电路与所述异步FIFO模块连接；所述内部电路用于读出所述异步FIFO模块的存储数据。
3.根据权利要求1所述一种内存读采样电路，其特征在于，所述FLASH模块和所述异步FIFO模块之间的传输信号包括DQ信号以及DQS信号。
4.根据权利要求3所述一种内存读采样电路，其特征在于，所述DQ信号的数量为8个；所述DQS信号的数量为1个。
5.根据权利要求3所述一种内存读采样电路，其特征在于，所述延时调节模块包括延时单元以及多路选择器模块，所述延时单元与所述多路选择器模块连接。
6.根据权利要求2所述一种内存读采样电路，其特征在于，所述内部电路包括内部时钟域；所述异步FIFO模块用于将传输信号的数据传输至所述内部电路的内部时钟域。
7.一种内存读采样延时调节方法，其特征在于，用于对上述权利要求1-6任一项所述的内存读采样电路进行延时调节，包括：
获取FLASH模块与异步FIFO模块之间所有传输信号的信号延时；
调整所述所有传输信号的信号延时，使所述FLASH模块和所述异步FIFO模块之间所有DQ的信号延时相等,以及使DQ的信号与DQS信号之间的延时时间差为预设阈值；其中所述调整所述所有传输信号的信号延时，使所述FLASH模块和所述异步FIFO模块之间所有传输信号的信号延时相等，这一步骤包括：
从FLASH模块和异步FIFO模块之间的所有DQ信号中确定所述信号延时最大的基准信号；
将FLASH模块和异步FIFO模块之间的所有DQ的信号延时调整为所述基准信号的延时，以及将DQ的信号与DQS信号之间的延时时间差调整为预设阈值。
8.根据权利要求7所述一种内存读采样延时调节方法，其特征在于，所述DQ的信号与DQS信号之间的延时时间差为DQ的信号中任意一个高电平的持续时间的二分之一。
9.一种内存读采样装置，其特征在于，包括上述权利要求1-6任一项所述的内存读采样电路。
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