CN105159853A - 基于fpga的dfi标准ddr3控制器 - Google Patents

基于fpga的dfi标准ddr3控制器 Download PDF

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Abstract

一种基于FPGA的DFI标准DDR3控制器，其包括依次电连接的AXI接口模块、AXI控制器、周期性读取模块、协议控制器以及信号接口模块；AXI接口模块用于接收FPGA发送的用户逻辑，并将用户逻辑发送给AXI控制器；还用于接收AXI控制器转发的DDR3的内存数据，并将内存数据发送转发给FPGA；AXI控制器用于用户逻辑转化为AXI协议形式的数据，并将AXI协议形式的数据发送给周期性读取模块；还用于接收周期性读取模块发送的DDR3的内存数据，将DDR3的内存数据发送给AXI接口模块；周期性读取模块用于为DDR3物理层的动态校准提供周期性的数据选通数据DQS，还用于周期性地将AXI形式数据发送给协议控制器，周期性地将DDR3的内存数据发送给AXI控制器。

Description

基于FPGA的DFI标准DDR3控制器
技术领域
本发明涉及芯片设计技术领域，特别涉及一种基于FPGA的DFI标准DDR3控制器。
背景技术
随着半导体技术的发展，存储器技术也得到飞速发展，其中DDR3内存颗粒以其大容量、高速、运行稳定等优点成为目前存储器的主流。DDR3内存颗粒增加了许多新的技术。例如：引入飞跃(FLY_BY)的拓扑结构，提高信号的完整性；提供写入均衡(WriteLeveling)和读取均衡(ReadLeveling)机制，用以补偿FLY_BY结构带来的数据、时钟信号和选通信号之间的偏斜；增加ZQ校准引脚校准片内终结电阻(ODT)和输出驱动器。
DDR3控制器主要完成对DDR3内存颗粒的数据读写，包括DDR3控制器和DDR3物理层(PHY)两部分。DDR3控制器接收来自AXI总线发来的访存请求，将指令、地址和数据通过本地应用接口(NIF)发送到协议控制器，协议控制器根据DFI协议将其传输到物理层。物理层接收DDR3控制器发来的数据和其他信号，并根据DDR3内存颗粒的时序要求，将数据写入DDR3内存颗粒。同时DDR3物理层将读到的DDR3内存颗粒数据按照DFI协议要求传到DDR3控制器中，DDR3控制器将其进行处理后传到AXI总线。
芯片设计中通常使用FPGA来验证ASIC原型系统的功能和性能，Xilinx公司的Virtex-7系列现场可编程门阵列(FPGA)验证平台可以做2000万门ASIC的原型验证，但是其DDR3PHY与控制器之间的接口并没有采用DFI标准，而现有的ASIC实现的DDR3控制器通常采用DFI标准，为了在Virtex-7系列FPGA平台上验证ASIC原型系统，需要一种能在XilinxVirtex-7系列FPGA上实现DFI(DDR物理层接口)标准的DDR3控制器。
发明内容
有鉴于此，本发明提供一种基于FPGA的DFI标准DDR3控制器。
一种基于FPGA的DFI标准DDR3控制器，其包括AXI接口模块、AXI控制器、周期性读取模块、协议控制器以及信号接口模块：
AXI接口模块、AXI控制器、周期性读取模块、协议控制器以及信号接口模块依次电连接；
AXI接口模块用于接收FPGA发送的用户逻辑，并将用户逻辑发送给AXI控制器；还用于接收AXI控制器转发的DDR3的内存数据，并将内存数据发送转发给FPGA；
AXI控制器用于用户逻辑转化为AXI协议形式的数据，并将AXI协议形式的数据发送给周期性读取模块；还用于接收周期性读取模块发送的DDR3的内存数据，将DDR3的内存数据发送给AXI接口模块；
周期性读取模块用于为DDR3物理层的动态校准提供周期性的数据选通数据DQS，还用于周期性地将AXI形式数据发送给协议控制器，周期性地将DDR3的内存数据发送给AXI控制器；
协议控制器用于将AXI协议形式的数据转化为DFI协议形式的数据，并将DFI协议形式的数据转发给信号接口模块；还用于接收信号接口模块发送的DDR3的内存数据，并将DDR3的内存数据发送给周期性读取模块；
信号接口模块用于将从协议控制器处接收的DFI协议形式的数据转发给DDR3物理层，还用于将从DDR3物理层处接收的内存数据转发给协议控制器。
在本发明所述的基于FPGA的DFI标准DDR3控制器中，所述信号接口模块用于：
向DDR3物理层发送如下信号：
DFI写数据使能信号dfi_wrdata_en；
DFI写数据信号dfi_wrdata；
DDR命令发送的时隙信号mc_cas_slot；
DDR3控制器的命令信号mc_cmd；
DDR3控制器的数据偏移信号mc_data_offset；
DDR3的物理层刷新和短校准期间使能温度检测采样信号tempmon_sample_en。
在本发明所述的基于FPGA的DFI标准DDR3控制器中，所述信号接口模块用于：
还用于接收DDR3物理层发送的如下信号：
校准读数据偏移值信号calib_rd_data_offset；
控制队列满信号phy_mc_ctrl_full；
命令队列满信号phy_mc_cmd_full；
数据队列满信号phy_mc_data_full。
在本发明所述的基于FPGA的DFI标准DDR3控制器中，
周期性读取模块用于当周期性读取的时刻到达时，如果周期性读取模块没有在初始化校准阶段，并且读请求队列为空时，跳转到等待当前读写请求完成的状态，否则周期性读取模块仍为空闲状态；如果当前读写请求完成，则发起读请求命令，并将周期性读取模块置为忙状态，以阻止AXI控制器继续发送数据；当读请求写入读请求队列后，将周期性读取模块恢复空闲状态。
本发明提供的基于FPGA的DFI标准DDR3控制器，通过在AXI控制器和协议控制器之间增加周期性读取模块，为Virtex-7系列DDR3物理层提供周期性的数据选通(DQS)信号，辅助其完成动态校准。通过信号接口模块来和协议控制器交互。可以保证周期性的DQS信号的产生，同时不会打乱正常数据的传输。本发明解决了在Virtex-7系列FPGA平台上验证DFI标准DDR3的专用集成电路(ASIC)原型系统，减小了流片的风险。
附图说明
图1为本发明实施例的基于FPGA的DFI标准DDR3控制器结构框图。
具体实施方式
如图1所示，一种基于FPGA的DFI标准DDR3控制器，其包括AXI接口模块1、AXI控制器2、周期性读取模块3、协议控制器4以及信号接口模块6：
AXI接口模块1、AXI控制器2、周期性读取模块3、协议控制器4以及信号接口模块6依次电连接。AXI控制器2即为高性能总线协议(AdvancedeXtensibleInterface,AXI)控制器。可选地，周期性读取模块3、协议控制器4之间通过NIF接口模块电连接。
AXI接口模块1用于接收FPGA发送的用户逻辑，并将用户逻辑发送给AXI控制器2；还用于接收AXI控制器2转发的DDR3的内存数据，并将内存数据发送转发给FPGA。
AXI控制器2用于用户逻辑转化为AXI协议形式的数据，并将AXI协议形式的数据发送给周期性读取模块3；还用于接收周期性读取模块3发送的DDR3的内存数据，将DDR3的内存数据发送给AXI接口模块1。
周期性读取模块3用于为DDR3物理层的动态校准提供周期性的数据选通数据DQS，还用于周期性地将AXI形式数据发送给协议控制器4，周期性地将DDR3的内存数据发送给AXI控制器2。
协议控制器4用于将AXI协议形式的数据转化为DFI协议形式的数据，并将DFI协议形式的数据转发给信号接口模块6；还用于接收信号接口模块6发送的DDR3的内存数据，并将DDR3的内存数据发送给周期性读取模块3。
信号接口模块6用于将从协议控制器4处接收的DFI协议形式的数据转发给DDR3物理层，还用于将从DDR3物理层处接收的内存数据转发给协议控制器4。
可选地，在本发明实施例所述的基于FPGA的DFI标准DDR3控制器中，所述信号接口模块6用于：
向DDR3物理层发送如下信号：
DFI写数据使能信号dfi_wrdata_en；
DFI写数据信号dfi_wrdata；
DDR命令发送的时隙信号mc_cas_slot；
DDR3控制器的命令信号mc_cmd；
DDR3控制器的数据偏移信号mc_data_offset；
DDR3的物理层刷新和短校准期间使能温度检测采样信号tempmon_sample_en。
可选地，在本发明实施例所述的基于FPGA的DFI标准DDR3控制器中，所述信号接口模块6用于：
还用于接收DDR3物理层发送的如下信号：
校准读数据偏移值信号calib_rd_data_offset；
控制队列满信号phy_mc_ctrl_full；
命令队列满信号phy_mc_cmd_full；
数据队列满信号phy_mc_data_full。
可选地，在本发明实施例所述的基于FPGA的DFI标准DDR3控制器中，
周期性读取模块3用于当周期性读取的时刻到达时，如果周期性读取模块3没有在初始化校准阶段，并且读请求队列为空时，跳转到等待当前读写请求完成的状态，否则周期性读取模块3仍为空闲状态；如果当前读写请求完成，则发起读请求命令，并将周期性读取模块3置为忙状态，以阻止AXI控制器2继续发送数据；当读请求写入读请求队列后，将周期性读取模块3恢复空闲状态。
本发明实施例的原理如下：
(1)根据CAS的写入延迟(CWL)的值来，修改DDR命令发送的时隙(SLOT)，保证只在固定SLOT发送DDR命令。比如在1:2模式下，如果CWL为偶数时，DDR命令在SLOT#0发送，同时将mc_cas_slot信号置为0；如果CWL为奇数时，DDR命令在SLOT#1发送，同时将mc_cas_slot信号置为1。
(2)根据DDR命令的类型给出mc_cmd信号，写数据命令时，mc_cmd＝1；
读数据命令时，mc_cmd＝3；非数据命令时，mc_cmd＝4。
(3)根据CWL和读到的calib_rd_data_offset信号修改mc_data_offset信号。当采用1:2的模式，DDR命令为写数据时，mc_data_offset＝CWL–2+SLOT；当DDR命令为读数据时，mc_data_offset＝calib_rd_data_offset+SLOT。
(4)通过修改DDR3控制器的寄存器，使其AL＝0，同时修改dfi_wrdata_en信号的时序，使其与dfi_wrdata对齐。
(5)通过DDR3PHY返回的队列满标志：phy_mc_ctl_full，phy_mc_cmd_full和phy_mc_data_full信号，控制DDR3控制器内部的流控模块，保证DDR3PHY中的FIFO不出现溢出。
(6)在DDR3的物理层刷新和短校准期间开启tempmon_sample_en使能信号，直到命令结束，用以监控温度的变化。
(7)周期性读取模块3，为DDR3PHY提供周期性的DQS。将周期性读信号放入读请求队列中并做好标志，DDR3PHY中完成内部延迟锁相环(DLL)频率和DQS的位置校准，周期性读取模块3根据读请求队列中的标志状态将读到的数据传给AXI控制器2。可选地，周期性读取模块3包括读请求队列31、写请求队列32、周期性读状态机33。
DDR3控制器的周期性读取方法包括：根据周期性读取时刻、初始化校准阶段和读请求队列改变状态机状态；发起周期性读请求命令，并将周期性读取模块3置为忙状态，以阻止高性能总线协议(AdvancedeXtensibleInterface,AXI)控制器继续发送数据；当周期性读请求写入读请求队列后，恢复正常状态。
结合本文中所公开的实施例描述的方法或算法的步骤可以直接用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机储存器、内存、只读存储器、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其他形式的存储介质中。
可以理解的是，对于本领域的普通技术人员来说，可以根据本发明的技术构思做出其它各种相应的改变与变形，而所有这些改变与变形都应属于本发明权利要求的保护范围。

Claims (4)

1.一种基于FPGA的DFI标准DDR3控制器，其特征在于，其包括AXI接口模块、AXI控制器、周期性读取模块、协议控制器以及信号接口模块：
AXI接口模块、AXI控制器、周期性读取模块、协议控制器以及信号接口模块依次电连接；
AXI接口模块用于接收FPGA发送的用户逻辑，并将用户逻辑发送给AXI控制器；还用于接收AXI控制器转发的DDR3的内存数据，并将内存数据发送转发给FPGA；
AXI控制器用于用户逻辑转化为AXI协议形式的数据，并将AXI协议形式的数据发送给周期性读取模块；还用于接收周期性读取模块发送的DDR3的内存数据，将DDR3的内存数据发送给AXI接口模块；
周期性读取模块用于为DDR3物理层的动态校准提供周期性的数据选通数据DQS，还用于周期性地将AXI形式数据发送给协议控制器，周期性地将DDR3的内存数据发送给AXI控制器；
协议控制器用于将AXI协议形式的数据转化为DFI协议形式的数据，并将DFI协议形式的数据转发给信号接口模块；还用于接收信号接口模块发送的DDR3的内存数据，并将DDR3的内存数据发送给周期性读取模块；
信号接口模块用于将从协议控制器处接收的DFI协议形式的数据转发给DDR3物理层，还用于将从DDR3物理层处接收的内存数据转发给协议控制器。
2.如权利要求1所述的基于FPGA的DFI标准DDR3控制器，其特征在于，所述信号接口模块用于：
向DDR3物理层发送如下信号：
DFI写数据使能信号dfi_wrdata_en；
DFI写数据信号dfi_wrdata；
DDR命令发送的时隙信号mc_cas_slot；
DDR3控制器的命令信号mc_cmd；
DDR3控制器的数据偏移信号mc_data_offset；
DDR3的物理层刷新和短校准期间使能温度检测采样信号tempmon_sample_en。
3.如权利要求2所述的基于FPGA的DFI标准DDR3控制器，其特征在于，所述信号接口模块用于：
还用于接收DDR3物理层发送的如下信号：
校准读数据偏移值信号calib_rd_data_offset；
控制队列满信号phy_mc_ctrl_full；
命令队列满信号phy_mc_cmd_full；
数据队列满信号phy_mc_data_full。
4.如权利要求3所述的基于FPGA的DFI标准DDR3控制器，其特征在于，
周期性读取模块用于当周期性读取的时刻到达时，如果周期性读取模块没有在初始化校准阶段，并且读请求队列为空时，跳转到等待当前读写请求完成的状态，否则周期性读取模块仍为空闲状态；如果当前读写请求完成，则发起读请求命令，并将周期性读取模块置为忙状态，以阻止AXI控制器继续发送数据；当读请求写入读请求队列后，将周期性读取模块恢复空闲状态。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105677594A (zh) * 2016-01-20 2016-06-15 中国人民解放军国防科学技术大学 Ddr3接口中的fpga设备的复位、读写校准方法及设备
CN106847319A (zh) * 2016-12-23 2017-06-13 深圳市紫光同创电子有限公司 一种fpga电路及窗口信号调整方法
CN106951379A (zh) * 2017-03-13 2017-07-14 郑州云海信息技术有限公司 一种基于axi协议的高性能ddr控制器及数据传输方法
CN110321260A (zh) * 2019-06-28 2019-10-11 西安紫光国芯半导体有限公司 一种基于uvm的axi总线接口读写数据比较方法和uvm验证平台
CN111475437A (zh) * 2020-04-14 2020-07-31 深圳忆联信息系统有限公司 固态硬盘soc芯片fpga原型验证ddr的装置、方法、计算机设备及存储介质
CN111949578A (zh) * 2020-08-04 2020-11-17 西安电子科技大学 基于dfi标准的ddr3控制器
CN113377290A (zh) * 2021-06-03 2021-09-10 电子科技大学 基于axi协议的具有深存储和双捕获功能的数据采集装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103198856A (zh) * 2013-03-22 2013-07-10 烽火通信科技股份有限公司 一种ddr控制器及请求调度方法
CN103440215A (zh) * 2013-08-18 2013-12-11 中国电子科技集团公司第四十一研究所 基于fpga实现主设备对sdram存储器快速猝发访问的方法及装置
US20150200002A1 (en) * 2014-01-15 2015-07-16 Jiang Lin Handling maximum activation count limit and target row refresh in ddr4 sdram

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103198856A (zh) * 2013-03-22 2013-07-10 烽火通信科技股份有限公司 一种ddr控制器及请求调度方法
CN103440215A (zh) * 2013-08-18 2013-12-11 中国电子科技集团公司第四十一研究所 基于fpga实现主设备对sdram存储器快速猝发访问的方法及装置
US20150200002A1 (en) * 2014-01-15 2015-07-16 Jiang Lin Handling maximum activation count limit and target row refresh in ddr4 sdram

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105677594A (zh) * 2016-01-20 2016-06-15 中国人民解放军国防科学技术大学 Ddr3接口中的fpga设备的复位、读写校准方法及设备
CN105677594B (zh) * 2016-01-20 2018-08-10 中国人民解放军国防科学技术大学 Ddr3接口中的fpga设备的复位、读写校准方法及设备
CN106847319A (zh) * 2016-12-23 2017-06-13 深圳市紫光同创电子有限公司 一种fpga电路及窗口信号调整方法
CN106847319B (zh) * 2016-12-23 2021-06-29 深圳市紫光同创电子有限公司 一种fpga电路及窗口信号调整方法
CN106951379A (zh) * 2017-03-13 2017-07-14 郑州云海信息技术有限公司 一种基于axi协议的高性能ddr控制器及数据传输方法
CN110321260A (zh) * 2019-06-28 2019-10-11 西安紫光国芯半导体有限公司 一种基于uvm的axi总线接口读写数据比较方法和uvm验证平台
CN110321260B (zh) * 2019-06-28 2023-03-24 西安紫光国芯半导体有限公司 一种基于uvm的axi总线接口读写数据比较方法和uvm验证平台
CN111475437A (zh) * 2020-04-14 2020-07-31 深圳忆联信息系统有限公司 固态硬盘soc芯片fpga原型验证ddr的装置、方法、计算机设备及存储介质
CN111949578A (zh) * 2020-08-04 2020-11-17 西安电子科技大学 基于dfi标准的ddr3控制器
CN111949578B (zh) * 2020-08-04 2023-05-09 西安电子科技大学 基于dfi标准的ddr3控制器
CN113377290A (zh) * 2021-06-03 2021-09-10 电子科技大学 基于axi协议的具有深存储和双捕获功能的数据采集装置
CN113377290B (zh) * 2021-06-03 2022-07-26 电子科技大学 基于axi协议的具有深存储和双捕获功能的数据采集装置

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