CN111837187A - 内部写入均衡电路系统 - Google Patents

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Abstract

系统及方法包含捕获电路系统，其经配置以使用来自主机装置的数据选通信号从所述主机装置捕获写入信号及输出所述写入信号的一或多个捕获指示。计算电路系统经配置以接收所述数据选通信号、接收所述一或多个捕获指示及确定所述数据选通信号的第一边缘与所述一或多个捕获指示的接收之间的延迟。所述系统及方法还包含传输及控制电路系统，其经配置以在至少部分基于所述延迟的时间发出后续写入信号。

Description

内部写入均衡电路系统
技术领域
本发明的实施例大体上涉及半导体装置领域。更明确来说，本发明的实施例涉及使用存储器装置中的内部写入均衡内部地确定何时发出内部写入信号。
背景技术
半导体装置(例如，存储器装置)利用具有数据信号、数据选通及/或其它信号的相位移位的时序来执行操作。数据选通用于捕获数据。为了保证数据选通信号经适当地定时以捕获数据信号输入，写入均衡可用于调整数据选通信号的时序以保证数据信号被适当地捕获。
本发明的实施例可涉及上文陈述的问题中的一或多者。
附图说明
图1是说明根据本发明的实施例的具有内部写入信号(IWS)电路系统的存储器装置的特定特征的简化框图；
图2是根据实施例的包含计算电路系统、传输及控制电路系统及捕获电路系统的图1的IWS电路系统的框图；
图3是根据实施例的图2的计算电路系统的示意图；
图4是根据实施例的图2的传输及控制电路系统的示意图；
图5是根据实施例的包含第一及第二锁存电路系统的图2的捕获电路系统的示意图；
图6是根据实施例的图5的锁存电路系统的第一锁存电路系统的示意图；
图7是根据实施例的图5的锁存电路系统的第二锁存电路系统的示意图；及
图8是根据实施例的可由IWS电路系统使用的过程的流程图。
具体实施方式
下文将描述一或多个特定实施例。为了提供这些实施例的简洁描述，本说明书中未描述实际实施方案的所有特征。应了解，在任何此实际实施方案的开发中，如在任何工程或设计项目中，必须做出众多实施方案特定决策以实现开发者的特定目标，例如符合系统相关及商业相关约束，其可因实施方案而异。此外，应了解，此开发努力可能是复杂且耗时的，但对于受益于本发明的所属领域的一般技术人员来说仍是设计及制造(fabrication/manufacture)的例行任务。
如先前提及，为了保证数据选通(DQS)信号经适当地定时以捕获数据信号(DQ)，写入均衡可用于调整DQS信号。在写入均衡期间，DQS信号由控制器按cas写入延时(CWL)计数驱动，而在正常写入操作期间，DQS信号可以具有长的前导时间来避免DQS的第一上升边缘所定位之处的混乱。在一些实施例中，在时钟变化期间，及/或由于系统级决策(例如，当计时上发生太多变化且计时被复位时)，在存储器装置加电时可采用写入均衡。写入均衡可被分类为外部写入均衡及/或内部写入均衡。外部写入均衡包含将信号发送回到主机装置，从而告知主机装置DQS信号是否能够用于捕获DQ信号。如果DQS信号不能实现DQ信号的适当捕获，那么主机装置可使DQS信号移位直到DQS信号能够捕获DQ信号。
内部写入均衡独立于与主机装置的交互而完全在储器装置中执行。如下文论述，内部写入均衡利用内部写入信号(IWS)电路系统发出IWS以使其比存储器装置的经编程CAS写入延时(CWL)早某一数目(N)个循环出现以保证内部DQS信号可适当地捕获IWS。DQS信号固有地比IWS快得多。因此，IWS电路系统比CWL更早地发出IWS。举例来说，如果CWL被编程到28个循环，那么IWS将在外部写入命令进入存储器装置之后的28个循环标称地发出。然而，在无调整的情况下，IWS可相对于捕获IWS的内部DQS信号较晚。因此，如下文描述，IWS在由IWS电路系统计算出时尽早被释放。替代地，内部DQS信号可经人工部署以匹配IWS，但此人工延迟相对于比CWL更早地发出IWS而非使内部DQS信号延迟的实施方案可能增加存储器装置中的功耗。在一些实施例中，可使用IWS电路系统在存储器装置内部执行IWS的较早发出。
现转到图，图1是说明存储器装置10的特定特征的简化框图。明确来说，图1的框图是说明存储器装置10的特定功能性的功能框图。根据一个实施例，存储器装置10可为DDR5SDRAM装置。DDR5 SDRAM的各种特征允许相较于前几代DDR SDRAM具有减小的功耗、更大带宽及更大存储容量。
存储器装置10可包含数个存储器存储体12。例如，存储器存储体12可为DDR5SDRAM存储器存储体。存储器存储体12可经提供于经布置在双列直插式存储器模块(DIMMS)上的一或多个芯片(例如，SDRAM芯片)上。如应了解，每一DIMM可包含数个SDRAM存储器芯片(例如，x8或x16存储器芯片)。每一SDRAM存储器芯片可包含一或多个存储器存储体12。存储器装置10表示具有数个存储器存储体12的单个存储器芯片(例如，SDRAM芯片)的一部分。针对DDR5，存储器存储体12可进一步经布置以形成存储体群组。例如，针对8千兆字节(Gb)DDR5SDRAM，存储器芯片可包含布置成8个存储体群组的16个存储器存储体12，每一存储体群组包含2个存储器存储体。例如，针对16Gb DDR5 SDRAM，存储器芯片可包含布置成8个存储体群组的32个存储器存储体12，每一存储体群组包含4个存储器存储体。可取决于总体系统的应用及设计利用存储器装置10上的存储器存储体12的各种其它配置、组织及大小。
存储器装置10可包含命令接口14及输入/输出(I/O)接口16。命令接口14经配置以从外部装置(例如，可体现为处理器及/或其它主机装置的控制器17)提供数个信号(例如，信号15)。处理器或控制器可将各种信号15提供到存储器装置10以促进将写入到存储器装置10或从存储器装置10读取的数据的发射及接收。
如应了解，命令接口14可包含数个电路，例如时钟输入电路18及命令地址输入电路20，例如，以保证信号15的适当处置。命令接口14可从外部装置接收一或多个时钟信号。通常，双倍数据速率(DDR)存储器利用系统时钟信号差分对，在本文中称为真时钟信号(Clk_t)及条时钟信号(Clk_c)。DDR的正时钟边缘指代上升真时钟信号Clk_t穿过下降条时钟信号Clk_c的点，而负时钟边缘指示下降真时钟信号Clk_t与条时钟信号Clk_c的上升的转变。通常在时钟信号的正边缘上键入命令(例如，读取命令、写入命令等)，且在正及负时钟边缘两者上发射或接收数据。
时钟输入电路18接收真时钟信号(Clk_t)及条时钟信号(Clk_c)及产生内部时钟信号CLK。内部时钟信号CLK经供应到内部时钟发生器，例如延迟锁定环路(DLL)电路30。DLL电路30基于接收到的内部时钟信号CLK产生相位可控内部时钟信号LCLK。相位可控内部时钟信号LCLK经供应到(例如)I/O接口16，且用作用于确定读取数据的输出时序的时序信号。
内部时钟信号/相位CLK也可经提供到存储器装置10内的各种其它组件且可用于产生各种额外内部时钟信号。例如，内部时钟信号CLK可经提供到命令解码器32。命令解码器32可从命令总线34接收命令信号且可解码命令信号以提供各种内部命令。例如，命令解码器32可经过总线36将命令信号提供到DLL电路30以协调相位可控内部时钟信号LCLK的产生。例如，相位可控内部时钟信号LCLK可用于给通过IO接口16的数据计时。
此外，命令解码器32可解码命令，例如读取命令、写入命令、模式寄存器设置命令、激活命令等，及经由总线路径40提供对对应于命令的特定存储器存储体12的存取。如应了解，存储器装置10可包含各种其它解码器，例如行解码器及列解码器，以促进对存储器存储体12的存取。在一个实施例中，每一存储器存储体12包含存储体控制块22，其提供必要解码(例如，行解码器及列解码器)，还包含其它特征，例如时序控制及数据控制，以促进到及来自存储器存储体12的命令的执行。
存储器装置10基于从外部装置(例如处理器)接收的命令/地址信号执行例如读取命令及写入命令的操作。在一个实施例中，命令/地址总线可为接纳命令/地址信号(CA<13:0>)的14位总线。使用时钟信号(Clk_t及Clk_c)给到命令接口14的命令/地址信号计时。命令接口可包含命令地址输入电路20，其经配置以接收及发射命令以通过(例如)命令解码器32提供对存储器存储体12的存取。另外，命令接口14可接收芯片选择信号(CS_n)。CS_n信号使存储器装置10能够处理传入CA<13:0>总线上的命令。对存储器装置10内的特定存储体12的存取用命令编码于CA<13:0>总线上。
另外，命令接口14可经配置以接收数个其它命令信号。例如，裸片端接命令/地址(CA_ODT)信号可经提供以促进存储器装置10内的适当阻抗匹配。复位命令(RESET_n)可用于在(例如)加电期间复位命令接口14、状态寄存器、状态机及类似物。命令接口14还可接收命令/地址反相(CAI)信号，其可经提供以(例如)取决于用于特定存储器装置10的命令/地址路由反转命令/地址总线上的命令/地址信号CA<13:0>的状态。镜(MIR)信号也可经提供以促进镜像功能。MIR信号可用于多路复用信号使得其可经交换用于基于多个存储器装置在特定应用中的配置启用信号到存储器装置10的特定路由。也可提供用以促进存储器装置10的测试的各种信号，例如测试启用(TEN)信号。例如，TEN信号可用于将存储器装置10置于测试模式中以进行连接性测试。
命令接口14还可用于将针对可检测的特定错误的警告信号(ALERT_n)提供到系统处理器或控制器。例如，如果检测到循环冗余校验(CRC)错误，那么可从存储器装置10发射警告信号(ALERT_n)。也可产生其它警告信号。此外，用于从存储器装置10发射警告信号(ALERT_n)的总线及引脚在例如如上文描述使用TEN信号执行的连接性测试模式的特定操作期间可用作输入引脚。
可利用上文论述的命令及计时信号通过经由IO接口16发射及接收信号44(例如，数据及/或用以捕获数据的选通)来将数据发送到存储器装置10及从存储器装置10发送数据。更明确来说，可通过数据路径46将数据发送到存储器存储体12或从存储器存储体12检索数据，数据路径46包含多个双向数据总线。通常称为DQ信号的数据IO信号通常在一或多个双向数据总线中发射及接收。针对特定存储器装置，例如DDR5SDRAM存储器装置，IO信号可划分成高位字节及低位字节。例如，针对x16存储器装置，IO信号可划分成对应于(例如)数据信号的高位字节及低位字节的高位及低位IO信号(例如，DQ<15:8>及DQ<7:0>)。
为了在存储器装置10内允许较高数据速率，例如DDR存储器装置的特定存储器装置可利用数据选通信号，通常称为DQS信号。DQS信号由发送数据的外部处理器或控制器驱动(例如，针对写入命令)或由存储器装置10驱动(例如，针对读取命令)。针对读取命令，DQS信号实际上是具有预定模式的额外数据输出(DQ)信号。针对写入命令，DQS信号用作用以捕获对应输入数据的时钟信号。如同时钟信号(Clk_t及Clk_c)，DQS信号可经提供作为用以在读取及写入期间提供差分对信令的数据选通信号差分对(DQS_t及DQS_c)。针对特定存储器装置，例如DDR5 SDRAM存储器装置，DQS信号差分对可划分成对应于(例如)发送到存储器装置10及从存储器装置10发送的数据的高位及低位字节的高位及低位数据选通信号(例如，UDQS_t及UDQS_c；LDQS_t及LDQS_c)。
DQS信号由控制器17驱动到存储器装置10以在写入数据中选通。当写入操作完成时，控制器17将停止驱动DQS且允许其浮动到不确定的三态条件。为了保证DQS信号经适当地定时以捕获存储器装置10中的DQ信号，写入均衡可用于调整DQS信号。在一些实施例中，在时钟变化期间，及/或由于系统级决策(例如，当在计时上发生太多变化且计时被复位时)，可在存储器装置10加电时采用写入均衡。写入均衡可划分成外部写入均衡及内部写入均衡。外部写入均衡包含存储器装置10将信号发送回到控制器17，从而告知控制器17DQS信号是否能够用于捕获DQ信号。如果不能，那么控制器17可在DQS信号能够捕获DQ信号下移位DQS信号。
内部写入均衡在无来自控制器17的干扰的情况下完全在存储器装置10上执行。内部写入均衡利用IWS电路系统49发出IWS以使其比存储器装置10的经编程CWL早某一数目(N)个循环出现以保证内部DQS信号可捕获IWS。DQS信号固有地比IWS快得多。因此，IWS电路系统49比CWL更早地发出IWS。举例来说，如果CWL被编程到28个循环，那么IWS将在外部写入命令进入存储器装置之后的28个循环标称地发出。然而，在无调整的情况下，IWS可相对于捕获IWS的内部DQS信号较晚。因此，如下文描述，IWS使用来自IWS电路系统49的确定早早地释放。替代地，内部DQS信号可经人工部署以匹配IWS，但此人工延迟相对于比CWL更早地发出IWS的实施方案可增加存储器装置10中的功耗。在一些实施例中，可使用IWS电路系统49在存储器装置10内部执行IWS的较早发出。
返回到图1，也可通过IO接口16将阻抗(ZQ)校准信号提供到存储器装置10。ZQ校准信号可经提供到参考引脚且用于通过跨工艺、电压及温度(PVT)值的变化调整存储器装置10的上拉及下拉电阻器调谐输出驱动器及ODT值。因为PVT特性可能会影响ZQ电阻器值，所以ZQ校准信号可经提供到ZQ参考引脚以用于调整电阻来将输入阻抗校准到已知值。如应了解，精密电阻器通常耦合于存储器装置10上的ZQ引脚与存储器装置10外部的GND/VSS之间。此电阻器充当用于调整内部ODT及IO引脚的驱动强度的参考。
另外，可通过IO接口16将环回信号(LOOPBACK)提供到存储器装置10。在测试或调试阶段期间可使用环回信号来将存储器装置10设置成其中信号通过相同引脚环回通过存储器装置10的模式。例如，环回信号可用于设置存储器装置10来测试存储器装置10的数据输出(DQ)。环回可包含数据及选通两者或可能仅包含数据引脚。此通常希望用于监测由存储器装置10在IO接口16处捕获的数据。
如应了解，也可将例如电力供应器电路(用于接收外部VDD及VSS信号)、模式寄存器(用以定义各种可编程操作及配置模式)、读取/写入放大器(用以在读取/写入操作期间放大信号)、温度传感器(用于感测传感器装置10的温度)等的各种其它组件并入到存储器装置10中。因此，应理解，图1的框图仅经提供以强调存储器装置10的某些功能特征以帮助进行后续详细描述。
图2说明IWS电路系统49的实施例的框图，IWS电路系统49包含捕获电路系统50，其捕获IWS且将一或多个指示51发送到计算电路系统52，计算电路系统52跟踪在DQS传播通过存储器装置10到IWS电路系统与IWS被捕获电路系统50捕获之间发生了多少个循环。计算电路系统52将指示IWS将比CWL早N个循环发出的一或多个指示53发送到将N个循环传输到存储器装置10中的控制逻辑的传输及控制电路系统54。
图3说明接收A_GatedDSF信号60及B_GatedDSF信号62作为IWS是否已被捕获电路系统50捕获的指示51的计算电路系统52的实施例的示意图。两个指示51用于检测在故障边缘是否捕获要在DQS循环内捕获的IWS，这是因为两个指示51是使用输入缓冲器的不同输出产生的且使用不同逻辑来接纳不同输出。在一些实施例中，仅使用了单个指示51，或使用了两个以上指示51。计算电路系统52还接收非门控DQS信号64。举例来说，非门控DQS信号64可为内部DQS真信号或内部DQS条信号。在A_GatedDSF信号60及B_GatedDSF信号62转变之前，NAND门68及70使非门控DQS信号64的切换能够通过。然而，当A_GatedDSF信号60随着IWS已被捕获的指示转变时，触发器72在A_GatedDSF信号60将VSS计时到触发器72中时输出高信号。来自触发器72的高信号使非门控DQS信号64停止通过NAND门68切换。此触发器72可使用CntRstf信号74设置，CntRstf信号74设置触发器72以使其输出使NAND门68能够切换非门控DQS信号64直到A_GatedDSF信号60转变的低信号。举例来说，CntRstf信号74可用于在存储器装置10通电时设置触发器72。计算电路系统52还可包含一或多个反相器78，反相器78经包含以提供适当的信号性质、信号放大、时序及/或改变A_GatedDSF信号60的其它性质。
在说明的实施例中，触发器76用于门控B_GatedDSF信号62，类似于触发器72用于门控A_GatedDSF信号60的方式。使两个路径可用于捕获IWS使得可适当地捕获在DQS的边界处或附近出现的IWS。如果一个路径捕获到IWS而另一路径没有，那么IWS可被认为是在DQS脉冲的边界附近。如下文论述，此边界条件可使用微调接纳于存储器装置10中。在一些实施例中，通过忽略边界检测在存储器装置10中仅包含一个路径(例如，A_GatedDSF信号60)。计算电路系统52还可包含一或多个反相器78，反相器78经包含以提供适当的信号性质、信号放大、时序及/或改变B_GatedDSF信号62的其它性质。
NAND门68的输出传递到计数器80。尽管计数器80的说明实施例是4位计数器，但在一些实施例中，计数器中的位的数目可为任何合适数目个位。此外，在一些实施例中，计数器80可包含任何其它合适类型的计数器(例如，同步计数器)。在说明的实施例中，计数器80包含触发器82、84、86及88。使用用于经由反相器89产生触发器82的差分计时的NAND门68的输出给触发器82计时。使用相应先前触发器82、84及86作为波纹计数器给触发器84、86及88计时。每一触发器82、84、86及88基于NAND门68的输出的切换数目输出相应信号：WLcountAF<0>信号90、WLcountAF<1>信号92、WLcountAF<2>信号94或WLcountAF<3>信号96。当每一触发器82、84、86及88从邻近触发器输出接收脉冲时，其使用反相器98给其先前输出的反相计时。
如先前提及，触发器76类似于触发器72那样工作。明确来说，触发器76可经设置以使用CntRstf信号74输出低值直到B_GatedDSF信号62将VSS计时到触发器76中。换句话来说，在设置状态中，触发器76输出低值以使非门控DQS信号64能够通过NAND门70切换直到B_GatedDSF信号62的转变使切换停止。
当第二路径用于计算电路系统52中时，所述计算电路系统包含与计数器80类似地起作用的计数器100，区别仅在于计数器100用于在被B_GatedDSF信号62停止之前计数切换。明确来说，NAND门70的输出被传递到计数器100。尽管计数器100的说明实施例是4位计数器，但在一些实施例中，计数器中的位的数目可为任何合适数目个位。此外，在一些实施例中，计数器100可包含任何其它合适类型的计数器(例如，同步计数器)。在说明的实施例中，计数器100包含触发器102、104、106及108。使用用于经由反相器109产生触发器102的差分计时的NAND门70的输出给触发器102计时。使用相应先前触发器102、104及106给触发器104、106及108计时。每一触发器102、104、106及108基于NAND门70的输出的切换数目输出相应信号：WLcountBF<0>信号110、WLcountBF<1>信号112、WLcountBF<2>信号114或WLcountBF<3>信号116。当每一触发器102、104、106及108由邻近触发器计时时，其使用反相器118在经反转先前输出中进行计时。
图4说明传输及控制电路系统54的示意图，传输及控制电路系统54接收WLcountAF<3:0>信号120及将其传递通过一或多个放大器/反相器122以产生传递到DRAM控制电路系统125的WLearlyShiftA<3:0>信号124。传输及控制电路系统54还接收WLcountBF<3:0>信号126及将其传递通过一或多个放大器/反相器126以产生传递到DRAM控制电路系统125的WLearlyShiftB<3:0>信号130。DRAM控制电路系统125比较所述值且确定如何发出IWS。明确来说，如果两个计数值在WLearlyShiftA<3:0>信号124及WLearlyShiftB<3:0>信号130中相同，那么计数值被设置为N，且在CWL-N个循环处发出IWS。然而，如果WLearlyShiftA<3:0>信号124及WLearlyShiftB<3:0>信号130中的计数值不同，那么DRAM控制电路系统125认为捕获时序是在边界条件下。在此情况中，DRAM控制电路系统1258将N设置到WLearlyShiftA<3:0>信号124及WLearlyShiftB<3:0>信号130中的计数值中的较小值且将IWS的发出调整到提前1/2个循环。换句话来说，DRAM控制电路系统125比IWS的最早捕获提前半个循环发出。
图5说明捕获电路系统50的详细实施例。如说明，在存储器装置10的输入缓冲器144处捕获DQS信号142作为DS信号146及DSF信号148。在一些实施例中，DQS信号142可为由两个其它信号(例如，DQS_t及DQS_c)组成的差分信号。可在捕获电路系统50中的其它点处使用非门控DS信号150。非门控DS信号150是指示60的预门控版本。此外，非门控DS信号150可使用一或多个反相器152从DSF信号148产生，一或多个反相器152可用于归因于非门控DS信号150在捕获电路系统50中的路由及分布而由于电势加载由于放大非门控DS信号150。
类似于非门控DS信号150，捕获电路系统50可使用DS信号146产生非门控DSF信号154。可在捕获电路系统50中的其它点处使用非门控DSF信号154。此外，非门控DSF信号154是指示符62的预门控版本。此外，非门控DSF信号154可使用一或多个反相器156从DS信号146产生，一或多个反相器156可用于归因于非门控DSF信号154在捕获电路系统50中的路由及分布而由于电势加载放大非门控DSF信号154。
如说明，捕获电路系统50包含OR门158及NAND门160。OR门158接收DSF信号148及来自锁存电路系统163的控制且输出到NAND门160。NAND门160接收OR门158的输出及接收电压162以产生指示符60。使用来自锁存电路系统163的控制及DSF信号148来控制NAND门160(连同电压162一起)导致NAND门160将DSF信号148反相以在来自锁存电路系统163的控制由于IWS经捕获于锁存电路系统163中而实现通过捕获电路系统50时产生指示60。
捕获电路系统50包含OR门166及NAND门168。OR门166接收DS信号146及VSS 170且输出到NAND门168。NAND门168接收OR门166的输出及来自锁存电路系统171的控制。类似于锁存电路系统163，使用来自锁存电路系统171的控制及DS信号146来控制NAND门148会导致NAND门168将DSF信号146反相以在来自锁存电路系统171的控制由于IWS经捕获于锁存电路系统171中而实现通过门控电路系统92时产生指示符。
图6是锁存电路系统163的示意图。锁存电路系统163接收指示写入操作是否结束的WrEnd信号186。锁存电路系统163经由反相器282将WrEnd信号186反相。接着，锁存电路系统163将经反相WrEnd信号186与指示写入操作是否开始的接收到的WrStart信号286一起传递到NOR门284。
WrEnd信号186在DQS信号142的最后一上升边缘处触发。WrEnd信号186将锁存器288置于最后一上升边缘(即，写入操作的倒数第二个位)上的稳态中。经由非门控DSF信号154检测最后一位(即，最后一下降边缘)。最后一位以最小延迟触发锁存器288。换句话来说，当WrStart信号286与非门控DSF信号154同时是高时，锁存器288经复位以输出DSEnF信号290作为门控电路系统90的低启用通过作为指示符60。当WrEnd信号186信号转变为高而WrStart信号286是低且非门控DSF信号154是高时，锁存器288被设置且DSEnf信号290转变为高以停用捕获电路系统50的通过。
图7是与上文关于图7论述的锁存电路系统163类似地工作的锁存电路系统171的示意图。锁存电路系统171从计数器147接收WrEnd信号186。锁存电路系统171经由反相器300接收WrEnd 286并使WrEnd 286反相以产生经反相WrStart 301。接着，锁存电路系统171将经反相WrStart 301与WrEnd信号186一起传递到NAND门302。锁存电路系统171包含锁存器304，其在写入操作的非门控DS信号150的最后一循环之后/期间使用DSEn信号306控制门控电路系统92。
换句话来说，捕获电路系统50在IWS被捕获作为WrStart信号286时将指示60及62输出为逻辑高。指示60指示输入缓冲器144的负侧是否用于捕获IWS，且指示62指示输入缓冲器144的正侧是否用于捕获IWS。
图8说明可由存储器装置10结合IWS电路系统49使用的过程400的实施例的流程图。存储器装置10经由I/O接口16接收DQS信号(框402)。存储器装置10经由命令接口14接收写入信号(框404)。举例来说，第一写入操作可为用于设置控制器17与存储器装置10之间的时序的写入均衡操作的部分。DRAM控制电路系统125在CWL过去之后基于写入信号发出IWS(框406)。捕获电路系统50使用捕获电路系统50捕获IWS(框408)。响应于捕获，捕获电路系统50输出捕获指示。基于输出，DRAM控制电路系统125及/或计算电路系统52确定IWS是否比DQS信号的第一边缘更晚达到(框410)。举例来说，如果计算电路系统52中的计数器是非零值，那么IWS比DQS信号的第一边缘更晚到达。如果IWS比DQS信号的第一边缘更晚到达，那么DRAM控制电路系统125及/或计算电路系统50确定DQS信号的第一边缘与IWS之间的循环的数目(框412)。举例来说，如果仅单个计数器包含于计算电路系统52中，那么循环的数目是计数器中计数的值。另外或替代地，如果包含了两个计数器且其具有相同值，那么循环的数目是两个计数器的值。然而，如果两个计数器具有不同值，那么循环的数目可被设置到两个计数器中的最低值减去半个循环。如果IWS并不比DQS信号的第一边缘更晚到达，那么计数器可含有零值。因此，可将循环的数目设置到0(框414)。DRAM控制电路系统125在CWL减去循环数目下发出后续写入信号以使IWS与DQS信号的第一边缘同步(框416)。
尽管前文论述了各种逻辑低及/或逻辑高断言极性，但在一些实施例中可反转这些极性中的至少一些。此外，在一些实施例中，可以类似逻辑功能取代本文中所论述的逻辑门，例如以单个NAND门取代的反相器或其它类似变化。
虽然本发明可接受各种修改及替代形式，但图中已通过实例展示特定实施例且本文中已详细描述特定实施例。然而，应理解，本发明不希望受限于所揭示的特定形式。而是，本发明希望涵盖落于由以下所附权利要求书界定的本发明的精神及范围内的所有修改、等效物及替代物。
参考本文呈现及主张的技术且将其应用于具有实用性质的实质对象及具体实例，其明确改进本技术领域且因而不是抽象、无形或纯理论的。此外，如果本说明书末尾所附的任何权利要求含有表示为“用于[执行][功能]的构件”或“用于[执行][功能]的步骤”的一或多个要素，那么希望此类要素依据35U.S.C.112(f)来解译。然而，对于含有以任何其它方式表示的要素的任何权利要求，希望不依据35U.S.C.112(f)来解译此类要素。

Claims (20)

1.一种存储器装置，其包括：
捕获电路系统，其经配置以：
使用来自主机装置的数据选通信号从所述主机装置捕获写入信号；及
输出所述写入信号的一或多个捕获指示；
计算电路系统，其经配置以：
接收所述数据选通信号；
接收所述一或多个捕获指示；及
确定所述数据选通信号的第一边缘与所述一或多个捕获指示的接收之间的延迟；及
传输及控制电路系统，其经配置以在至少部分基于所述延迟的时间发出后续写入信号。
2.根据权利要求1所述的存储器装置，其中所述传输及控制电路系统包括动态随机存取存储器DRAM控制电路系统，其经配置以至少部分基于所述延迟及所述存储器装置的cas写入延时CWL发出所述后续写入信号。
3.根据权利要求2所述的存储器装置，其中所述传输及控制电路系统经配置以在对应于所述CWL减去所述延迟的数个循环之后发出所述后续写入信号。
4.根据权利要求1所述的存储器装置，其中所述捕获电路系统包括两个捕获路径，其各自经配置以在所述写入信号经捕获于所述对应捕获路径中时输出捕获指示。
5.根据权利要求4所述的存储器装置，其中所述捕获电路系统包括输入缓冲器，其接收所述数据选通信号及根据所述数据选通信号输出正及负输出。
6.根据权利要求5所述的存储器装置，其中所述两个捕获路径的第一捕获路径经配置以使用所述输入缓冲器的所述正输出捕获所述写入信号，且所述两个捕获路径的第二捕获路径经配置以使用所述输入缓冲器的所述负输出捕获所述写入信号。
7.根据权利要求4所述的存储器装置，其中所述计算电路系统包括两个计数器，其各自对应于相应捕获路径。
8.根据权利要求7所述的存储器装置，其中所述传输及控制电路系统经配置以从所述两个计数器中的每一者接收值，及在来自所述两个计数器的两个值相等时将所述两个值设置为所述延迟。
9.根据权利要求7所述的存储器装置，其中所述传输及控制电路系统经配置以从所述两个计数器中的每一者接收值，及在所述两个值不相等时将所述延迟设置为所述两个值中的较低值减去半个循环。
10.一种方法，其包括：
在存储器装置处从控制器接收数据选通DQS信号；
在所述存储器装置处从所述控制器接收写入信号；
基于所述写入信号在所述存储器装置的cas写入延时CWL下发出内部写入信号；
使用捕获电路系统捕获所述写入信号；
确定所述内部写入信号是否比所述DQS信号的第一边缘更晚到达；
当所述内部写入信号比所述DQS信号的所述第一边缘更晚到达时，确定所述DQS信号的所述第一边缘与所述内部写入信号之间的循环的数目；及
针对后续写入操作，在所述CWL减去所述循环数目下发出所述内部写入信号。
11.根据权利要求10所述的方法，其中作为所述存储器装置与所述控制器之间的写入均衡操作的部分接收所述写入信号。
12.根据权利要求11所述的方法，其中在所述存储器装置启动之后起始所述写入均衡操作。
13.根据权利要求10所述的方法，其中确定所述内部写入信号是否比所述DQS的所述第一边缘更晚到达，及确定所述DQS信号的所述第一边缘与所述内部写入信号之间的循环的所述数目完全在所述存储器装置内执行。
14.根据权利要求10所述的方法，其中确定所述DQS信号的所述第一边缘与所述内部写入信号之间的循环的所述数目包括经由两个不同计数器接收两个不同数目。
15.根据权利要求14所述的方法，其包括将所述数目设置到所述两个不同数目中的较小值减去0.5个循环。
16.根据权利要求14所述的方法，其中所述两个计数器的第一计数器使用来自第一捕获电路系统的第一捕获指示符，且所述两个计数器的第二计数器使用来自第二捕获电路系统的第二捕获指示符。
17.根据权利要求16所述的方法，其中所述第一捕获电路系统使用接收所述DQS信号的输入缓冲器的正输出捕获所述写入信号，且所述第二捕获电路系统使用所述输入缓冲器的负输出捕获所述写入信号。
18.一种半导体装置，其包括：
捕获电路系统，其经配置以使用数据选通信号从主机装置捕获写入信号及输出在所述捕获电路系统中捕获所述写入信号的指示；
计算电路系统，其经配置以接收所述数据选通信号及所述捕获指示，其中所述计算电路系统包括计数器，所述计数器经配置以计算出所述数据选通信号的第一边缘与所述捕获指示的接收之间的延迟；及
传输及控制电路系统，其经配置以从所述计算电路系统接收所述延迟的指示及在至少部分基于所述延迟的时间发出后续写入信号。
19.根据权利要求18所述的半导体装置，其中所述计数器包括波纹计数器。
20.根据权利要求18所述的半导体装置，其中所述捕获电路系统包括锁存电路系统，所述锁存电路系统经配置以接收指示用以将所述锁存电路系统置于有源模式中的写入操作的最后一循环的开始的写入结束WrEnd信号。
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