CN105677594A - Ddr3接口中的fpga设备的复位、读写校准方法及设备 - Google Patents
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Abstract
本发明涉及一种DDR3接口中的FPGA设备的复位、读写校准方法及设备。一种DDR3接口中的FPGA设备,通过FPGA设备作为DDR3系统中的DDR3?memory一侧,FPGA根据DDR3控制器的复位、写校准、读校准命令,完成DDR3读写操作前的初始化,包括锁相环模块、命令译码模块、地址转换模块、数据处理模块、数据存储模块。本发明扩展了FPGA功能,将FPGA作为DDR3系统的DDR?memory一侧,实现了DDR3控制器的复位、读写校准的功能;并且,通过本发明记载的FPGA的实现方案,保证了FPGA和DDR3控制器之间的正确通信。
Description
技术领域
本发明涉及通信技术领域,尤其是涉及一种应用在第三代双倍数据速率(DoubleDataRate3,DDR3)接口中的现场可编程门阵列的数据读、写校准方法及现场可编程门阵列设备(FieldProgrammableGateArray,FPGA)。
背景技术
在传统设计[CN201310180043.8]中FPGA往往作为DDR控制器对主存储器进行访存相关操作进行合理调度,缩短访存时间,提高主存储器的带宽目的,对于将FPGA作为DDR存储器一端的设计比较少见。[CN200910119666.8]提出了一种FPGA位于DDR存储器一端的设计,该设计能够接受来自DDR控制器的读写操作。
但随着集成电路的飞速发展,处理器主频和带宽有了很大的提高,处理器上会集成多个DDR控制器,这些DDR控制器进行了多次版本升级,以满足不断推出的高速度、高带宽、大容量主存储器。根据2010年JEDEC(JointElectronicDevicesEngineeringCouncil,联合电子器件与设备委员会)颁布了新一代内存规范JESD79-3E(即DDR3内存规范),DDR3控制器向DDR3存储器发出复位、读写校准、读写操作等命令,DDR3存储器按照规范定义正确响应接收到的命令,完成数据的读写工作。现有技术[CN200910119666.8]提出了一种FPGA位于DDR存储器一端的设计方法没有复位控制功能和读写校准功能(WriteLevelingandReadLeveling),不符合规范的流程要求,因此,无法满足DDR3控制器需求。
本发明主要提供了一种DDR3接口中的FPGA的复位、写校准、读校准的操作方法,使得DDR3控制器和FPGA组成的DDR3系统满足规范需求。
发明内容
为解决上述问题,本发明特提供了一种DDR3接口中的FPGA的复位、写校准、读校准的操作方法及FPGA设备,提出了一种满足DDR3规范的DDR3系统。
一种DDR3接口中FPGA设备的复位操作方法包括以下步骤:
FPGA设备上电后等待电源和时钟稳定;
FPGA设备接收来自DDR3接口中DDR3控制器的信息发送端口的复位管脚的复位信号(Reset),收到Reset为高电平后,复位FPGA设备中的所有模块。
一种DDR3接口中现场可编程门阵列FPGA设备的写校准方法包括以下步骤:
FPGA设备接收来自DDR3控制器的信息发送端口的差分时钟信号(CK与CK#)和时钟使能信号(CKE);
FPGA设备将自身的时钟信号调整为接收到的DDR3控制器的信息发送端口的时钟信号;
FPGA设备接收来自DDR3控制器的信息发送端口的操作命令后,根据DDR3控制器的信息发送端口的时钟信号对接收到的操作命令进行译码,确定接收到写校准命令;
FPGA设备接收来自DDR3控制器的信息发送端口的数据选通信号(DQS与DQS#);
FPGA设备将接收到的差分时钟信号(CK与CK#)对数据选通信号(DQS与DQS#)进行上升沿采样,采样值到数据选通信号(DQS与DQS#)为高电平时,对数据信号(DQ)赋值为1。
一种DDR3接口中现场可编程门阵列FPGA设备的读校准方法包括以下步骤:
FPGA设备接收来自DDR3接口中DDR3控制器的信息发送端口的差分时钟信号(CK与CK#)和时钟使能信号(CKE);
FPGA设备将自身的时钟信号调整为接收到的DDR3控制器的信息接收端口的时钟信号;
FPGA设备接收来自DDR3控制器的信息发送端口的操作命令后,根据DDR3控制器的信息发送端口的时钟信号对接收到的操作命令进行译码,确定接收到读校准命令;
FPGA设备按照DDR3控制器的信息接收端口的时钟信号,将固定输出突发长度为8bits的“01010101”数据输出DDR3控制器。
一种DDR3接口中的FPGA设备,通过FPGA设备作为DDR3系统中的DDR3memory一侧,FPGA根据DDR3控制器的复位、写校准、读校准命令,完成DDR3读写操作前的初始化,所述FPGA设备包括锁相环模块、命令译码模块、地址转换模块、数据处理模块、数据存储模块,其中:
锁相环模块,用于接收DDR3控制器的信息发送端口的时钟信号,并将接收到的时钟信号进行相位和频率调整后作为命令译码模块、地址转换模块、数据处理模块和数据储存模块的时钟信号;
命令译码模块,用于根据DDR3控制器的信息发送端口的时钟信号,对来自DDR3控制器的操作命令进行译码,将译码后的操作命令发送到数据处理模块;
地址转换模块,用于在接收到来自DDR3控制器的操作命令后,根据DDR3控制器的信息发送端口的时钟信号,将来自DDR3控制器的外部输入地址转换为FPGA设备内部存储地址;
数据处理模块,用于接收命令译码模块的操作命令,根据操作命令进行复位、写校准、读校准、ZQ校准操作、写操作和读操作;
数据存储模块,用于存储数据。
本发明的优点在于:通过FPGA设备作为DDR3系统中的DDR3memory一侧,FPGA根据DDR3控制器的复位、写校准、读校准命令,完成DDR3读写操作前的初始化。提出了一种由DDR3控制器与FPGA组成的DDR3系统,该系统能够按照DDR3规范完成数据的接收和发送。
附图说明
图1为本发明的DDR3接口中的FPGA设备的复位操作的执行示意图;
图2为本发明的DDR3接口中的FPGA设备的写校准操作的执行示意图;
图3为本发明的DDR3接口中的FPGA设备的读校准操作的执行示意图;
图4为本发明的在DDR3接口中实现写校准的FPGA设备结构示意图;
图5为本发明的在DDR3接口中实现读校准的FPGA设备结构示意图;
图6为本发明的同时在DDR3接口中实现复位、写校准、读校准、ZQ校准、写操作、读操作的FPGA设备结构示意图。
具体实施方式
为了满足DDR3系统的要求,本发明提出了扩展现场可编程门阵列(FieldProgrammableGateArray,FPGA)设备的功能,使其与DDR3控制器配合组成DDR3系统,该系统按照DDR3规范要求进行复位、读写校准操作。
下面结合说明书附图对本发明实施例进行详细描述。
在由DDR3控制器和FPGA设备组成的DDR3系统中,DDR3控制器与FPGA设备间可以通过DDR3规范定义的信号线进行通信,FPGA设备的操作包括复位、写校准、读校准,下面分别对复位、写校准、读校准方法进行描述。
如图1所示,为本发明DDR3接口中的FPGA设备的复位操作的执行示意图,所述FPGA设备的复位操作包括以下步骤:
步骤101:FPGA设备上电后等待电源和时钟稳定。
步骤102:FPGA设备接收来自DDR3接口中DDR3接口控制器的信息发送端口的复位管脚的复位信号,检测到Reset为低电平后,复位FPGA设备中的所有功能模块。
FPGA设备复位过程采用自身的参考时钟,一旦电源和时钟稳定后会进行设备内部复位,再等待DDR3控制器的复位信号。
DDR3接口控制器的信息发送端口的复位管脚的复位信号为异步复位信号,可以在任何时间对FPGA设备进行复位。
如图2所示,为本发明DDR3接口中的FPGA设备的写校准操作的执行示意图,所述FPGA设备的写校准操作包括以下步骤:
步骤201:FPGA设备接收来自DDR3控制器的时钟信号,接收到的时钟信号是DDR3控制器的信息发送端口的时钟信号。
步骤202:FPGA设备将自身的时钟信号调整为接收到的DDR3控制器的信息发送端口的时钟信号。
FPGA设备内部有一个锁相环模块,该锁相环模块采用Altera公司现有的ALTPLLIP核,其主要接收DDR3控制器的时钟信号,将FPGA设备自身的时钟信号调整为适配DDR3控制器的信息发送端或接收端的时钟信号。
时钟信号调整过程包括相位调整和频率调整,使得调整后FPGA设备自身的时钟信号与DDR3控制器的信息发送端口的时钟信号相位与频率相同。
通过步骤201和步骤202,FPGA设备内部的命令译码模块、地址转换模块和数据处理模块的时钟信号与DDR3控制器中的时钟信号同步,因此,FPGA能够正确解析来自DDR3的控制信息、地址信息和数据信息。
步骤203:FPGA设备接收到来自DDR3控制器的操作命令后,根据DDR3控制器的信息发送端口的时钟信号对接收到的操作命令进行译码,确定操作为写校准操作命令。
步骤204:FPGA设备接收到来自DDR3控制器的信息发送端口的数据选通信号(DQS与DQS#)。
步骤205:FPGA设备将接收到的差分时钟信号(CK与CK#)对数据选通信号(DQS与DQS#)进行上升沿采样,采样值到数据选通信号(DQS与DQS#)为高电平时,对数据信号(DQ)赋值为1。
在步骤205中,FPGA设备将差分时钟信号(CK与CK#)作为采样时钟,把数据选通信号(DQS与DQS#)作为采样数据,在时钟信号CK的上升沿对数据信号DQS进行采样,采样数值为0时,将数据信号DQ赋值为0,采样数值为1时,将数据信号DQ赋值为1。
如图3所示,为本发明DDR3接口中的FPGA设备的读校准操作的执行示意图,所述FPGA设备的读校准操作包括以下步骤:
步骤301:FPGA设备接收来自DDR3控制器的时钟信号,接收到的时钟信号是DDR3控制器的信息发送端口的时钟信号。
步骤302:FPGA设备将自身的时钟信号调整为接收到的DDR3控制器的信息接收端口的时钟信号。
在步骤302中,调整DDR3控制器的信息发送端口的时钟信号包括调整其相位和频率,调整后的时钟信号无论是相位还是频率都与DDR3控制器信息接收端口的时钟相同。
FPGA对接收来自DDR3控制器的控制信息、地址信息和数据信息采用的时钟是锁相环调整的DDR3控制器的信息发送端口的时钟信号,对需要发送给DDR3控制器的数据信息采用的时钟是锁相环调整的DDR3控制器的信息接收端口的时钟信号。
步骤303:FPGA设备接收到来自DDR3控制器的操作命令后,根据DDR3控制器的信息发送端口的时钟信号对接收到的操作命令进行译码,确定操作为读校准操作命令。
步骤304:FPGA设备按照DDR3控制器的信息接收端口的时钟信号,将固定输出突发长度为8bits的“01010101”数据输出给DDR3控制器。
所述数据可以通过DQ信号和DQS信号输出给DDR3控制器。因为DQ和DQS信号是由时钟信号控制的,本步骤使用的时钟信号是由锁相环调整的DDR3控制器的信息接收端口的时钟信号,因此相应的DQ和DQS信号输出能够满足DDR3控制器的规范。
一种在DDR3接口中实现写校准操作的FPGA设备,如图4所示,所述FPGA设备包括锁相环模块11、命令译码模块12、数据处理模块14中的写校准模块21,其中:锁相环模块11用于接收DDR3控制器的信息发送端口的时钟信号,并将接收的到信号进行相位调整和频率调整,将调整后的时钟信号发送至命令译码模块12、数据处理模块14作为时钟信号;命令译码模块12用于对来自DDR3控制器的操作命令进行译码,将译码后的写校准操作命令发送到数据处理模块14;数据处理模块14用于接收命令译码模块12发送的操作命令,触发写校准模块21;写校准模块21用于接收差分时钟信号(CK与CK#)作为采样时钟,把数据选通信号(DQS与DQS#)作为采样数据,在时钟信号CK的上升沿对数据信号DQS进行采样,采样数值为0时,将数据信号DQ赋值为0,采样数值为1时,将数据信号DQ赋值为1。
写校准模块21接收到DDR3控制器发送关闭写校准操作命令后在关闭写校准操作。
一种在DDR3接口中实现读校准操作的FPGA设备,如图5所示,所述FPGA设备包括锁相环模块11、命令译码模块12、数据处理模块14中的读校准模块22、数据接收和发送模块24,其中:锁相环模块11用于接收DDR3控制器的信息发送端口的时钟信号,并将接收的到信号进行相位调整和频率调整,将调整后的时钟信号发送至命令译码模块12、数据处理模块14作为时钟信号;命令译码模块12用于对来自DDR3控制器的操作命令进行译码,将译码后的读校准操作命令发送到数据处理模块14;数据处理模块14用于接收命令译码模块12发送的操作命令,触发读校准模块22;读校准模块22用于将固定输出突发长度为8bits的“01010101”数据发送给数据接收和发送模块24;数据接收和发送模块24用于将接收到的数据通过DQ信号和DQS信号输出给DDR3控制器。
读校准模块22的关闭仍是由DDR3控制器发送操作命令进行关闭。
同时用于复位、写校准、读校准、ZQ校准、写操作和读操作的FPGA设备,如图6所示,所述FPGA设备包括锁相环模块11、命令译码模块12、地址转换模块13、数据处理模块14和数据存储模块15,其中:锁相环模块11用于接收DDR3控制器的信息发送端口的时钟信号,并将接收的到信号进行相位调整和频率调整,将调整后的时钟信号发送至命令译码模块12、地址转换模块13、数据处理模块14和数据存储模块15;命令译码模块12用于对来自DDR3控制器的操作命令进行译码,将译码后的操作命令发送到数据处理模块14;地址转换模块13用于接收来自DDR3控制器的外部输入地址转换为FPGA设备内部存储地址;数据处理模块14用于根据命令译码模块12发送的操作命令完成写校准、读校准、ZQ校准、写操作和读操作;数据存储模块15用于按照内部存储地址和DDR3发送端口的时钟信号,将接收到外部输入数据进行存储,按照内部存储地址和DDR3接收端口的时钟信号,将需要发送的数据进行读取。
数据存储模块15是双端口RAM,用于存储数据。
数据处理模块14进一步可以划分为写校准模块21、读校准模块22、ZQ校准模块23、数据接收和发送模块24、写操作模块25、读操作模块26,其中:写校准模块21用于接收差分时钟信号(CK与CK#)作为采样时钟,把数据选通信号(DQS与DQS#)作为采样数据,在时钟信号CK的上升沿对数据信号DQS进行采样,采样数值为0时,将数据信号DQ赋值为0,采样数值为1时,将数据信号DQ赋值为1;读校准模块22用于将固定输出突发长度为8bits的“01010101”数据发送给数据接收和发送模块24;ZQ校准模块23用于对导通电阻和片上终结电阻进行校准;数据接收和发送模块24用于通过DQ信号和DQS信号接收DDR3控制器发送的数据或将发送数据给DDR3控制器;写操作模块25用于发送接收数据控制信号给数据接收和发送模块24,并等待接收数据完成,数据接收完成后,将接收的数据和接收到的FPGA设备内部存储地址发送给数据存储模块15;读操作模块26用于发送读取数据控制信号和FPGA设备内部存储地址给数据存储模块15,读取存储数据,将读取的数据发送给数据接收和发送模块24。
锁相环模块11的功能主要是接收DDR3控制器的信息发送端口的时钟信号,并生成命令译码模块12、地址转换模块13,数据处理模块14和数据存储模块15需要的时钟信号。以数据处理模块14为例,在进行写操作的时候,需要调整后的DDR3控制器的信息发送端口的时钟信号,在进行读操作的时候,需要调整后的DDR3控制器的信息接收端口的时钟信号,因此,锁相环模块11需要为数据处理模块14提供这两种信号。
如图6所示,锁相环模块11采用Altera公司的ALTPLLIP核,输入时钟为DDR3控制器的信息发送端口的时钟信号,输出时钟可以根据每个模块需求定义不同的频率和相位;数据处理模块14中的ZQ校准模块23采用了Altera公司的ALTOCTIP核,可以根据外部输入电阻,对导通电阻和片上终结电阻进行校准;数据处理模块14中的数据接收和发送模块24采用了Altera公司的ALTDQDQS2IP核,能够通过DQ信号和DQS信号接收来自DDR3控制器的信息发送端口的数据和发送数据给DDR3控制器的信息接收端口;数据存储模块15采用了Altera公司的RAM:2-PORTIP核,RAM的写时钟为锁相环模块11调整后的DDR3控制器的信息发送端口的时钟信号,RAM的读时钟为锁相环模块11调整后的DDR3控制器的信息接收端口的时钟信号,RAM模块支持双向数据传输。
所述地址转换模块13、数据存储模块15、ZQ校准模块23、写操作模块25、读操作模块26不是实现本发明的必要的。
本发明各实施例涉及的锁相环模块、命令译码模块和数据处理模块可以相同。
本发明扩展了FPGA功能,将FPGA作为DDR3系统的DDRmemory一侧,实现了DDR3控制器的复位、读写校准的功能;并且,通过本发明记载的FPGA的实现方案,保证了FPGA和DDR3控制器之间的正确通信。
Claims (6)
1.一种DDR3接口中的FPGA设备,通过FPGA设备作为DDR3系统中的DDR3memory一侧,FPGA根据DDR3控制器的复位、写校准、读校准命令,完成DDR3读写操作前的初始化,其特征在于,所述FPGA设备包括锁相环模块、命令译码模块、地址转换模块、数据处理模块、数据存储模块,其中:
锁相环模块,用于接收DDR3控制器的信息发送端口的时钟信号,并将接收到的时钟信号进行相位和频率调整后作为命令译码模块、地址转换模块、数据处理模块和数据储存模块的时钟信号;
命令译码模块,用于根据DDR3控制器的信息发送端口的时钟信号,对来自DDR3控制器的操作命令进行译码,将译码后的操作命令发送到数据处理模块;
地址转换模块,用于在接收到来自DDR3控制器的操作命令后,根据DDR3控制器的信息发送端口的时钟信号,将来自DDR3控制器的外部输入地址转换为FPGA设备内部存储地址;
数据处理模块,用于接收命令译码模块的操作命令,根据操作命令进行复位、写校准、读校准、ZQ校准操作、写操作和读操作;
数据存储模块,用于存储数据。
2.根据权利要求1所述的一种DDR3接口中的FPGA设备,其特征在于,所述数据存储模块是双端口RAM。
3.根据权利要求1所述的一种DDR3接口中的FPGA设备,其特征在于,所述数据处理模块可进一步划分为写校准模块、读校准模块、ZQ校准模块、数据接收和发送模块、写操作模块、读操作模块,其中:写校准模块用于接收差分时钟信号CK与CK#作为采样时钟,把数据选通信号DQS与DQS#作为采样数据,在时钟信号CK的上升沿对数据信号DQS进行采样,采样数值为0时,将数据信号DQ赋值为0,采样数值为1时,将数据信号DQ赋值为1;读校准模块用于将固定输出突发长度为8bits的01010101数据发送给数据接收和发送模块;ZQ校准模块用于对导通电阻和片上终结电阻进行校准;数据接收和发送模块用于通过DQ信号和DQS信号接收DDR3控制器发送的数据或将发送数据给DDR3控制器;写操作模块用于发送接收数据控制信号给数据接收和发送模块,并等待接收数据完成,数据接收完成后,将接收的数据和接收到的FPGA设备内部存储地址发送给数据存储模块;读操作模块用于发送读取数据控制信号和FPGA设备内部存储地址给数据存储模块,读取存储数据,将读取的数据发送给数据接收和发送模块。
4.一种DDR3接口中FPGA设备的复位操作方法,其特征在于,包括以下步骤:
4.1,FPGA设备上电后等待电源和时钟稳定;
4.2,FPGA设备接收来自DDR3接口中DDR3控制器的信息发送端口的复位管脚的复位信号Reset,收到Reset为高电平后,复位FPGA设备中的所有模块。
5.一种DDR3接口中现场可编程门阵列FPGA设备的写校准方法,其特征在于,包括以下步骤:
5.1,FPGA设备接收来自DDR3控制器的信息发送端口的差分时钟信号CK与CK#和时钟使能信号CKE;
5.2,FPGA设备将自身的时钟信号调整为接收到的DDR3控制器的信息发送端口的时钟信号;
5.3,FPGA设备接收来自DDR3控制器的信息发送端口的操作命令后,根据DDR3控制器的信息发送端口的时钟信号对接收到的操作命令进行译码,确定接收到写校准命令;
5.4,FPGA设备接收来自DDR3控制器的信息发送端口的数据选通信号DQS与DQS#;
5.5,FPGA设备将接收到的差分时钟信号CK与CK#对数据选通信号DQS与DQS#进行上升沿采样,采样值到数据选通信号DQS与DQS#为高电平时,对数据信号DQ赋值为1。
6.一种DDR3接口中现场可编程门阵列FPGA设备的读校准方法,其特征在于,包括以下步骤:
6.1,FPGA设备接收来自DDR3接口中DDR3控制器的信息发送端口的差分时钟信号CK与CK#和时钟使能信号CKE;
6.2,FPGA设备将自身的时钟信号调整为接收到的DDR3控制器的信息接收端口的时钟信号;
6.3,FPGA设备接收来自DDR3控制器的信息发送端口的操作命令后,根据DDR3控制器的信息发送端口的时钟信号对接收到的操作命令进行译码,确定接收到读校准命令;
6.4,FPGA设备按照DDR3控制器的信息接收端口的时钟信号,将固定输出突发长度为8bits的“01010101”数据输出DDR3控制器。
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