KR20000076004A

KR20000076004A - 2진-결합된 캐패시터를 구비한 지연-록 루프

Info

Publication number: KR20000076004A
Application number: KR1019997008090A
Authority: KR
Inventors: 매닝트로이에이.
Original assignee: 린치 마이클 엘.; 마이크론 테크놀로지 인코포레이티드
Priority date: 1997-03-05
Filing date: 1998-03-05
Publication date: 2000-12-26
Also published as: WO1998039846A2; JP2001514812A; US20020057624A1; US6262921B1; US5946244A; US6490207B2; AU6543398A; US20020008556A1; KR100662221B1; US6483757B2; JP3778946B2; US6400641B1; US20010053100A1; US6490224B2; US6256259B1; WO1998039846A3

Abstract

지연-록 루프는 지연라인을 따라 가변용량을생성하기 위해서 캐패시터 뱅크에 2진-결합된 캐패시터를 포함한다. 가변용량에 의해서 가변 지연라인의 지연이 가변될 수 있다. 입력 클럭신호에 응답하여, 가변 지연라인은 레이스 검출회로에서 입력 클럭신호와 비교되는 지연된 출력 클럭신호를 생성한다. 지연된 클럭신호가 입력 클럭신호보다 앞선다면, 레이스 검출회로는 2진-결합된 캐패시터를 제어하는 카운터를 증분한다. 증분된 카운터는 가변 지연라인에 부가적인 용량을 결합함으로써 용량을 증가시켜 지연된 클럭신호의 전파를 지연시킨다. 지연된 클럭신호가 원래의 클럭신호보다 지체된다면, 레이스 검출회로는 카운터를 감분하여 용량을 감소시킴으로서, 가변 지연라인의 지연을 감소시킨다. 레이스 검출회로는 지연된 클럭신호 및 가변 클럭신호가 동기된 시기를 검출하여 그 응답으로 카운터의 증분 또는 감분을 무능화시키는 중재회로를 포함한다.

Description

2진-결합된 캐패시터를 구비한 지연-록 루프{Delay-locked loop with binary-coupled capacitor}

도 1에 도시한 동기 메모리 장치(40)와 같은 많은 고속 집적장치는 소정의 순서로 동작을 수행한다. 이들 동작은 일반적으로 메모리 제어기(44)와 같은 명령 발생기에 의해 발행된 각각의 명령신호에 응하여 수행된다.

이 분야에 숙련된 자는 간결하게 하기 위해서 도 1의 블록도에서 메모리 장치(40)에 인가된 일부 신호가 생략되었음을 알 것이다. 또한, 이 분야에 숙련된 자는 명령신호(COM)는 다른 신호들 혹은 한 패킷의 제어 데이터의 조합으로 구성될 수도 있음을 알 것이다. 어느 경우이든, 신호의 조합 혹은 패킷을 공통적으로 간단히 명령이라 칭한다. 이들 신호 혹은 패킷의 엄밀한 특성은 메모리 장치(40)의 특성에 따를 것이나, 상기 설명된 원리는 동기 DRAM 및 패킷화된 DRAM을 포함하여 많은 유형의 메모리 장치에 적용될 수 있다. 또한, 클럭신호와의 일정한 관계에 따라 명령신호를 발행함에 의한 타이밍 제어에 대해서는 메모리 장치를 참조하여 설명될 것이며, 여기 기술된 원리는 클럭신호에 응답하는 카운터 혹은 스위칭 신호를 이용하는 다른 집적회로에도 적용될 수 있다.

장치(40) 내에서 동작의 타이밍은 내부 클럭신호(CKBUF)에 의해 제어되는 논리 제어회로(42)에 의해서 결정된다. 동기 DRAM에서, 논리 제어 회로(42)는 통상적으로 실현될 수도 있다. 패킷화된 메모리 시스템에서, 논리 제어회로는 명령 순서화 및 디코딩 회로를 포함할 수 있다.

메모리 장치(40) 외부의 신호의 타이밍은 메모리 제어기와 같은 외부 장치(44)에 의해 생성된 외부 클럭신호(CKIN)에 의해 결정된다. 통상, 메모리 장치(40) 내에서 동작은 메모리 장치(40) 외부의 동작에 동기되어야 한다. 예를 들면, 명령 및 데이터는 내부 클럭신호(CKBUF)에 따라 명령 및 데이터 래치(50, 52)를 클럭킹함으로써, 명령 및 데이터 버스(48, 49) 각각을 통해 메모리 장치(40)에 혹은 이로부터 전달된다. 명령버스(48)를 통한 명령 타이밍 및 데이터 버스(49)를 통한 데이터 타이밍은 외부 클럭신호(CKIN)에 의해 제어된다. 외부 클럭신호(CKIN)에 대한 적합한 시간에 버스(48, 49)에 그리고 이로부터 명령 및 데이터를 전달하기 위해서, 내부 클럭신호(CKBUF)는 외부 클럭신호(CKIN)에 동기되어야 한다.

클럭신호(CKBUF, CKIN)가 확실히 동기화될 수 있도록, 내부 클럭신호(CKBUF)는 외부 클럭신호(CKIN)로부터 도출된다. 버퍼 증폭기(46)는 내부 클럭신호(CKBUF)로서 외부 클럭신호(CKIN)가 버퍼된 신호로 생성되도록 외부 클럭신호(CKIN)를 버퍼한다. 버퍼 증폭기(46)는 버퍼된 클럭신호(CKBUF)가 CMOS레벨에서 메모리 장치(40) 내의 회로를 구동할 수 있도록 충분한 이득 및 적합한 레벨 시프팅을 제공하는 종래의 차동 증폭기이다.

버퍼 증폭기(46)는 얼마간의 시간지연을 유발시켜, 버퍼된 클럭신호(CKBUF)가 외부 클럭신호(CKIN)에 대해 위상이 시프트되도록 한다. 위상 시프트가 매우 작은 한, 메모리 장치(40) 내에서 타이밍은 외부 타이밍에 쉽게 동기될 수 있다.

불행히도, 메모리 장치(40)의 동작 주파수가 증가함에 따라, 버퍼 증폭기(46)에 의해 유발된 시간지연은 현저해 질 수 있다. 결국, 메모리 제어기(44)에 의해 공급된 명령 또는 데이터는 버퍼된 클럭신호(CKBUF)의 적합한 에지에서 래치(50, 52)가 활성화되기 전에 데이터 버스(48, 49)로부터 없어질 수도 있다. 외부 클럭(CKIN)에 동기되어 도착하는 명령을 래치(50, 52)가 놓치는 것을 방지하기 위해서, 메모리 장치(40)는 낮은 주파수에서 동작될 수 있다. 그러나, 메모리 장치의 낮은 주파수 동작은 통상 동작속도를 바람직하지 못하게 감소시킨다.

내부 및 외부 타이밍의 동기화를 개선하기 위해서, 도 2에 도시한 종래의 메모리 장치(60)는 버퍼된 클럭신호(CKBUF)를 수신하여 외부 클럭신호(CKIN)에 동기되는 동기화된 클럭신호(CKSYNC)를 생성하는 아날로그 지연-록 루프(62)를 포함한다. 버퍼 메모리(46)의 지연을 보상하기 위해서, 동기화된 클럭신호(CKSYNC)는 버퍼 증폭기(46)의 지연을 벗어난 양만큼, 상기 버퍼된 클럭신호(CKBUF)에 대해 위상이 시프트된다. 동기화된 클럭신호(CKSYNC)가 동기화되고 외부 클럭신호(CKIN)과 동일 위상에 있기 때문에, 명령버스(48) 혹은 데이터 버스(49)를 통해 도착하는 명령 및 데이터는 동기 클럭신호(CKSYNC)를 통해 외부클럭(CKIN)에 동기화될 수 있다.

도 2의 메모리 장치(60)에서 한가지 문제는 종래의 지연-록 루프(62)는 좁은 주파수 대역에 대해서만 동작한다는 것이다. 결국, 메모리 장치(60)는 복수 주파수 환경에서 혹은 광범위한 응용에서는 적합하게 동작할 수 없다.

더구나, 많은 종래의 아날로그 지연-록 루프는 디지털 메모리 구성요소와 언제든 쉽게 집적되지 않는 비교적 복잡한 아날로그 구성요소를 포함한다. 또한, 동작조건이 변할 때, 버퍼 증폭기(46)의 지연이 변할 수 있으며, 그럼으로써 대응하여 위상 시프트에 변동이 야기된다. 그에 따라 지연-록 루프(62)가 동기 클럭신호(CKSYNC)의 위상 시프트를 조정하지 않는다면, 장치(40) 내의 동작은 외부 클럭(CKIN)에 적합하제 동기된 상태에 있지 않게 될 수 있다.

본 발명은 집적회로 장치에 관한 것으로, 특히 집적회로 장치 내의 지연-록 루프 회로에 관한 것이다.

도 1은 메모리 제어기에 의해 구동되며 버퍼된 클럭신호를 생성하는 버퍼 증폭기를 포함하는 종래의 메모리 장치의 블록도.

도 2는 메모리 제어기에 의해 구동되며 버퍼된 클럭신호로부터 동기화된 클럭신호를 생성하는 지연-록 루프를 포함하는 종래의 메모리 장치의 블록도.

도 3은 메모리 제어기의 제어하의 본 발명의 일 실시예에 따른 메모리 장치로서 한 쌍의 디지털 지연-록 루프 및 동기화된 내부 클럭신호를 생성하는 래치회로를 포함하는 메모리 장치의 블록도.

도 4는 도 3의 메모리 장치 내에 선택된 신호의 신호 타이밍도.

도 5는 도 3의 지연-록 루프 중 하나의 개략도.

도 6은 도 5의 지연-록 루프 내에 선택된 신호의 신호 타이밍도.

도 7은 도 5의 지연-록 루프 내의 펄스 발생기의 개략도.

도 8은 도 5의 지연-록 루프 내의 버퍼 모델 회로의 개략도.

도 9는 도 5의 지연-록 루프 내의 레이스 검출회로의 개략도.

도 10은 도 3의 메모리 제어기 및 메모리 장치를 포함하는 컴퓨터 시스템의 블록도.

지연-록 루프는 선택된 입력 주파수에서 입력신호에 응답하여 복수의 위상 시프트된 신호를 생성한다. 지연-록 루프는 지연된 신호를 출력하는 가변 지연회로를 포함한다. 레이스(race) 검출회로는 지연된 클럭신호 및 입력 클럭신호를 수신하며, 지연된 클럭신호가 입력된 클럭신호보다 앞서는지 아니면 지체되는지 여부에 따라, 레이스 검출회로는 카운터의 증분 혹은 감분 신호를 출력한다. 증분 혹은 감분 신호에 응하여, 카운터는 디지털 카운트 신호를 증분하거나 감분한다.

가변 지연회로는 기준전위와 각각의 선택 스위치에 의한 공급전위간에 각각 선택적으로 결합되는 선택가능한 캐패시터 뱅크를 포함한다. 각각의 선택 스위치는 카운터로부터 디지털 카운트 신호의 1비트에 의해 제어된다. 대응하는 비트가 "1"이면, 선택 스위치는 캐패시터를 다른 캐패시터와 병렬로 결합한다. 뱅크의 용량은 선택된 캐패시터의 개수 및 용량에 의해 결정된다. 지연회로의 지연은 용량에 대응하기 때문에, 지연회로의 지연은 디지털 카운트 신호에 의해 제어된다.

뱅크 내의 각각의 캐패시터는 디지털 카운트의 각각의 비트의 순위(significance)에 대응하는 용량을 갖는다. 예를 들면, 디지털 신호의 최상위 비트에 의해 제어되는 캐패시터는 가장 큰 캐패시터이며, 디지털 신호의 최하위 비트에 의해 제어되는 캐패시터는 가장 작은 캐패시터이다.

일 실시예에서, 레이스 검출회로는 한 쌍의 펄스 발생기로부터 형성되며, 각각의 출력은 각각의 게이팅 회로에 결합된다. 게이팅 회로는 각각 제어포트를 포함하며 제어포트에서의 제어신호에 응답하여 각각의 펄스회로로부터 펄스를 통과시키거나 차단한다. 게이팅 회로의 출력은 각각의 래치회로를 구동한다. 래치 회로 각각은 래치가 제어신호를 출력하도록 다른 래치회로에 결합된 게이팅 회로의 제어포트에 결합된 출력을 포함한다. 따라서, 펄스가 제1 게이팅 회로를 통과하여 이의 대응하는 래치를 셋하면, 래치출력은 제2 게이팅 회로를 무능화시켜 제2 래치가 셋되지 못하게 한다.

두 개의 펄스가 이들의 대응하는 게이팅 회로에 거의 동시에 도착한다면, 두 개의 래치는 게이팅 회로가 무능화되기 전에 셋된다. 이들 래치가 셋되는 것에 응하여, 중재회로는 카운터의 클럭킹을 무능화함으로써 디지털 카운트 신호는 일정하게 되고, 그럼으로써 가변 지연회로의 지연을 유지하게 된다.

도 3에 도시한 바와 같이, 본 발명의 일 실시예에 따른 메모리 장치(70)는 외부 장치(44)로부터 외부 클럭신호(CLKIN) 및 명령(COM)의 제어하에 동작한다. 이 분야에 숙련된 자는 명령(COM)은 통상적으로 로우 및 컬럼 주소 스트로브(RAS^*, CAS^*) 혹은 출력 인에이블 신호(OE^*)와 같은 복합신호임을 알 것이다. 대안으로, 명령(COM)은 패킷화된 메모리 시스템에서 한 패킷의 제어 데이터에 포함될 수도 있다.

메모리 장치(70)는 도 1 및 도 2를 참조하여 앞에서 기술한 바와 같이 논리 제어회로(42) 및 버퍼 증폭기(46)를 포함한다. 그러나, 도 2의 장치(60)의 아날로그 지연-록 루프(62)가 아니라, 메모리 장치(70)는 입력 인버터(74), 제1 및 제2 디지털 지연-록 루프(76, 78) 및 래치회로(80)로부터 형성된 동기 클럭회로(72)를 포함한다. 동기 클럭회로(72)의 동작에 대해 도 4-6을 참조하여 설명한다.

입력 클럭신호(CLKIN)에 응답하여, 버퍼 증폭기(46)는 버퍼 증폭기(46)의 응답시간 t_BUF만큼 입력 클럭신호(CLKIN)에 대해 지연되는 버퍼된 클럭신호(CLKBUF)를 출력한다. 제1 지연-록 루프(76)는 인버터(74)로부터 버퍼된 클럭신호(CLKBUF)가 반전된 신호를 수신하며, 제2 지연-록 루프(78)는 버퍼된 클럭신호(CLKBUF)를 직접 수신한다. 도 5를 참조하여 이하 기술되는 바와 같이, 지연-록 루프(76, 78)는 버퍼된 클럭신호(CKBUF)의 하강에지에 응하여 도 4의 세 번째 그래프에 도시한 바와 같은 제1 지연된 클럭(CKa1^*)과, 반전된 버퍼된 클럭신호(CKBUF^*)의 하강에지에 응하여 도 4의 네 번째 그래프에 도시한 바와 같은 제2 지연된 클럭(CKa2^*)을 생성하는 하강에지에 기초한 지연-록 루프이다. 결국, 이하 기술된 동작은 버퍼된 클럭신호(CLKBUF)의 하강에지를 야기하는 외부 클럭신호(CLKIN)의 하강에지에 의해 시간 t₁에서 개시될 것이다. 또한 이하 기술되는 바와 같이, 지연된 클럭신호(CKa1^*, CKa2^*)는 버퍼된 클럭신호(CLKBUF)의 하강 및 상승에지 각각에 동기된다. 클럭신호(CKa1^*, CKa2^*)의 각각의 하강에지는 버퍼 증폭기(46)의 지연시간(t_BUF)과 래치회로(80)의 지연시간(t_LATCH)의 합과 동일한 시간(t_LEAD)만큼, 버퍼된 클럭신호(CLKBUF)의 하강 또는 상승에지보다 앞선다. 따라서, 제1 지연된 클럭신호(CKa1^*)의 하강에지는 대략 래치회로(80)의 지연시간만큼 외부 클럭신호(CLKIN)의 하강에지보다 앞선다. 마찬가지로, 제2 지연된 클럭신호(CKa2^*)의 하강에지는 래치회로(80)의 지연시간만큼 외부 클럭신호(CLKIN)의 상승에지보다 앞선다.

래치회로(80)는 각각의 NAND 게이트(82, 84)의 입력에서, 지연된 클럭신호(CKa1^*, CKa2^*)를 수신한다. 이하 설명되는 바와 같이, 래치회로(80)는 동기화된 클럭신호(CKSYNC)의 하강하는 에지를 생성함으로써 제1 지연된 클럭신호(CKa1^*)의 하강에지들에 응답한다. 래치회로(80)는 동기 클럭신호(CKSYNC)의 상승하는 에지를 생성함으로써 제2 클럭신호(CKa2^*)의 하강에지에 응답한다. 동기화된 클럭신호(CKSYNC)의 상승 및 하강에지는 래치회로(80)의 지연시간(t_LATCH)만큼, 지연된 클럭신호(CKa1^*, CKa2^*)의 하강에지보다 지체되고, 지연된 클럭신호(CKa1^*, CKa2^*)의 하강에지는 래치회로(80)의 지연시간(t_LATCH)만큼 외부 클럭신호(CKIN)보다 앞선다. 그러므로, 동기 클럭신호(CKSYNC)는 외부 클럭신호(CKIN)과 동일 위상으로 된다.

논리 제어회로(42)는 동기 클럭신호(CKSYNC)에 응답하여 메모리 장치(70) 내의 동작 타이밍을 설정한다. 예를 들면, 논리 제어회로(42)는 동기 클럭신호(CKSYNC)에 기초하여 외부 클럭신호(CKIN)의 에지에서 명령버스(48)에 도착하는 명령(COM)을 래치하도록, 동기 클럭신호(CKSYC)의 에지에서 명령 래치(50)를 활성화시킨다. 마찬가지로, 논리 제어회로(42)는 외부 클럭(CLKIN)에 대해 고정된 위상에서 데이터 래치(52)를 활성화시킬 수 있다. 이 분야에 숙련된 자는 다음 설명으로부터, 지연-록 루프(76)에서 신호의 타이밍은 주로 버퍼된 클럭신호(CKBUF)의 하강에지에 의해 정해진다는 것을 알 것이다. 지연-록 루프(78)에 있어서, 인버터(74)는 버퍼된 클럭신호(CKBUF)의 상승에지를 반전된 버퍼된 클럭신호(CKBUF^*)의 하강에지로 변환한다. 그러므로, 지연-록 루프(78)는 반전된 버퍼된 클럭신호(CKBUF^*)의 하강에지에 응답한다. 지연-록 루프(76, 78)에서 타이밍은 하강에지에 의해 제어되기 때문에, 지연-록 루프(76, 78)은 동일할 수 있다. 그러므로, 제1 지연-록 루프(76)에 대해서만 상세히 기술한다.

도 5는 지연-록 루프(76)를 상세히 도시한 것이다. 지연-록 루프(76)는 가변 지연라인(86), 프리셋 회로(88), 레이스 검출회로(90) 및 카운터(92)로 형성된다. 가변 지연라인(86)은 지연-록 루프(76)의 주요 지연소자를 형성하며 펄스 발생기(94)에서의 버퍼된 클럭신호(CLKBUF)를 수신한다. 펄스 발생기(94)는 도 6의 세 번째 그래프에 도시한 바와 같이, 시간 t₃에서 0.5nS 정도의 매우 짧은 상승하는 펄스인 버퍼된 클럭신호(CLKBUF)의 하강에지에 응답하는 종래의 회로이다. 펄스 발생기(94)를 NAND 게이트(96) 및 인버터(98)로 형성한 적합한 펄스 발생기(94)의 한가지 예를 도 7에 도시하였다.

펄스 발생기(94)로부터 출력펄스는 시간 t₄에서 시작하는데, 이것은 펄스 발생기(94)의 지연에 기인하여, 시간 t₃에서, 버퍼된 클럭신호(CLKBUF)의 하강에지에 대해 약간 지연된다. 펄스 발생기(94)로부터 출력펄스는 제1 인버터(100)를 구동하여 반전된 펄스를 시간 t₅에서 출력한다. 시간 t₅에서 반전된 펄스는 제2 인버터(102)를 구동하고 캐패시터 뱅크(106)의 프리차지 입력(104)을 구동한다. 반전된 펄스가 캐패시터 뱅크(106)에 미치는 효과를 먼저 기술하나.

반전된 펄스가 시간 t₅에서 프리차지 입력(104)에 도착할 때, 반전된 펄스는 전원전압(Vcc)와 접지 사이의 각각의 캐패시터(110)와 직렬로 결합된 한 뱅크의 PMOS 트랜지스터(108)를 턴온시킨다. 온된 PMOS 트랜지스터(108)는 전원전압으로부터 이들의 각각의 캐패시터(110)에 전류경로를 제공함으로써 캐패시터(110)는 펄스가 로우인 시간 동안 전원전압(Vcc)으로 프리차지된다. 캐패시터 전압(Vc)은 제2 인버터(102)의 출력에 접속된 공통노드(114)에 각각의 선택 스위치(112)에 의해 결합된다. 도 9를 참조하여 이하 기술되는 바와 같이, 선택 스위치(112) 중 선택된 것들은 카운트 신호(COUNT)의 각각의 비트에 의해 턴온됨으로써, 선택된 캐패시터(110)의 전압은 온된 선택기 스위치에 의해 공통노드(114)에 제공된다.

캐패시터(110)가 병렬로 결합되어 있기 때문에, 캐패시터 뱅크의 용량은 공통노드(114)에 결합된 캐패시터의 합과 같다. 따라서 뱅크의 용량은 카운트 신호(COUNT)에 의해 제어된다. 예를 들면, 카운트 신호(COUNT)의 모든 비트가 하이이면, 모든 캐패시터(110)는 공통노드(114)에 결합되며 공통노드(114)에 나타난 용량은 모든 캐패시터의 용량의 합과 같다. 용량이 동일한 증분으로 가변되게 하기 위해서, 각각의 캐패시터는 2진수로 가중치를 준 용량을 가지며, 여기서 가중치를 주는 것은 카운트 신호(COUNT)의 각각의 비트의 순위에 대응한다. 예를 들면, 최상위 비트(맨 우측)에 의해 제어되는 용량은 제2 상위비트에 의해 제어되는 캐패시터의 용량의 2배를 갖는다. 마찬가지로, 최하위 비트(맨 좌측)에 의해 제어되는 캐패시터는 다음 하위비트에 의해 제어되는 용량의 반을 갖는다.

시간 t₅에 이은 매우 짧은 기간동안(즉, 제2 인버터(102)가 제1 인버터로부터 로우 천이에 응답하기 전에), 온된 PMOS 트랜지스터(108)는 제2 인버터(102)가 공통노드(114)를 통해 캐패시터를 방전하는 동안 캐패시터(110)를 충전한다. PMOS 트랜지스터(108는 제2 인버터(102)보다 더 많은 전류용량을 갖고 있으므로, 공통노드 전압이 상승한다. 제2 인버터(102)의 지연만큼만 시간 t₅에 이은 시간 t₆에서, 제2 인버터(102)의 출력은 하이로 천이하고, 그럼으로써 시간 t₆에서 PMOS 트랜지스터(108)가 캐패시터 전압(Vc)의 전하를 전원전압(Vcc)으로 빠르게 충전할 수 있게 한다. 펄스 발생기(94)로부터 펄스의 상승에지는 이에 따라 시간 t₆에서 캐패시터(110)을 전원전압으로 프리차지한다.

다음 설명으로부터 알 수 있는 바와 같이, 가변 지연라인(86)의 나머지 부분을 통해 펄스 발생기(94)로부터 펄스의 상승에지의 전파(propagation)은 지연-록 로프(76)의 동작에 악영향을 미치지 않는다. 공통노드(114)에서 하이 전압에 응답하여, 제3 인버터(116)는 도 6의 여섯 번째 그래프에 도시한 바와 같이, 시간 t₇에서 NAND 게이트(118)에 로우를 인가한다. NAND 게이트(118)의 제2 입력은 도 6의 8번째 그래프에 도시한 바와 같이, 리셋 펄스 발생기(120) 및 인버터(122)로부터 반전된 펄스를 수신한다. 반전된 펄스는 제3 인버터 출력의 하강에지전에 NAND 게이트(118)에 도착하여 하이 NAND 게이트 출력을 형성한다. 따라서, 인버터(122)로부터 반전된 펄스는 대략 시간 t₅에서 NAND 게이트 출력을 하이로 이미 구동하였기 때문에, 제3 인버터의 하강에지는 NAND 게이트(118)의 출력에 어떠한 영향도 미치지 않는다. NAND 게이트(118)에 인가된 반전된 펄스가 약 시간 t₈에서 끝나기 까지, 제3 인버터(116)의 출력은 로우로 천이되어 있다. 그러므로, NAND 게이트(118)의 출력은 반전된 펄스가 다시 하이로 될 때 로우로 천이하지 않는다.

NAND 게이트(118)의 출력은 도 6의 7번째 그래프에 도시한 바와 같이, 제1 지연된 클럭신호(CLKa1^*)를 형성한다. NAND 게이트(118)의 출력은 상술한 바와 같이 인버터(116)의 출력이 로우로 갈때까지 이미 하이로 구성되기 때문에, 제1 지연된 클럭신호(CLKa1^*)의 상승에지는 인버터(122)로부터 반전된 펄스에 의해 시작되고 펄스는 제3 인버터(116)의 출력에 의해서 지속된다.

NAND 게이트(118)의 출력은 NOR 게이트(126) 및 제1 시프트된 지연된 클럭(CLKb1^*)을 생성하는 인버터(127)로 형성된 지연블록(125)을 구동한다. 그러나, NOR 게이트(126)가 펄스발생기(120)로부터 펄스를 수신하였으며 이의 출력은 제1 지연된 클럭(CLKa1^*)이, 도 6에 도시한 9번째 그래프에 도시한 바와 같이, 하이로 천이하기 전에 이미 로우로 구동되었기 때문에, 지연된 클럭신호(CLKa1^*)의 하이로 가는 천이는 제1 시프트된 지연된 클럭신호(CLKb1^*)에 영향을 미치지 않는다.

지연블록(124)의 출력은 제2 지연블록(13)을 구동하여, 도 6에 10번째 도에 도시한 바와 같이, 제1 시프트된 지연된 클럭신호(CLKb1^*)에 대해 약간 지연된 제2 시프트된 지연된 클럭신호(CLKc1^*)을 생성한다.

제2 시프트된 지연된 클럭신호(CLKc1^*)를 형성하는 것 외에도, 제2 지연블록(130)의 출력은 버퍼 증폭기(46)(도 3)의 지연과 동일한 지연을 갖는 지연 버퍼(128)을 또한 구동한다. 지연버퍼(128)는 버퍼 증폭기(46)의 대략 시간지연만큼, 제2 시프트된 지연된 클럭신호(CLKc1^*)에 대해 지연된 피드백 신호(CLKFB)를 생성한다. 피드백 클럭신호(CLKFB)는 시간 t₉에서 제2 시프트된 지연된 클럭신호(CLKc1^*)의 천이에 응답하여 시간 t₁₂에서 하이로 간다.

도 8에 도시한 바와 같이, 지연버퍼(128)는 일련의 인버터(133) 및 NOR 게이트(135)로 형성되며, 여기서 각각의 NOR 게이트(135)의 제2 입력은 펄스 발생기(120)에 의해 구동된다. 인버터(133) 및 NOR 게이트(135) 각각은 1 게이트 지연만큼, 제2 시프트된 지연된 클럭신호(CLKc1^*)를 지연시킨다.

NOR 게이트(135)는 이들의 제2 입력에서 리셋 펄스 발생기(120)로부터 리셋 펄스를 수신한다. 리셋 펄스는 인버터(100, 102, 116), NAND 게이트(118), 및 지연블록(124, 130)를 우회하기 때문에, 리셋 펄스는 펄스 발생기(94)로부터 펄스에 의해 야기되는 임의의 천이 이전에 NOR 게이트(135)에 도달한다. 그러므로 하이로 가는 리셋 펄스는 NOR 게이트(135)의 출력을 로우로 셋하고 따라서 버퍼된 클럭신호(CLKBUF) 천이 바로 다음에 피드백 클럭신호(CLKFB)를 하이로 셋한다. 로우로 가는 피드랙 클럭신호(CLKFB)이 천이는 레이스 검출회로(90)을 트리거하게 되는데, 리셋 펄스는 어떠한 천이 펄스에 의해서도 잘못하여 상기 천이가 야기되지 못하게 한다. 이러한 잘못하여 로우로 가는 천이가 발생하는 한 예는 지연-록 루프(86)가 록되지 않는 경우에 발생할 수 있다. 제2 인버터(102)로부터 출력이 매우 서서히 감쇠한다면, 버퍼된 클럭신호(CLKBUF)의 후속 하강에지가 펄스 발생기(94) 및 레이스 검출회로(90)에 현재 도착했을 때 제3 인버터(116)에의 입력은 이의 임계전압 이하로 떨어질 수 있다. 펄스 발생기(94)로부터 펄스가 제3 인버터(116)에 도달하기 전에, 제3 인버터(116)는 감쇠하는 공통노드 전압에 응답하여 하이로 가는 천이를 출력한다. 제3 인버터(116)로부터 하이로 가는 천이는 리셋된 NOR 게이트(135)가 버퍼된 클럭신호(CLKBUF)를 계속 하이상태에 있게 하지 못하였다면 버퍼된 클럭신호(CLKBUF)의 로우로 가는 천이를 야기할 수도 있을 것이다. 이러한 잘못 로우로 가는 펄스는 레이스 검출회로를 트리거할 것이며 카운트 신호(COUNT)를 부적절하게 증분 혹은 감분시킬 것이다.

지연버퍼(128)의 지연이 버퍼 증폭기(46)의 특정지연으로 되게 하기 위해서, 4개의 탭핑 스위치(137)를 인버터(133)의 체인 내에 여러 탭핑 위치와 지연버퍼의 출력 사이에 결합한다. 탭핑 스위치(137)가 닫혀질 때, 이들은 한쌍 이상의 인버터(133)를 우회함으로써 지연버퍼(128)의 전체 지연을 감소시킨다.

도 5 및 도 6에서, 펄스 발생기(94)로부터 펄스의 하강에지에 대한 가변 지연라인(86)의 응답에 대해 기술한다. 펄스 발생기(94)로부터 펄스가 시간 t₇에서 로우로 되돌아갈 때, 제1 인버터(100)의 출력은 도 6의 4번째 그래프에 도시한 바와 같이, 하이로 천이한다. 제1 인버터(100)로부터 하이 출력은 모든 PMOS 트랜지스터(108)을 턴오프하므로, 이에 의해서 캐패시터(110)가 전원전압(Vcc)로부터 분리된다. 그 직후에, 시간 t₈에서, 제2 인버터(102)의 출력은 제1 인버터(100)로부터 츨력이 하이로 가는 천이에 응답하여 로우로 천이하려 한다. 그러나, 제2 인버터(102)의 출력은 공통노드(114)의 전압이 온 선택 스위치(112)를 통해 캐패시터(110)에 의해 유지되고 있기 때문에 즉시 로우로 천이하지 않는다.

결국, 제2 인버터(102)의 출력은 인버터(102)의 출력저항 및 공통노드(114)에 결합된 캐패시터(110)의 용량에 의해 정해진 RC 시정수에 따라 감쇠한다. 뱅크의 용량은 카운트 신호(COUNT)에 의해 제어되기 때문에, 카운트 신호(COUNT)는 제2 인버터 출력의 감쇠율을 정한다. 카운트 신호(COUNT)의 초기값 및 이에 따른 초기 감쇠율은 예상된 평균 버퍼 감쇠시간에 기초하여 선택될 수도 있으며, 혹은 단순히 카운터(92)의 가장 작은 혹은 가장 큰 값에서 시작할 수도 있다.

제3 인버터(116)의 출력은 도 6의 제5 그래프에 도시한 바와 같이, 제3 인버터(116)의 임계전압(V_T)으로 감쇠한다. 제2 인버터(102)의 입력에서 하이로 가는 천이와 제3 인버터(116)의 로우로 가는 천이간 시간은 카운트 신호(COUNT)가 전술한 바와 같이 공통노드 전압의 감쇠율을 제어하기 때문에, 카운트 신호(COUNT)에 의해 결정된다.

시간 t₁₀에서 제3 인버터 출력이 천이하는 시간까지, 인버터(122)로부터 프리차지 펄스는 도 6의 8번째 그래프에 도시한 바와 같이, 이미 하이로 다시 되었다. 그러므로, 제3 인버터(116)의 출력이 시간 t₁₀에서 하이로 천이할 때, NAND 게이트(118)의 출력(CLKa1^*)은 시간 t₁₁에서 로우로 천이하는데, 이것은 NAND 게이트(118)의 게이트 지연에 의해 시간 t₁₀에 대해 지연된다. 시간 t₁₁에서 제1 클럭신호(CLKa1^*)의 하강에지는 시간 t₁₂에서 제1 시프트된 지연된 클럭신호(CLKb1^*)이 로우로 천이되게 하며 시간 t₁₃에서 제2 시프트된 지연된 클럭신호(CLKc1^*)이 로우로 천이되게 한다. 그러므로 피드백 클럭신호(CLKFB)는 시간 t₁₄에서 로우로 천이하는데, 이것은 지연버퍼(128)의 지연시간(t_BUF)에 의해 제2 시프트된 지연된 클럭신호(CLKc1^*)에 대해 지연된다.

피드백 클럭(CLKFB) 및 버퍼된 클럭신호(CLKBUF)는 레이스 검출회로(90)의 제1 및 제2 입력에 입력된다. 레이스 검출회로(90)는 클럭신호(CLKFB, CLKBUF)의 하강에지들을 비교하여, 피드백 제어신호(CLKFB)이 앞서는지 아니면 지체되는지 혹은 버퍼된 클럭신호(CLKBUF)에 동기되는지 여부를 판단한다.

피드백 클럭신호(CLKFB)가 도 6의 가장 밑의 그래프에 도시한 바와 같이, 지연시간(τ₁)만큼, 버퍼된 클럭신호(CLKBUF)보다 앞서면, 레이스 검출회로(90)는 활성 로우 UP^*신호 및 카운트 펄스(CPUL)를 카운터(92)에 출력한다. 활성 로우 UP^*신호 및 카운트 펄스(CPUL)에 응답하여, 카운터(92)는 카운트 신호(COUNT)를 증분하고, 그럼으로써 전술한 바와 같이 캐패시터 뱅크(106)의 용량을 증가시킨다. 캐패시터 뱅크(106)의 증가된 용량은 RC 시정수를 증가시켜, 도 6의 5번째 그래프에서 시간 t₁₆과 시간 t₁₇사이에 보인 바와 같이, 제2 인버터(102)로부터 출력된 다음 펄스의 감쇠율을 느리게 한다.

제2 인버터 출력의 감소된 감쇠율은 시간 t₁₇까지 제3 인버터 출력의 로우로 가는 천이를 지연시킨다. 결국, 제1 지연된 클럭신호(CLKa1^*)는 시간 t₁₈에서 로우로 천이하며 피드백 클럭신호(CLKFB)는 시간 t₁₉에서 로우로 되돌아가는데, 이것은 도 6에 맨 밑의 그래프에 도시한 바와 같이 시간지연(τ₂)만큼, 버퍼된 클럭신호(CLKBUF)보다 앞선다. 피드백 클럭신호(CLKFB)의 하이-로우 천이는 캐패시터 뱅크(106)의 증가된 용량에 기인하여 지연되었기 때문에, 버퍼된 클럭신호(CLKBUF)에 대해 피드백 클럭신호(CLKFB)의 리드 시간(τ₂)은 원래의 리드 시간(τ₁)에 대해 감소되었다. 그러나, 피드백 클럭신호(CLKFB)는 여전히 버퍼된 클럭신호(CLKBUF)보다 앞선다. 그러므로, 레이스 검출회로(90)는 또 다른 활성 로우 UP^*신호 및 카운트 펄스(CPUL)을 출력하여 다시 한번 카운터(92)를 증분시킨다. 용량, 및 따라서 제2 인버터 출력의 지연시간은 증가되어 시간 t₂₀까지 제3 인버터 출력의 천이를 더 지연시킨다. 그러므로 제1 지연된 클럭신호(CLKa1^*)는 시간 t₂₁에서 로우로 천이하며 피드백 클럭신호(CLKFB)는 시간 t₂₂에서 로우로 천이한다.

시간 t₂₂에서, 피드백 클럭신호(CLKFB)의 하강에지는 버퍼된 클럭신호(CLKBUF)의 하강에지에 동기된다. 도 9를 참조하여 이하 기술되는 바와 같이, 지연-록 루프(76)이 동기되기 때문에, 레이스 검출회로(90)는 카운트 펄스(CPUL)을 출력하지 않으며, 카운터(92)는 카운트 신호(COUNT)를 증분시키지 않는다.

이 분야에 숙련된 자는 피드백 클럭신호(CLKFB)가 버퍼된 클럭신호(CLKBUF)보다 지체될 때, 레이스 검출회로(90)는 카운터(92)를 감분시킬 수 있다. 용량은 그에 따라 감소할 것이며, 그럼으로써 클럭신호(CLKFB, CLKBUF)가 동기될 때까지 가변 지연라인(86)의 지연시간을 감소시킨다.

도 9는 레이스 검출회로(90)의 한 회로 실현을 도시한 것이다. 레이스 검출회로(90)는 제1 펄스 발생기(130)에서 피드백 클럭신호(CLKFB) 및 제2 펄스 발생기(132)에서 버퍼된 클럭신호(CLKBUF)를 수신한다. 펄스 발생기(130, 132) 각각은 도 7의 펄스 발생기(94)의 구조와 유사하다. 따라서, 펄스 발생기(130, 132)는 클럭신호(CLKFB, CLKBUF) 각각의 하강에지에 응답하여 짧은 출력펄스를 생성한다.

펄스 발생기(130, 132)로부터 출력펄스는 상보적인 트랜지스터(138, 140 및 142, 144) 쌍에 의해 형성된 쌍을 포함하는 각각의 게이팅 회로(134, 136)에 입력된다. 제1 게이팅 회로(134)에서, NMOS 트랜지스터(138)의 게이트는 제1 제어신호(CON1)에 의해 제어되며 PMOS 트랜지스터(140)의 게이트는 반전된 제1 제어신호(CON1^*)에 의해 제어된다. 제1 제어신호(CON1)가 하이일 때, 이들 두 개의 트랜지스터(138, 140)이 온되고 펄스 발생기(130)의 출력은 제1 래치 회로(146)에 결합된다.

제1 제어신호(CON1)이 로우일 때, 양 트랜지스터(138, 140)은 오프됨으로써 제1 래치회로(146)을 제1 펄스 발생기(130)로부터 분리하게 된다. 더욱이, 반전된 제1 제어신호(CON1^*)는 기준 트랜지스터(150)을 턴온함으로써 트랜지스터(138, 140)이 오프할 때는 언제나 제1 래치회로(146)의 입력을 접지시킨다.

제2 게이팅 회로(136)에서, NMOS 트랜지스터(142)는 제2 제어신호(CON2)에 의해서 제어되며 PMOS 트랜지스터(144)는 반전된 제2 제어신호(CON2^*)에 의해 제어된다. 제2 제어신호(CON2)이 하이일 때, 트랜지스터(142, 144)는 온되고 제2 펄스 발생기(132)의 출력은 제2 래치 회로(148)에 결합된다.

제2 제어신호(CON2)이 로우일 때, 트랜지스터(142, 144)가 오프되고, 그럼으로써 제2 래치회로(148)을 제2 펄스 발생기(132)로부터 분리시킨다. 더욱이, 반전된 제2 제어신호(CON2^*)는 제2 기준 트랜지스터(152)를 턴온하여 제2 래치 회로(148)의 입력을 접지시킨다.

제1 래치 회로(146)의 출력은 카운터(92)에 대한 UP^*신호를 생성하기 위해서 한 쌍의 인버터(154)를 통해 버퍼된다. 더욱이, 래치회로(146, 148)의 출력은 카운터(92)에 대한 제어펄스(CPUL)를 생성하는지 여부를 판정하는 중재회로(156)에 입력된다.

레이스 검출회로(90)의 동작에 대해서, 피드백 클럭신호(CLKFB)가 버퍼된 클럭신호(CLKBUF)보다 앞서는 경우와, 피드백 클럭신호(CLKFB)가 버퍼된 클럭신호(CLKBUF)보다 지체되는 경우, 피드백 클럭신호(CLKFB)가 버퍼된 클럭신호(CLKBUF)와 동기되는 경우에 대해 설명한다. 그러므로, 각각의 게이팅 회로(134, 136)은 이의 각각의 펄스 발생기(130, 132)의 출력을 각각의 래치회로(146, 148)의 입력에 결합한다.

피드백 클럭신호(CLKFB)가 버퍼된 클럭신호(CLKBUF)보다 앞선다면, 제1 펄스 발생기(130)는 제2 펄스 발생기(132)보다 먼저, 하이로 가는 펄스를 출력한다. 제1 펄스 발생기(130)로부터 펄스는 게이팅 회로(134)로부터 제1 래치회로(146) 내의 제1 NOR 게이트(160)로 직접 전달된다. 하이로 가는 펄스에 응답하여, 제1 NOR 게이트(160)는 제2 제어신호(CON2)을 형성하는 로우 출력을 생성한다. 로우 제2 제어신호(CON2)는 트랜지스터(142, 144)를 턴오프하여, 그럼으로써 펄스 발생기(132)를 제2 래치회로(148)로부터 분리한다. 결국, 제2 펄스 발생기(132)가 이의 펄스를 출력할 때, 펄스는 제2 래치회로(148)에 도달하지 않는다. 결국, 제2 래치회로(148)의 출력은 제1 래치회로(146)의 출력이 먼저 로우로 천이한다면 하이로 남아있다.

제1 래치 출력의 로우 천이는 버퍼(154)를 통과하여 카운터(92)에 입력되는 활성 로우 UP^*신호를 생성한다. 더욱이, 래치회로(146, 148)의 출력은 중재회로(156)에 인가된다. 중재회로(156) 내에서, 제1 래치(146)의 로우로 가는 출력에 의해서 NAND 게이트(164)는 하이로 가는 신호를 출력하게 된다. NAND 게이트(164)에의 양 입력이 이전에는 하이였기 때문에, 로우로 가는 래치 출력에 의해서 NAND 게이트 출력은 하이로 천이하게 된다. NAND 게이트(164)의 하이출력은 한 쌍의 지연회로(166, 168)에 의해 지연되며, 이어서 인버터(169)에서 반전되어 지연된 로우로 가는 신호를 생성한다. 지연된 로우로 가는 신호는 제2 입력에서 로우 UP^*신호를 수신하는 3입력 NOR 게이트(170)에 입력된다.

3입력 NOR 게이트(170)에 제3 입력은 래치(146, 148)의 출력에 의해 구동되는 NOR 게이트(176)로부터 온다. 제2 래치출력이 하이이기 때문에, NOR 게이트(176)는 3입력 NOR 게이트(170)에 로우신호를 제공한다. 초기에(즉, NAND 게이트(164)로부터 하이로 가는 천이로 인해서, 로우로 가는 입력이 3입력 NOR 게이트(170)로 가기전에), 인버터(169)는 NOR 게이트(176)의 출력을 하이로 유지하는 3입력 NOR 게이트(170)에 하이 전압을 공급한다. 결국, NOR 게이트(176)로부터 로우신호는 3입력 NOR 게이트(170)의 출력에 악영향을 미치지 않는다.

NAND 게이트(164)로부터 지연된 상승에지로 인해서 인버터(169)가 로우로 가는 신호를 3입력 NOR 게이트(170)에 제공할 때, NOR 게이트(170)에의 모든 3개의 입력은 로우가 된다. 그 응답으로, NOR 게이트(170)의 출력은 하이로 천이한다. 하이 천이는 인버터(172)에 의해서 로우 천이로 변환된다. 이어서 로우로 가는 천이는 카운트 펄스(CPUL)을 생성하는 펄스 발생기(173)에 인가된다. 따라서, 레이스 검출회로(90)는 버퍼된 클럭신호(CLKBUF)보다 앞서는 피드백 클럭(CLKFB)에 응답하여 활성 로우 UP^*신호 및 카운트 펄스(CPUL)을 카운터(92)에 공급함으로써, 카운트 신호(COUNT)를 증분시킨다. 3입력 NOR 게이트(170)를 활성화하는 것 이외에도, NAND 게이트(164)로부터 하이로 가는 펄스는 펄스 발생기(175) 및 버퍼(177)를 포함하는 지연회로를 통해 피드백되어 래치회로(146, 148)를 리셋하도록 리셋펄스를 공급한다.

버퍼된 클럭신호(CLKBUF)가 피드백 클럭신호(CLKFB)보다 앞서면, 제2 펄스 발생기(132)는 제2 게이팅 회로(136)을 거쳐 제2 래치회로(148)의 출력을 로우로 구동하는 펄스를 출력한다. 제2 래치회로(148)의 출력은 제1 제어신호(CON1)을 형성한다. 그러므로, 제2 래치(148)의 로우로 가는 출력은 트랜지스터(138, 140)을 턴오프함으로써, 제1 래치회로(146)으로부터 제1 펄스 발생기(130)를 분리시키게 된다. 제1 펄스 발생기(130)가 펄스를 출력할 때, 오프된 트랜지스터(138, 140)는 펄스가 제1 래치회로(146)에 도달하지 못하게 차단한다. 그러므로, 제1 래치 회로(146)의 출력은 하이 상태에 있게 되고, UP^*신호는 비활성 하이 상태에 있게 된다.

제2 래치회로(148)로부터 로우로 가는 천이에 의해서 NAND 게이트(164)의 출력은 하이로 천이하게 됨으로써 인버터(172)는 펄스 발생기(173)에 로우로 가는 천이를 제공하게 된다. 그 응답으로, 펄스 발생기(173)는 카운트 펄스(CPUL)를 출력한다. 따라서, 버퍼된 클럭신호(CLKBUF)보다 지체된 피드백 클럭신호(CLKFB)에 응답하여, 레이스 검출회로(90)는 비활성 UP^*신호 및 카운트 펄스(CPUL)을 카운터(92)에 출력함으로써 카운터(92)로 하여금 카운트 신호(COUNT)를 감분시키게 한다.

클럭신호(CLKBF, CLKBUF)의 하강에지가 거의 동시에 도달한다면, 2개의 펄스 발생기(130, 132)는 대략 동시에 펄스를 출력한다. 펄스가 게이팅 회로(134, 136)을 통과함으로써, 래치회로(146, 148) 모두의 출력을 로우로 구동한다. 펄스는 게이팅 회로(134, 136)를 통과한 후 제어신호(CON1, CON2)이 로우로 가므로, 어느 펄스도 차단되지 않는다. 제1 래치회로(146)로부터의 로우 출력은 UP^*신호가 활성 로우로 가게 한다. 더욱이, 로우 출력에 의해서 중재회로(156) 내의 NOR 게이트(176)는 3입력 NOR 게이트(170)에 하이신호를 출력하게 된다. 인버터(169)로부터 하이 출력에 기인하여 이미 로우였던 3입력 NOR 게이트(170)의 출력은 로우인 상태에 있게 된다.

래치회로(146, 148)로부터 로우 출력은 NAND 게이트(164)의 출력이 하이로 가게 한다. NAND 게이트(164)의 하이로 가는 출력은 지연회로(166, 168)에 의해 지연되고, 인버터(169)에 의해 반전되어 3입력 NOR 게이트(170)에 지연된, 로우로 가는 천이를 생성한다. 인버터(169)로부터 로우로 가는 신호가 3입력 NOR 게이트(170)에 도달할 때, NOR 게이트(176)은 3입력 NOR 게이트(170)의 한 입력을 이미 하이로 되게 하였기 때문에, 3입력 NOR 게이트(170)에 영향을 미치지 못한다. 결국, 3입력 NOR 게이트(170)의 출력은 인버터(169)로부터 로우로 가는 천이에 응답하여 하이로 천이하지 않는다. 그러므로, 인버터(172)는 로우로 가는 천이를 펄스 발생기(173)에 출력하지 않으며, 펄스 발생기(173)은 카운트 펄스(CPUL)를 카운터(92)에 공급하지 않는다. 따라서, 카운터(92)로부터 카운트 신호(COUNT)는 증분되거나 감분되지 않는다. 요약하여, 피드백 클럭신호(CLKFB) 및 버퍼된 클럭신호(CLKBUF)가 동기되었을 때, 카운트 신호(COUNT)는 일정하게 되고 지연라인(86)의 지연은 그대로 유지된다.

도 10은 도 3의 메모리 장치(70) 및 메모리 제어기(44)를 포함하는 컴퓨터 시스템(200)의 블록도이다. 컴퓨터 시스템(200)은 원하는 계산 및 작업을 수행하는 소프트웨어를 실행하는 것과 같은 컴퓨터 기능을 수행하는 프로세서(202)를 포함한다. 프로세서(202)는 메모리 제어기(44)를 활성화시키기 위해서 명령 및 데이터 버스(210)를 포함한다. 키패드 혹은 마우스와 같은 하나 이상의 입력장치(204)는 프로세서(202)에 결합되어 조작자가 그에 수동으로 데이터를 입력할 수 있게 한다. 하나 이상의 출력장치(206)는 프로세서(202)에 결합되어 프로세서(202)에 의해 발생된 데이터를 디스플레이하거나 아니면 출력한다. 출력장치의 예로서는 프린터 및 비디오 디스플레이기를 포함한다. 하나 이상의 데이터 저장장치(208)는 프로세서에 결합되어 외부 저장매체(도시 없음)로부터 데이터를 저장하거나 데이터를 수신한다. 저장장치(208) 및 저장매체의 예로서는 하드 및 플로피 디스크, 테이프 카셋트 및 콤팩트 디스크 독출전용 메모리를 수락하는 드라이브를 포함한다.

본 발명은 여기서는 바람직한 실시예에 의해 기술하였으나, 본 발명의 정신 및 범위에서 벗어남이 없이 여러 가지 수정이 행해질 수 있다. 예를 들면, 지연-록 루프(76)를 메모리 장치(70)에 대한 클럭원으로서 기술하였으나, 이 분야에 숙련된 자는 지연-록 루프(76)는 메모리 제어기(44) 내에서 타이밍을 제어하는 것을 포함하여, 많은 응용에서, 혹은 동기화된 클럭신호를 이용하는 임의의 다른 응용에서 유용할 수 있음을 알 것이다. 더욱이, 캐패시터 뱅크(106)을 하나의 노드에 결합된 것으로서 기술하였으나, 일부 응용에서는 한 캐패시터 뱅크(106) 이상을 포함하거나 가변 지연회로(88)을 따라 격리된 위치에 캐패시터(110)를 결합하는 것이 바람직할 수 있다. 더욱이, 펄스 발생기(94, 120, 130, 132) 및 중재 회로(156)를 포함하여 여러 가지 구성요소에 대해 다양한 논리 구조를 채용할 수 있다. 또한, 카운터(92)는 피드백 클럭신호(CLKFB)가 버퍼된 클럭신호(CLKBUF)보다 앞서거나 지체될 때 1만큼 증분되거나 감분되는 것으로서 기술되었다. 이 분야에 숙련된 자는 카운터(92)는 1이외의 값만큼 증분될 수도 있으며, 카운터(92)를 증분 혹은 감분시키기 위해서 보다 정교한 알고리즘이 사용된다면 보다 빠르게 지연-록 루프(76, 78)이 록될 수 있음을 알 것이다. 따라서, 본 발명은 첨부된 청구범위에 의한 것을 제외하곤 한정되지 않는다.

Claims

선택된 주파수를 갖는 입력신호에 응답하여 지연된 출력신호를 생성하도록 된 지연-록 루프(delay-locked loop)에 있어서,

입력단자, 출력단자, 및 제어 입력단자를 가지며, 상기 제어 입력단자에 인가되도록 된 디지털 제어신호에 응답하는 가변 용량을 갖는 캐패시터 뱅크를 포함하며, 상기 입력신호에 응답하여 상기 출력단자에서, 상기 용량에 대응하는 지연만큼 상기 입력신호에 대해 지연된 출력신호를 제공하도록 동작하는 가변 지연회로와,

상기 입력단자에 결합된 제 1 입력, 상기 출력단자에 결합된 제2 입력, 및 상기 제어 입력단자에 결합된 제어출력을 가지며, 상기 입력신호 및 상기 지연된 출력신호의 상대적인 위상들에 응답하여 상기 제어 출력에서 디지털 제어신호를 제공하도록 구성된 비교회로를 포함하는 지연-록 루프.
제1항에 있어서, 상기 비교회로는,

제1 및 제2 입력을 포함하며, 상기 입력신호보다 앞서거나 지체되는 지연된 출력신호의 에지(edge)를 나타내는 조정신호를 제공하는 위상출력을 갖는 에지 비교회로와,

상기 위상출력에 결합된 카운터를 가지며, 상기 디지털 신호를 생성하도록 동작하며, 상기 조정신호에 응답하여 상기 디지털 신호를 변화시켜 상기 용량을 증가 혹은 감소시키도록 상기 조정신호에 응답하는 카운터를 포함하는 지연-록 루프.
제2항에 있어서, 상기 에지 비교회로는 주 입력단자의 입력신호보다 앞서는 상기 지연입력단자에서의 지연신호에 응답하여 용량증가를 지시하는 업 신호를 출력하도록 동작하는 레이스 회로를 포함하는 지연-록 루프.
제3항에 있어서, 상기 레이스 회로는 주 입력단자의 입력신호보다 지체되는 지연입력단자의 지연신호에 응답하여 용량감소를 지시하는 다운 신호를 출력하도록 동작하는 레이스 회로를 포함하는 지연-록 루프.
제3항에 있어서, 상기 카운터는 상기 업(up) 신호 및 상기 디지털 신호를 증분시키는 카운트 펄스에 응답하며, 상기 레이스(race) 회로는 주 입력단자의 입력신호보다 앞서는 상기 지연입력단자에서의 지연신호에 응답하여 상기 카운트 펄스를 출력하도록 동작하는 지연-록 루프.
제5항에 있어서, 상기 레이스 회로는 상기 지연 입력단자의 지연신호가 상기 주 입력단자의 입력신호에 동기될 때 상기 카운트 펄스를 금지하도록 구성된 중재회로를 더 포함하는 지연-록 루프.
제1항에 있어서, 상기 캐패시터 뱅크(bank)는,

병렬로 결합된 복수의 캐패시터와,

상기 캐패시터 각각에 각각 결합되어 있고, 상기 각각의 캐패시터가 나머지 캐패시터들로부터 선택적으로 결합해제되도록 상기 디지털 제어신호 중 선택된 비트에 각각이 응답하는 복수의 선택 스위치를 포함하는 지연-록 루프.
제7항에 있어서, 상기 가변 지연회로는,

상기 캐패시터들에 결합되어 있고 상기 입력신호에 응답하여 상기 캐패시터들을 선택된 전압으로 프리차지(precharge)하는 프리차지 회로, 상기 에지 비교회로는 주 입력단자의 입력신호보다 앞서는 상기 지연입력단자에서의 지연신호에 응답하여 용량증가를 지시하는 업 신호를 출력하도록 동작하는 레이스 회로를 포함하며,

상기 프리차지 회로에 결합되어 있고 상기 캐패시터를 제어가능하게 방전하도록 구성된 방전회로와,

상기 캐패시터에 결합된 검출입력단자와 검출기 출력단자를 가지며, 상기 캐패시터 전압이 선택된 임계전압 이하로 방전할 때 지연된 중간 신호를 생성하도록 동작하는 전압 검출기와,

상기 검출기 출력단자에 결합된 입력단자를 가지며, 상기 중간신호에 응답하여 상기 지연된 신호를 생성하도록 응답하는 출력단을 포함하는 지연-록 루프.
제8항에 있어서, 상기 출력단은 복수의 직렬로 결합된 고정된 지연회로를 포함하는 지연-록 루프.
제9항에 있어서, 상기 출력단은 상기 하나 이상의 고정된 지연회로와 병렬로 결합된 선택적으로 프로그램가능한 우회회로를 더 포함하는 지연-록 루프.
지연-록 루프용 가변 지연회로에 있어서,

입력단자와,

출력단자와,

기준단자와,

상기 제1 입력단자에 결합된 제1 입력 및 제1 버퍼 출력을 갖는 제1 버퍼와,

상기 제1 버퍼출력에 결합된 제2 입력, 및 상기 출력단자에 결합된 제2 버퍼출력을 갖는 제2 버퍼와,

상기 제1 버퍼 출력과 상기 기준단자간에 선택적으로 결합될 수 있는 제1 패캐시터와,

상기 제1 버퍼 출력과 상기 기준단자간에 선택적으로 결합될 수 있는 제2 캐패시터와,

상기 제1 출력과 상기 제1 기준단자 사이에서, 상기 제1 캐패시터에 직렬로 결합되어 있고, 제1 스위칭 입력을 가지며, 이 제1 스위칭 입력에서의 선택신호에 응답하여 상기 제1 버퍼 출력과 상기 기준단자간에 상기 제1 캐패시터를 선택적으로 결합하는 제1 분리 스위치를 포함하는 지연-록 루프용 가변 지연회로.
제11항에 있어서, 상기 제2 버퍼는 인버터인 지연-록 루프용 가변 지연회로.
제11항에 있어서, 상기 가변 지연회로는 기준 입력신호에 대한 지연을 갖는 시프트된 입력신호로 사용하기 위한 것이며, 상기 입력신호의 지연에 대응하는 모델 회로 지연을 갖는 상기 제1 및 제2 버퍼에 직렬로 결합된 모델 회로를 더 포함하는 지연-록 루프용 가변 지연회로.
제13항에 있어서, 상기 모델회로는,

상기 제1 및 제2 버퍼에 직렬로 결합된, 직렬접속의 지연 소자 체인 및

하나 이상의 지연소자를 우회하도록 선택적으로 프로그램가능한 우회 회로를 포함하는 지연-록 루프용 가변 지연회로.
제11항에 있어서, 상기 제1 입력단자에 결합되어 있으며 상기 제1 입력에서의 클럭신호에 응답하여 상기 제1 캐패시터를 프리차지하는 프리차지 회로를 더 포함하는 지연-록 루프용 가변 지연회로.
제15항에 있어서, 상기 프리차지 회로에 결합되어 있으며 상기 제1 캐패시터를 제어가능하게 방전하도록 구성된 방전회로와,

상기 제1 캐패시터에 결합된 검출입력단자와 검출기 출력단자를 가지며, 상기 캐패시터 전압이 선택된 임계전압 이하로 방전할 때 지연된 중간 신호를 생성하도록 동작하는 전압 검출기 및

상기 검출기 출력단자에 결합된 입력단자를 가지며, 상기 중간신호에 응답하여 상기 지연된 신호를 생성하도록 응답하는 출력단을 포함하는 지연-록 루프용 가변 지연회로.
제16항에 있어서, 상기 가변 지연회로는 기준 입력신호에 대한 지연을 갖는 시프트된 입력신호로 사용하기 위한 것이며, 상기 입력신호의 지연에 대응하는 모델 회로 지연을 갖는 상기 제1 및 제2 버퍼에 직렬로 결합된 모델 회로를 더 포함하는 지연-록 루프용 가변 지연회로.
제17항에 있어서, 상기 모델회로는,

상기 제1 및 제2 버퍼에 직렬로 결합된, 직렬접속의 지연 소자 체인 및

하나 이상의 지연소자를 우회하도록 선택적으로 프로그램가능한 우회 회로를 포함하는 지연-록 루프용 가변 지연회로.
입력된 클럭신호에 응답하는 메모리 장치에 있어서,

명령 입력단자와,

클럭 입력단자와,

메모리 어레이와,

상기 클럭입력단자에 결합된 증폭기 입력 및 버퍼 출력을 가지며, 상기 증폭기 입력에 상기 입력된 클럭신호에 응답하여 상기 입력 클럭신호에 대해 위상 시프트를 갖는 버퍼된 클럭신호를 생성하는 버퍼 증폭기와,

상기 버퍼된 클럭신호에 응답하여 위상 시프트된 신호를 생성하도록 된 것으로서,

상기 버퍼출력에 결합된 입력단자, 출력단자, 및 제어 입력단자를 가지며, 상기 제어입력단자에 인가되도록 된 디지털 제어신호에 대응하는 가변용량을 갖는 캐패시터 뱅크를 포함하며, 상기 버퍼된 클럭신호에 응답하여 상기 출력단자에서, 상기 용량에 대응하는 지연만큼 상기 버퍼된 클럭신호에 대해 지연된 출력신호를 제공하도록 동작하는 가변 지연회로 및

상기 입력단자에 결합된 제1 입력, 상기 출력단자에 결합된 제2 입력, 및 상기 제어 입력단자에 결합된 제어출력을 가지며, 상기 버퍼된 클럭신호와 상기 지연된 출력신호의 상대 위상들에 응답하여 상기 제어출력에서 상기 디지털 제어신호를 제공하도록 구성된 비교회로를 포함하는 위상-록 루프 및

상기 명령입력단자에 결합된 명령입력, 상기 지연-록 루프의 출력단자에 결합된 클럭입력, 및 상기 메모리 어레이에 결합된 제어출력을 가지며, 상기 지연된 출력신호에 응답하여 상기 메모리 어레이에 및 이로부터 데이터의 전송을 제어하도록 구성된 제어회로를 포함하는 메모리 장치.
제19항에 있어서, 상기 가변 지연회로는 상기 출력단자와 상기 제2 입력간에 결합된 모델 회로를 더 포함하며, 상기 모델회로는 상기 버퍼 증폭기의 지연에 대응하는 모델 회로지연을 갖는 메모리 장치.
제19항에 있어서, 상기 비교회로는,

제1 및 제2 입력을 포함하며 위상출력을 가지며, 상기 입력신호보다 앞서거나 지체되는 지연된 출력신호의 에지를 나타내는 조정신호를 제공하도록 응답하는 에지 비교회로 및

상기 위상출력에 결합된 카운터를 가지며, 상기 디지털 신호를 생성하도록 동작하며, 상기 조정신호에 응답하여 상기 디지털 신호를 변화시켜 상기 용량을 증가 혹은 감소시키도록 상기 조정신호에 응답하는 카운터를 포함하는 메모리 장치.
제21항에 있어서, 상기 에지 비교회로는 주 입력단자의 입력신호보다 앞서는 상기 지연입력단자에서의 지연신호에 응답하여 용량증가를 지시하는 업 신호를 출력하도록 동작하는 레이스 회로를 포함하는 메모리 장치.
제22항에 있어서, 상기 레이스 회로는 주 입력단자의 입력신호보다 지체되는 지연입력단자의 지연신호에 응답하여 용량감소를 지시하는 다운 신호를 출력하도록 동작하는 레이스 회로를 포함하는 메모리 장치.
제22항에 있어서, 상기 카운터는 상기 업 신호 및 상기 디지털 신호를 증분시키는 카운트 펄스에 응답하며, 상기 레이스 회로는 주 입력단자의 입력신호보다 앞서는 상기 지연입력단자에서의 지연신호에 응답하여 상기 카운트 펄스를 출력하도록 동작하는 메모리 장치.
제24항에 있어서, 상기 레이스 회로는 상기 지연 입력단자의 지연신호가 상기 주 입력단자의 입력신호에 동기될 때 상기 카운트 펄스를 금지하도록 구성된 중재회로를 더 포함하는 메모리 장치.
제19항에 있어서, 상기 캐패시터 뱅크는,

병렬로 결합된 복수의 캐패시터 및

상기 캐패시터 각각에 각각 결합되어 있고, 상기 각각의 캐패시터가 나머지 캐패시터들로부터 선택적으로 결합해제되게 상기 디지털 제어신호 중 선택된 비트에 각각이 응답하는 복수의 선택 스위치를 포함하는 메모리 장치.
제19항에 있어서, 상기 가변 지연회로는,

상기 캐패시터들에 결합되어 있고 상기 입력신호에 응답하여 상기 캐패시터들을 선택된 전압으로 프리차지하는 프리차지 회로, 상기 에지 비교회로는 주 입력단자의 입력신호보다 앞서는 상기 지연입력단자에서의 지연신호에 응답하여 용량증가를 지시하는 업 신호를 출력하도록 동작하는 레이스 회로를 포함하며,

상기 프리차지 회로에 결합되어 있고 상기 캐패시터를 제어가능하게 방전하도록 구성된 방전회로와,

상기 캐패시터에 결합된 검출입력단자와 검출기 출력단자를 가지며, 상기 캐패시터 전압이 선택된 임계전압 이하로 방전할 때 지연된 중간 신호를 생성하도록 동작하는 전압 검출기 및

상기 검출기 출력단자에 결합된 입력단자를 가지며, 상기 중간신호에 응답하여 상기 지연된 신호를 생성하도록 응답하는 출력단을 포함하는 메모리 장치.
제27항에 있어서, 상기 출력단은 복수의 직렬로 결합된 고정된 지연회로를 포함하는 메모리 장치.
제28항에 있어서, 상기 출력단은 상기 하나 이상의 고정된 지연회로와 병렬로 결합된 선택적으로 프로그램가능한 우회회로를 더 포함하는 메모리 장치.
입력된 클럭신호에 응답하여, 동기화되고 지연된 클럭신호를 생성하는 방법에 있어서,

상기 입력된 클럭 신호에 대해 제1 지연을 갖는 버퍼된 클럭신호를 생성하도록 상기 입력 클럭신호를 버퍼하는 단계와,

상기 버퍼된 클럭신호의 제1 에지에 응답하여 캐패시터 뱅크를 충전 전압으로 충전하는 단계와,

상기 캐패시터 뱅크를 충전한후에, 제어가능하게 상기 캐패시터 뱅크를 방전하는 단계와,

상기 캐패시터 뱅크의 전압을 감시하는 단계와,

임계치 이하로 떨어지는 상기 감시된 전압에 응답하여, 피드백 클럭신호의 에지를 생성하는 단계와,

상기 피드백 클럭신호의 에지를 상기 버퍼된 클럭신호의 제2 에지와 비교하는 단계와,

상기 피드백 클럭신호의 에지가 상기 버퍼된 클럭신호의 제2 에시보다 앞선다면, 상기 캐패시터 뱅크의 용량을 증가시키는 단계 및

상기 피드백 클럭신호의 에지가 상기 버퍼된 클럭신호이 제2 에지보다 지체된다면, 상기 캐패시터 뱅크의 용량을 감소시키는 단계를 포함하는 지연된 클럭신호 생성방법.
제30항에 있어서, 상기 캐패시터 뱅크의 용량을 설정하도록 카운트 신호를 생성하는 단계를 더 포함하며, 상기 용량을 증가시키는 단계는 상기 카운트 신호를 증분 혹은 감분시키는 단계를 더 포함하는 지연된 클럭신호 생성방법.
제31항에 있어서, 상기 피드백 클럭신호의 에지와 상기 버퍼된 클럭신호의 에지가 동기되었는지 여부를 판단하는 단계 및

상기 피드백 클럭신호 및 상기 버퍼된 클럭신호의 에지들이 동기되었다면 상기 카운트 신호의 증분 혹은 감분을 금지시키는 단계를 더 포함하는 지연된 클럭신호 생성방법.
제30항에 있어서, 상기 용량을 증가시키는 단계는 복수의 캐패시터를 병렬로 결합하는 단계를 포함하는 지연된 클럭신호 생성방법.
제30항에 있어서, 상기 피드백 클럭신호의 에지를 상기 입력 클럭신호의 에지와 비교하는 상기 단계는,

상기 피드백 클럭신호의 에지에 응답하여 제1 펄스를 생성하는 단계와,

상기 입력 클럭신호의 에지에 응답하여 제2 펄스를 생성하는 단계와,

상기 제2 펄스에 응답하여 상기 제1 펄스의 전송경로를 차단하는 단계와,

상기 제1 펄스에 의해 상기 제2 펄스의 전송경로를 차단하는 단계 및

각각의 전송경로가 차단되기 전에 상기 제1 혹은 제2 펄스 중 어느 하나가 상기 각각의 전송경로를 완료하였는지 여부를 판정하는 단계를 포함하는 지연된 클럭신호 생성방법.
입력된 클럭신호에 대해 지연-록 로프를 록시키는 방법에 있어서,

디지털 카운트를 제공하는 단계와,

상기 입력된 클럭신호의 에지에 응답하여 펄스를 생성하는 단계와,

상기 카운트에 대응하는 지연시간을 갖는 지연회로로 상기 펄스를 지연시켜 피드백 클럭신호를 생성하는 단계와,

상기 피드백 클럭신호를 상기 입력된 클럭신호와 비교하는 단계와,

상기 입력된 클럭신호보다 앞서거나 지체된 상기 피드백 클럭신호를 나타내는 신호를 생성하는 단계와,

상기 피드백 클럭신호가 상기 입력된 클럭신호보다 앞선다면, 상기 카운트를 증분 혹은 감분하는 단계 및

상기 증분되거나 감분된 카운트에 응답하여 상기 지연시간을 증가시키는 단계를 포함하는 지연-록 루프 록 방법.
제35항에 있어서, 상기 지연회로로 상기 펄스를 지연시키는 상기 단계는,

용량을 선택된 전압으로 충전하는 단계와,

상기 펄스에 응답하여 상기 캐패시터를 제어가능하게 충전 혹은 방전하는 단계와,

상기 캐패시터 전압이 임계전압을 통과하는 시기를 검출하는 단계 및

상기 임계전압을 통과하는 캐패시터 전압에 응답하여 지연된 펄스를 생성하는 단계를 포함하는 지연-록 루프 록 방법.
제36항에 있어서, 상기 지연시간을 증가시키는 단계는 상기 용량을 증가시키는 것인 지연-록 루프 록 방법.
제37항에 있어서, 상기 입력된 클럭신호보다 앞서거나 지체된 피드백 신호를 나타내는 신호를 생성하는 상기 단계는,

상기 피드백 신호를 제1 스위치에 인가하는 단계와,

상기 입력된 클럭신호를 제2 스위치에 인가하는 단계와,

상기 피드백 클럭신호가 상기 제1 스위치를 통과한다면, 상기 제2 스위치를 개방하는 단계와,

상기 입력된 클럭신호가 상기 제2 스위치를 통과한다면, 상기 제1 스위치를 개방하는 단계와,

상기 피드백 클럭신호가 상기 제1 스위치를 통과하는지 여부를 검출하는 단계 및

상기 입력된 클럭신호가 상기 제2 스위치를 통과하는지 여부를 검출하는 단계를 포함하는 지연-록 루프 록 방법.
제38항에 있어서, 양 클럭 신호가 상기 각각의 스위치를 통과한다면, 상기 카운트의 증분 혹은 감분을 무능화시키는 단계를 더 포함하는 지연-록 루프 록 방법.