KR20000071001A - 위상 고정 루프를 포함하는 동기 클럭 발생기 - Google Patents

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Abstract

데이터 및 명령 래치 회로(60)는 지연 고정 루프에 의해 제어된 지연을 갖는 지연된 출력 클럭 신호를 발생하는 연속 기준 클럭 신호(CCLKREF)에 의해 구동되는 지연 고정 루프(62)를 포함한다. 래치 회로(60)는 불연속 기준 클럭 신호(DCKLREF)에 의해 구동되는 지연 고정 루프(62)의 외부에 가변 지연 회로(64)를 또한 포함한다. 상기 외부 지연 회로(64)의 지연은 지연 고정 루프로부터 출력된 제어전압에 의해 제어됨으로써, 연속 기준 클럭 신호(CCLKREF)를 참조하여 외부 지연 회로의 지연이 결정된다. 지연 고정 루프로부터 지연된 클럭 신호는 제어 데이터 래치(66)를 활성화하여 래치 회로(60)에 도착하는 제어 데이터(CD1-CDN)을 래치한다. 가변 지연 회로(64)로부터 지연된 신호는 데이터 래치(68)를 활성화하여 래치 회로(60)에 도착하는 데이터(DA1-DAM)을 래치한다.

Description

위상 고정 루프를 포함하는 동기 클럭 발생기{Synchronous clock generator including delay-locked loop}
동기 동적 랜덤 액세스 메모리(SDRAM)와 같은 많은 고속 집적 회로 장치는 이들에, 이들을 통하는, 그리고 이들로부터 명령(commands), 데이터 및 주소의 흐름을 제어하기 위해서 클럭 신호에 의존한다. 통상, 동작은 클럭 신호의 끝에서(하이에서 로우로 또는 로우에서 하이로) 개시된다. 장치 내에서 동작 타이밍을 보다 정밀하게 제어하기 위해서, 클럭 신호의 각각의 주기는 종종 서브주기로 분할되므로 어떤 동작은 클럭 끝 후에 곧 시작하지 않는다.
클럭 신호의 주기 내에 동작의 타이밍을 제어하는 한가지 방법에서는 위상이 지연된 클럭 신호를 발생한다. 예를 들면, 클럭주기를 4개의 서브주기로 분할하기 위해서, 각각 90°, 180°, 270°만큼 클럭 신호를 지체시켜 위상이 지연된 클럭 신호가 생성된다. 위상 지연된 클럭 신호의 끝은 동작을 개시하는데 사용될 수 있는 각각의 서브주기의 시작 또는 종료에서 신호천이를 제공한다.
이러한 방법의 예를 도 1 및 도 2에 도시하였으며, 여기서 메모리 장치(10)의 동작의 타이밍은 외부에서 제공된 기준 제어 클럭 신호(CCLKREF) 및 외부에서 제공된 기준 데이터 클럭 신호(DCLKREF)에 의해 정해진다. 기준 클럭 신호(CCLKREF, DCLKREF)는 메모리 제어기(11)에서 발생되어 메모리 장치(10)로 명령 클럭버스 및 데이터 클럭버스를 통해 전송된다. 기준 제어 클럭 신호(CCLKREF)가 연속한 신호이고 기준 데이터 클럭 신호(DCLKREF)가 불연속한 신호, 즉 기준 데이터 클럭 신호(DCLKREF)가 도 2에 도시한 바와 같이 매 클럭주기(T)마다 하나의 펄스를 포함할지라도, 기준 클럭 신호(CCLKREF, DCLKREF)는 주파수가 동일하다. 기준 클럭 신호(CCLKREF, DCLKREF)의 주파수가 동일해도, 이들은 전파시간의 차에 기인하여, 메모리 장치(10)에 도착하였을 때 지체 시간 TL만큼 시프트된 위상일 수 있으며, 예를 들면 명령 클럭버스와 데이터 클럭버스간 경로차에 의해 발생될 수 있다.
제어 데이터(CD1-CDN)는 기준 제어 클럭 신호(CCLKREF)의 펄스와 실질적으로 동시에 각각의 입력 단자(12)에 도착하며, 각각의 제어 데이터 래치(16)에 래치된다. 그러나, 장치가 기준 클럭 신호(CCLKREF)의 끝에서 즉시 제어 데이터(CD1-CDN)를 래치하려고 한다면, 제어 데이터는 입력 단자(12)에 나타나는데 충분한 시간이 없을 수 있다. 예를 들면, 입력 단자(12)에서 제 1 논리상태(예를 들면, "0")에 대응하는 전압은 데이터가 래치되는 시간까지는 반대되는 논리 상태(예를 들면, "1")에 대응하는 전압으로 바뀌지 않을 수 있다. 제어 데이터(CD1-CDN)가 입력 단자(12)에 완전히 나타나는 시간을 벌기 위해서, 제어 데이터는 기준 제어 신호(CCLKREF)에 대해 지연된 시간에 래치된다. 지연된 시간 t1에서 명령(CD1-CDN)을 래치하는 것을 개시하는 클럭 끝을 제공하기 위해서, 지연 회로(18)는 기준 클럭 신호(CCLKREF)를 지연 시간 TD1만큼 지연시켜 제 1 지연된 클럭 신호(CCLKD)를 생성한다. 제 1 지연된 클럭 신호(CCLKD)의 끝에서 제어 데이터 래치가 활성화되어 시간 t1에서 제어 데이터(CD1-CDN)를 래치하도록 한다.
데이터(DA1-DAM)는 도 2의 네 번째 및 다섯 번 째 그래프에 도시한 바와 같이, 기준 데이터 클럭 신호(DCLKREF)와 실질적으로 동시에 데이터 단자(14)에 도착한다. 각각의 데이터 래치(20)는 데이터(DA1-DAM)를 래치한다. 제어 데이터(CD1-CDN)처럼, 데이터(DA1-DAM)는 기준 데이터 클럭(DCLKREF)의 천이에 대해 약간의 지연을 갖고 래치됨으로써 데이터 단자(14)에서 신호가 나타나는 시간을 버는 것이 바람직하다. 지연된 클럭 끝을 제어하기 위해서, 지연 블록(22)은 기준 데이터 클럭 신호(DCLKREF)를 지연시켜 지연 시간(TD1)만큼 기준 데이터 클럭 신호(DCLKREF)에 대해 지연된 위상 지연 데이터 클럭(DCLK1)을 생성한다.
제어 데이터(CD1-CDN) 및 데이터(DA1-DAM)를 래치하기 위해서, 위상 지연을 어느 정도 조정할 수 있게 하는 것이 바람직할 때가 있다. 예를 들면, 클럭 주파수가 바뀌면, 서브주기의 기간도 대응하여 바뀌게 된다. 결국, 지연된 클럭(CCLKD, DCLKD)은 제어 데이터 또는 데이터를 래치하기 전에 충분한 신호 발현 시간을 확보하지 않을 수 있다. 또한, 제어 데이터, 혹은 클럭 신호의 전송 시간 변동으로 메모리 장치의 클럭 신호(CCLKREF, DCLKREF)에 대한 제어 데이터(CD1-CDN) 또는 데이터(DA1-DAM)의 도착시간의 시프트가 야기될 수도 있다.
가변 지연 제어 클럭(CCLKD)을 생성하는 한 가능한 방식은 도 3에 도시한 바와 같이 기준 명령 클럭(CCLKREF)에 의해 구동되는 지연-고정 루프(delay-locked loop)(38)를 채용한다. 기준 제어 클럭 신호(CCLKREF)는 1996, 11월 고체 상태 회로 31(11):1723-1732의 IEEE 저널, 매니아티스, "Low-Jitter Process-Independent DLL and PLL based on Self-Biased Techniquies,"에 기술된 바와 같은 종래의 다중 출력 가변 지연 회로(40)에 입력된다. 지연 회로(40)는 기준신호(CCLKREF)에 대해 지체량이 증가된 다중 지연된 신호(CCLK1-CCLKN)를 출력하는 공지된 회로이다. 신호(CCLK1-CCLKN)의 지연은 제어포트(42)에서 수신되는 제어 신호(VCON)에 응답하여 가변된다.
비교기(46) 및 적분기(48)로 형성된 피드백 회로(44)는 제어 신호(VCON)를 생성한다. 피드백 회로(44)는 비교기(46)의 일 입력에서 기준 제어 클럭 신호(CCLKREF)를 수신하며 비교기(46)의 다른 입력에서 피드백 신호로서 지연 회로(40)로부터 출력신호(CCLKN) 중 하나를 수신한다. 비교기(46)는 비교 신호(VCOMP)를 출력하고 이 신호는 적분기(48)에 의해 적분되어 제어 신호(VCON)가 생성된다.
공지된 바와 같이, 제어 신호(VCON)는 기준 제어 클럭 신호(CCLKREF) 및 피드백 신호(CCLKN)의 상대위상에 의존할 것이다. 피드백 신호(CCLKN)가 기준 제어 클럭 신호(CCLKREF)를 앞선다면, 제어 신호(VCON)는 지연 회로(40)의 지연을 증가시키고, 그럼으로써 피드백 신호(CCLKN)가 기준신호(CCLKREF)와 동일 위상으로 될 때까지 제어 신호(VCON)의 크기를 감소시킨다. 마찬가지로, 피드백 신호(CCLK)가 기준신호(CCLKREF)보다 늦어진다면, 제어 신호(VCON)는 피드백 전압(CCLKN)이 기준전압(CCLKREF)와 동일 위상이 될 때까지 지연 회로(40)가 지연을 감소시키게 한다.
유사한 지연 고정 루프(50)는 기준 데이터 클럭 신호(DCLKREF)에 응답하여 지연된 데이터 클럭 신호(DCLK1-DCLKN)를 생성한다. 그러나, 기준 제어 클럭 신호(CCLKREF)와는 달리, 기준 데이터 클럭 신호(DCLKREF)는 불연속하다. 전형적으로, 기준 데이터 클럭 신호(DCLKREF)는 한 블록의 데이터가 액세스할 때 클럭펄스 버스트들로 도착한다. 버스트들간에, 기준 데이터 클럭 신호(DCLKREF)는 비교적 고정되어 있어 지연 고정 루프(50)는 이의 록을 잃어버릴 수가 있다. 결국, 버스트들이 도착할 때, 지연된 데이터 클럭(DCLK1-DCLKN)의 지연은 지연 고정 루프(50)에 의해 적합하게 조정되지 않을 수 있으며 데이터(DA1-DAM)은 래치되기 전에 데이터 버스에서 불충분한 혹은 과도한 발현시간을 가질 수 있다.
<발명의 요약>
고속 메모리 장치는 기준 주파수를 갖는 기준 클럭 신호 및 이 기준 주파수와 동일한 2차 주파수의 2차 클럭 신호에 응답하여 복수의 클럭 신호를 발생하는 클럭 발생기를 포함한다. 제 1 세트의 클럭 신호는 기준 클럭 신호에 응답하여 지연 고정 루프에 의해 생성된다. 지연 고정 루프 내의 지연 블록은 기준 클럭 신호를 수신하여 클럭 주파수를 갖는 복수의 위상 지연된 신호를 생성한다. 위상 지연된 신호 중 하나는 피드백 신호가 기준 클럭 신호와 비교되는 비교기로 다시 공급된다. 비교기의 출력은 이어서 필터 처리되어 지연 블록의 제어 입력에 인가됨으로써 지연 블록의 지연을 조정하게 된다. 이에 따라 지연 고정 루프는 기준 클럭 신호에 대해 고정된 위상을 갖는 복수의 출력신호를 생성한다.
지연 고정 루프 외에도, 클럭 발생기는 2차 클럭 신호에 의해 공급되는 클럭 입력을 갖는 2차 지연 블록을 포함한다. 2차 지연 블록의 제어 입력은 비교기로부터 제어 신호를 수신하여, 비교기 출력은 지연 블록 모두를 제어하도록 한다. 2차 지연 블록은 각각 2차 클럭 신호에 대해 각각의 지연을 갖는 복수의 2차 지연된 신호를 출력한다. 기준 클럭 신호에 의해 구동된 지연 고정 루프의 출력으로 2차 지연신호의 가변지연을 제어함으로써, 2차 지연신호는 2차 지연신호가 불연속한 데이터 클럭 신호이어도 지연이 록된 상태에 있을 수 있다.
본 발명은 집적 회로 장치에 관한 것으로, 특히 집적 회로 장치에서 클럭 신호 발생에 관한 것이다.
도 1은 메모리 장치와, 제어 데이터 및 데이터 버스에 의해 연결된 메모리 제어기를 포함하는 종래의 메모리 시스템의 블록도이다.
도 2는 도 1의 메모리 시스템에서 명령, 데이터 및 클럭 신호의 타이밍을 도시한 신호 타이밍도이다.
도 3는 종래기술에 따라 제어 및 데이터 기준 클럭 신호에 의해 개별적으로 구동되는 한 쌍의 지연 고정 루프의 블록도이다.
도 4는 지연 고정 루프가 기준 클럭 신호에 응답하여 명령 클럭 신호가 발생하며 지연 고정 루프에 결합된 가변 지연 블록이 기준 데이터 클럭 신호에 응답하여 데이터 클럭 신호를 발생하는 클럭 발생기 회로를 갖는 메모리 장치를 포함하는 본 발명에 따른 메모리 시스템의 블록도이다.
도 5는 도 4의 메모리 시스템을 포함하는 컴퓨터 시스템의 블록도이다.
도 4에 도시한 바와 같이, 메모리 시스템(52)은 메모리 제어기(53)의 제어하에 동작하는 메모리 장치(58)를 포함한다. 메모리 제어기(53)는 제어 데이터 버스(54) 및 클럭버스(55) 각각에 의해 전달된, 제어 데이터(CD1-CDN) 및 기준 클럭 신호(CCLKREF)를 통해 메모리 장치(58)를 제어한다. 메모리 제어기(53)는 데이터 버스(56) 및 데이터 클럭 버스(57) 각각을 통해, 데이터 클럭 신호(DCLKREF)에 동기되어 데이터(DA1-DAM)를 메모리 장치(58)에 제공한다.
메모리 장치(58)는 논리 제어 회로(61)의 제어하에서 동작하는 래칭 회로(60)를 포함한다. 래칭 회로(60)는 지연 고정 루프(62), 가변 슬레이브 지연 회로(64), 제어 데이터 래치(66), 및 데이터 래치(68)로부터 형성된다. 제어 데이터 래치(66)는 제어 데이터 버스(54)로부터 제어 데이터(CD1-CDN)를 수신하며 데이터 래치(68)는 데이터 버스(56)를 통해 데이터(DA1-DAM)를 수신한다. 더욱이, 래칭 회로(60)는 기준 제어 클럭 신호(CCLKREF) 및 기준 데이터 클럭 신호(DCLKREF)를 각각의 클럭버스(55, 57)로부터 수신한다.
상기 논한 바와 같이, 기준제어 클럭 신호(CCLKREF)는 주파수(fCCLK)로 지연 고정 루프(62)를 구동하는 연속 클록신호이다. 도 3을 참조하여 상기 기술된 지연 고정 루프(38)처럼, 지연 고정 루프(62)는 가변 지연 회로(40), 비교기(46), 및 적분기(48)로부터 형성된다. 가변 지연 회로(40)는 종래의 구조의 다중 탭 가변 지연 라인(70) 및 선택기 스위치(71)로부터 형성된다. 지연 회로(40)는 각각 주파수(fCCLK)를 가지며 각각이 기준 제어 클럭 신호(CCLKREF)에 대해 각각의 시간 지연에 의해 지연된 몇 개의 클럭 신호(CCLK1-CCLKN)를 제공한다. 선택기 스위치(71)는 논리 제어 회로(61)의 제어하에서 가변 지연 라인(70)의 출력 중 하나를 지연된 기준 클럭 신호(CCLKD)로부터 제어 데이터 래치에 결합한다. 로직 제어기(61)는 제어 클럭(CCLKREF)에 대해 데이터 클럭주기의 대략 반만큼 지연된 펄스를 갖는 지연된 클럭 신호(CCLK1-CCLKN)을 지연된 클럭 신호(CCLKD)로서 선택하도록 스위치 위치를 선택한다. 논리 제어기(61)는 동작 주파수의 결과가 변할 때 발생할 수 있는 클럭주기의 변화를 수용하기 위해 스위치 위치를 변경할 수 있다. 상기 논한 바와 같이, 지연된 기준 클럭 신호(CCLKD)는 제어 데이터 래치(66)를 활성화함으로써, 제어 데이터(CD1-CDN)을 래치한다. 래치된 제어 데이터(CD1-CDN)은 논리 제어 회로(61)에서 사용될 수 있다.
도 3의 회로와는 달리, 도 4의 래칭 회로(60)는 지연된 데이터 클럭 신호(DCLKD)를 생성하기 위해 제 2 지연 고정 루프를 채용하지 않는다. 대신에, 기준 데이터 클럭 신호(DCLKREF)는 제 2 가변 지연 라인(82) 및 제 2 선택기 스위치(83)로부터 형성된 슬레이브 지연 회로(64)를 구동한다. 제 2 지연 라인(82)의 지연은 적분기(48)로부터 제어 신호(Vcon)를 제 2 지연 라인(82)의 제어 입력에 제공함으로써 제어된다. 제 2 지연 라인(82)의 전체 지연은 지연 고정 루프(62)의 가변 지연 라인(70)의 지연과 같다. 그러나, 서브주기 수는 지연 라인(70, 82)간에 다를 수 있다. 제 2 선택 스위치(83)는 지연된 데이터 클럭 신호(DCLK1-DCLKN) 중 하나를 데이터 래치(68)에 결합하여, 지연된 데이터 클럭(DCLKD)를 생성하는데, 이 클럭은 데이터 클럭(DCLKREF)에 대해 지연 시간(TD1)만큼 지연된 것이다. 지연된 데이터 클럭(DCLKD)은 래치(68)를 활성화시키며, 그럼으로써 입력 데이터 버스(72)에 도착하는 데이터(DA1-DAM)를 래치한다. 래치된 데이터(DA1-DAM)는 래치(68)에 의해서 판독/기록 회로(84)를 통해 메모리 어레이(82)에서 이용할 수 있게 된다.
이 분야에 숙련된 자는 래칭 회로(60)는 도 3의 지연 고정 루프(50)를 제거하기 위해서 기준 클럭(CCLKREF)과 일치하는 클럭주기(T) 및 기준 데이터 클럭(DCLKREF)을 이용함을 알 것이다. 지연된 데이터 클럭(DCLKD)의 지연 시간(TD1)은 기준 데이터 클럭(DCLKREF)과 동일한 주파수로 구동되는 지연 고정 루프(62)에 의해 제어되기 때문에, 지연된 데이터 클럭(DCLKD)은 불연속한 기준 데이터 클럭(DCLKREF)에 기록될 필요없이 불연속한 기준 데이터 클럭 신호(DCLKREF)에 대해 고정된 위상관계를 갖는다.
도 3의 지연 고정 루프(50)를 제거하고 기준 클럭 신호(CCLKREF)를 참조하여 지연 시간(TD1)를 설정함으로써, 메모리 시스템(52)은 불연속 신호(DCLKREF)를 참조하기 보다는 연속한 신호(CCLKREF)를 참조하여 지연 시간(TD1)을 설정한다. 결국, 메모리 시스템(52)은 불연속 데이터 클럭 신호(DCLKREF)에 지연 고정 루프(50)를 록하려고 함에 있어 어려움을 제거하면서, 연속하여 제어된 시간지연(TD1)을 제공한다.
전술한 바와 같이, 선택기 스위치(71, 83)는 가변 지연 회로(40, 64)의 출력을 각각의 래치(66, 68)에 선택적으로 결합한다. 선택기 스위치(71, 83)의 위치는 논리 제어 회로(61)에 의해 선택된다. 바람직하게, 선택기 스위치 위치는 메모리 장치(58)를 제조시 논리 제어기(61)에 프로그램된다. 그러나, 메모리 장치(58)가 하나 이상의 주파수에서 사용되는 경우 혹은 데이터 혹은 명령의 도착시간이 각각의 기준 클럭 신호(CCLKREF, DCLKREF)에 대해 변할 수 있는 경우, 메모리 제어기(53)는 논리 제어 회로(61)에 명령을 내려 변경된 스위치 위치를 정할 수 있다. 따라서, 다중 탭 가변 지연 라인(70)을 선택기 스위치(71, 83)와 조합하여 사용함으로써 메모리 장치(58)는 동작상태 혹은 주파수를 가변하도록 "조정(tuned)"될 수 있다.
도 5는 메모리 제어기(53) 및 도 4의 3개의 메모리 장치(58)를 포함하는 컴퓨터 시스템(200)의 블록도이다. 컴퓨터 시스템(200)은 원하는 계산 및 작업을 수행하기 위해 소프트웨어를 실행하는 등의 컴퓨터 기능을 수행하는 프로세서(202)를 포함한다. 프로세서(202)는 메모리 제어기(53)를 활성화하는 명령, 주소 및 데이터 버스(210)를 포함하며, 그럼으로서 메모리 장치(58)로부터 독출 및 이에 기록하는 것을 제어한다. 키패드 혹은 마우스와 같은 하나 이상의 입력 장치(204)는 프로세서(202)에 결합되어 조작자가 수동으로 이에 데이터를 입력할 수 있게 한다. 하나 이상의 출력장치(206)는 프로세서(202)에 결합되어 디스플레이하거나 아니면 프로세서(202)에 의해 발생된 데이터를 출력한다. 출력장치의 예는 프린터 및 비디오 디스플레이 장치를 포함한다. 하나 이상의 데이터 저장 장치(208)는 프로세서에 결합되어 데이터를 저장하거나 외부 저장매체(도시없음)로부터 데이터를 불러들인다. 저장장치(208) 및 저장 매체의 예는 하드 및 플로피 디스크, 테이프 카세트 및 컴팩트 디스크 독출전용 메모리를 받아들이는 드라이브를 포함한다.
본 발명을 바람직한 실시예로 여기 기술하였으나, 본 발명의 정신 및 범위에서 벗어남이 없이 여러 가지 수정이 행해질 수 있다. 예를 들면, 도 5의 컴퓨터 시스템(200)은 단지 3개의 메모리 장치(58)를 포함할지라도, 대량 혹은 소량의 메모리 장치(58)를 컴퓨터 시스템(200) 내에 포함할 수 있다. 마찬가지로, 지연 고정 루프(62)의 피드백부는 단지 비교기(46) 및 적분기(48)를 포함하는 것으로만 제시되었으나, 가변 지연 라인(70, 82)을 제어하는데에 있어 다른 회로를 사용할 수도 있다. 또한, 이 분야에 숙련된 자는 다른 피드백 요소로 비교기(46) 및 적분기(48)를 대치할 수 있음을 이해할 것이다. 예를 들면, 비교기(46)는 임의의 공지된 위상 비교 혹은 검출회로로 대치될 수 있으며 적분기(48)는 종래의 루프 필터로 대치될 수 있다. 더욱이, 제어 데이터 및 데이터가 기준 클럭(CCLKREF, DCLKREF)에 대해 일정한 위상으로 래치되게 메모리 장치(58)가 동작되는 경우, 가변 지연 라인(70, 82)은 단지 하나의 출력을 가질 수 있다. 또한, 지연 고정 루프(62) 및 부가된 가변 지연 블록(82)의 조합을 래치 회로(60)의 일부로서 여기 기술하였으나, 이러한 조합을 포함하는 다양한 다른 회로가 개발될 수 있다. 더구나, 가변 지연 라인(70, 82)의 출력이 래치(66, 68)를 구동하는 것으로 여기 보였으나, 이들 출력은 래칭 이외에, 또는 이와는 다른 동작의 타이밍을 제어하기 위해 메모리 장치(58) 내의 다른 회로를 구동할 수도 있다. 더욱이, 여기 기술된 바람직한 실시예는 기준 클럭 신호(CCLKREF)에 록하는데에 지연 고정 루프(62)를 사용할지라도, 이 분야에 숙련된 자는 록하는 데에 있어 위상 고정 루프를 사용하도록 여기 기술된 회로를 쉽게 변경할 수 있을 것이다. 따라서, 본 발명은 첨부된 청구범위에 의한 것을 제외하곤 제한되지 않는다.

Claims (10)

  1. 기준 주파수에서 기준 클럭 신호와 이 기준 주파수와 실질적으로 동일한 2차 주파수에서 2차 클럭 신호에 응답하여 지연된 2차 클럭 신호를 발생하는 클럭 발생기에 있어서,
    지연 고정 루프(delay-locked loop)로서,
    상기 기준 클럭 신호를 수신하도록 적응된 기준 클럭 단자;
    상기 기준 클럭 단자에 결합되고 상기 기준 클럭 신호를 수신하도록 적응된 제 1 입력과 지연된 클럭 신호를 수신하는 제 2 입력을 가지며, 상기 기준 클럭 신호와 지연된 클럭 신호에 응답하여 상기 기준 클럭 신호와 상기 지연된 클럭 신호간 관계를 나타내는 비교 신호를 출력 단자 상에 출력하는 비교기; 및
    상기 비교기 출력 단자에 결합된 주 제어 입력, 상기 기준 클럭 단자에 결합된 주 클럭 입력, 및 상기 비교기의 제 2 입력에 결합된 제 1 지연 출력을 가지며, 상기 주 제어 입력에서 상기 비교 신호에 응답하여 변화하는 제 1 주 지연을 갖는 지연된 클럭 신호를 상기 기준 클럭 신호에 응답하여 생성하는 주 가변 지연 블록을 포함하는 지연 고정 루프;
    2차 클럭 신호를 수신하도록 적응된 2차 클럭 단자; 및
    상기 비교기 출력 단자에 결합된 2차 제어 입력, 상기 2차 클럭 단자에 결합된 2차 클럭 입력, 및 제 1의 2차 지연 출력을 가지며, 상기 2차 제어 입력에서 상기 비교 신호에 응답하여 변화하는 2차 지연을 갖는 제 1의 2차 지연된 신호를 상기 2차 클럭 신호에 응답하여 생성하는 2차 가변 지연 블록을 포함하는 클럭 발생기.
  2. 제 1 항에 있어서,
    상기 주 가변 지연 블록은 제 2 지연 출력을 더 포함하며, 상기 주 가변 지연 블록은 상기 주 클럭 입력과 이 주 제어 입력의 상기 비교 신호에 응답하여 변화하는 상기 제 2 지연 출력 사이의 제 2 주 지연을 가지며, 상기 제 2 주 지연은 상기 제 1 주 지연과는 다른 클럭 발생기.
  3. 제 1 항에 있어서,
    상기 비교기는 위상 비교회로 및 적분기를 포함하는 클럭 발생기.
  4. 제 1 항에 있어서,
    상기 2차 가변 지연 블록은 제 2의 2차 지연 출력을 포함하며, 상기 2차 가변 지연 블록은 상기 제 2의 2차 출력에서 제 2의 2차 지연신호를 제공하도록 동작하며, 스위치 출력, 상기 제 1의 2차 지연 출력에 결합된 제 1 입력, 및 상기 제 2의 2차 지연 출력에 결합된 제 2 스위치 입력을 갖는 선택기 스위치를 더 포함하는 클럭 발생기.
  5. 기준 주파수에서 데이터 및 명령을 수신하도록 적응된 메모리 장치에 있어서,
    데이터 입력 단자;
    명령 입력 단자;
    주 지연 고정 루프로서,
    상기 기준 클럭 주파수에서 기준 클럭 신호를 수신하도록 적응된 기준 클럭 단자;
    상기 기준 클럭 단자에 결합되고 상기 기준 클럭 신호를 수신하도록 적응된 제 1 입력 단자, 지연된 클럭 신호를 수신하는 제 2 입력을 가지며, 상기 제 1 입력에서 수신된 상기 기준 클럭 신호와 상기 제 2 입력 단자에서 수신된 상기 지연된 클럭 신호 사이의 관계를 나타내는 비교 신호를 출력하도록 응답하는 비교기; 및
    상기 비교기 출력에 결합된 주 제어 입력, 상기 기준 클럭 단자에 결합된 주 클럭 입력 단자, 및 상기 비교기의 제 2 입력 단자에 결합된 제 1 지연 출력을 가지며, 상기 주 제어 입력의 상기 비교 신호에 응답하여 변화하는 제 1 주 지연을 갖는 지연된 클럭 신호를 상기 기준 클럭 신호에 응답하여 생성하는 주 가변 지연 블록을 포함하는 지연 고정 루프;
    제 2 지연 출력에 결합된 클럭킹 입력 및 상기 명령 입력 단자에 결합된 명령 입력을 갖는 명령 래치;
    2차 클럭 주파수에서 2차 클럭 신호를 수신하도록 적응된 2차 클럭 단자;
    2차 지연 블록으로서,
    상기 비교기 출력에 결합된 2차 제어 입력 단자, 상기 2차 클럭 단자에 결합된 2차 클럭 입력, 및 2차 지연 출력을 가지며, 상기 2차 제어 입력에서 상기 비교 신호에 응답하여 변화하는 2차 지연을 갖는 제 1의 2차 지연된 신호를 상기 2차 주파수에서의 상기 2차 지연 출력에서 생성하는 2차 지연 블록; 및
    상기 제 1의 2차 지연 출력에 결합된 데이터 클럭킹 입력 및 상기 데이터 입력 단자에 결합된 데이터 입력을 갖는 데이터 래치를 포함하는 메모리 장치.
  6. 제 5 항에 있어서,
    상기 주 가변 지연 블록은 상기 주 클럭 입력과 상기 주 제어 입력에서 상기 비교 신호에 응답하여 변화하는 제 2 지연 출력 사이의 제 2 주 지연을 갖는 제 2의 2차 지연된 신호를 제공하는 제 2 지연 출력을 더 포함하며, 상기 제 2 주 지연은 상기 제 1 주 지연과는 다른 메모리 장치.
  7. 클럭 주파수를 갖는 불연속 데이터 클럭 신호에 따라 데이터를 래치하는 래칭 회로에 있어서,
    상기 데이터 클럭 신호를 수신하도록 적응된 데이터 클럭 단자;
    래치할 상기 데이터를 수신하도록 적응된 데이터 단자;
    상기 불연속 클럭 신호의 주파수에서 기준 클럭 신호를 생성하도록 동작하는 기준 클럭 소스;
    상기 기준 클럭 소스에 결합된 기준 신호입력, 지연부, 및 피드백 신호를 제공하는 피드백부를 갖는 지연 고정 루프;
    상기 데이터 클럭 단자에 결합된 클럭 입력, 및 상기 피드백부에 결합된 제어 입력을 가지며, 제 1 슬레이브 출력을 갖고 상기 데이터 클럭 신호 및 상기 피드백 신호에 응답하여 상기 제 1 슬레이브 출력에서 지연된 데이터 클럭 신호를 제공하도록 응답하는 슬레이브 지연 라인; 및
    상기 데이터 단자에 결합된 데이터 입력, 및 상기 제 1 슬레이브 출력에 결합된 클럭킹 입력을 가지며, 상기 지연된 데이터 클럭 신호에 응답하여 데이터를 래치하도록 응답하는 데이터 래치를 포함하는 래칭 회로.
  8. 제 7 항에 있어서,
    상기 슬레이브 지연 라인은 제 2 슬레이브 출력을 포함하며, 상기 슬레이브 지연 라인과 상기 데이터 래치 사이에 결합된 선택기 스위치를 더 포함하며, 상기 선택기 스위치는 상기 제 1 슬레이브 출력에 결합된 제 1 스위치 입력, 상기 제 2 슬레이브 출력에 결합된 제 2 스위치 입력, 및 상기 데이터 래치의 클럭킹 입력에 결합된 스위치 출력을 갖는 래칭 회로.
  9. 각각의 클럭 주파수 및 클럭 위상의 명령 클럭 신호 및 데이터 클럭에 응답하여 메모리 장치에 명령 및 데이터를 래치하는 방법에 있어서,
    상기 명령 클럭 신호에 응답하여 상기 명령 클럭 신호로부터 명령 지연 시간만큼 지연된 명령 클럭 신호를 생성하는 단계;
    상기 데이터 클럭 신호에 응답하여 상기 데이터 클럭 신호로부터 데이터 지연 시간만큼 지연된 데이터 클럭 신호를 생성하는 단계;
    상기 지연된 명령 클럭 신호의 위상과 상기 명령 클럭 신호의 위상을 비교하는 단계;
    상기 위상들을 비교하는 단계에 응답하여, 조정 지연된 명령 클럭 신호를 생성하도록 상기 명령 지연 시간을 조정하는 단계;
    상기 위상들을 비교하는 단계에 응답하여, 조정 지연된 데이터 클럭 신호를 생성하도록 상기 데이터 지연 시간을 조정하는 단계; 및
    상기 조정 지연된 데이터 클럭 신호에 응답하여 데이터를 래치하는 단계를 포함하는 래치 방법.
  10. 제 9 항에 있어서,
    ]지연된 데이터 클럭 신호를 생성하는 상기 단계는 상기 데이터 클럭 신호를 지연 라인에 제공하는 단계를 포함하며, 상기 데이터 지연 시간을 조정하는 단계는 지연 라인의 지연을 조정하는 것을 포함하는 래치 방법.
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