KR100518479B1 - 지연고정루프를 포함하는 동기식 클록 발생기 - Google Patents

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Abstract

데이터 및 명령 래칭 회로(60)는 연속 기준 클록 신호(CCLKREF)에 의해 구동되는 지연고정루프(62)를 포함하며, 지연고정루프는 제어된 지연을 갖는 지연된 출력 클록 신호를 발생시킨다. 래칭 회로(60)는 지연고정루프(62)의 외부에 불연속 기준 클록 신호 (DCLKREF)에 의해 구동되는 가변 지연 회로(64)를 또한 포함한다. 가변 지연 회로(64)의 지연은 지연고정루프(62)로부터 출력된 제어전압에 의해 제어됨으로써, 연속 기준 클록 신호(CCLKREF)과 관련하여 가변 지연 회로(64)의 지연들이 결정된다. 지연고정루프(62)로부터의 지연된 클록 신호들은 제어 데이터 래치들(66)을 활성화하여 래치 회로(60)에 도착하는 제어 데이터(CD1-CDN)를 래칭한다. 가변 지연 회로(64)로부터의 지연된 신호들은 데이터 래치들(68)을 활성화하여 래치 회로(60)에 도착하는 데이터(DA1-DAM)를 래칭한다.

Description

지연고정루프를 포함하는 동기식 클록 발생기{Synchronous clock generator including delay-locked loop}
본 발명은 집적 회로 장치들에 관한 것으로, 특히 집적 회로 장치들에서의 클록 신호들의 발생에 관한 것이다.
동기식 동적 랜덤 액세스 메모리(SDRAM)와 같은 많은 고속 집적 회로 장치들은, 클록 신호에 따라 명령, 데이터 및 어드레스의 입/출력 흐름을 제어한다. 통상적으로, 동작들은 클록 신호들의 엣지들(edges)에서 시작된다(즉, 하이에서 로우로 또는 로우에서 하이로의 전이들). 장치내에서 동작들의 타이밍을 더 정밀하게 제어하기 위해서, 클록 신호의 각각의 기간은 종종 서브기간들로 분할되어, 어떤 동작들은 클록 엣지의 직후 기간까지도 시작되지 않는다.
클록 신호의 한 기간내에서 동작들의 타이밍을 제어하는 한가지 방법은 클록 신호의 위상-지연된 버젼을 발생시키는 것이다. 예를 들면, 클록 기간을 4개의 서브기간들로 분할하기 위해, 90°, 180°및 270°만큼 각각 클록 신호를 지연시키는 위상 지연된 버젼들을 생성한다. 위상-지연된 클록 신호들의 엣지들은, 서브기간 각각의 시작 또는 종료에서 신호 전이들(signal transitions)을 제공하며, 이 신호전이들은 동작들을 개시하는데 사용될 수 있다.
이러한 접근법의 예는 도 1 및 도 2에 도시되며, 여기서 메모리 장치(10)내의 동작들의 타이밍은, 외부에서 제공된 기준 제어 클록 신호(CCLKREF) 및 외부에서 제공된 기준 데이터 클록 신호(DCLKREF)에 의해 정해진다. 기준 클록 신호들 (CCLKREF, DCLKREF)은 메모리 제어기(11)에서 발생되어 메모리 장치(10)로 명령 클록 버스 및 데이터 클록 버스를 통해 전송된다. 기준 제어 클록 신호(CCLKREF)가 연속한 신호이고 기준 데이터 클록 신호(DCLKREF)가 불연속한 신호일지라도, 즉 기준 데이터 클록 신호(DCLKREF)가 도 2에 도시된 바와 같이 매 클록기간(T)마다 펄스를 포함하는 것은 아니더라도, 기준 클록 신호들(CCLKREF, DCLKREF)은 동일한 주파수들을 갖는다. 기준 클록 신호들(CCLKREF, DCLKREF)이 동일한 주파수를 갖는다고 하더라도, 명령 클록 버스와 데이터 클록 버스 사이의 라우팅 차이들에 의해 생성될 수 있는 것과 같은 전파시간(propagation time)에서의 차이에 기인하여, 그들은 메모리 장치(10)에 도착할 때 지체 시간 TL만큼 위상 천이될 수 있다.
제어 데이터(CD1-CDN)는 기준 제어 클록 신호(CCLKREF)의 펄스들과 실질적으로 동시에 입력 단자들(12) 각각에 도착하며, 제어 데이터 래치들(16) 각각에서 래칭된다. 그러나, 장치가 기준 클록 신호(CCLKREF)의 엣지에서 즉시 제어 데이터(CD1-CDN)를 래칭하려고 한다면, 제어 데이터가 입력 단자(12)에 전개(develop)하기에 충분한 시간을 가지지 않을 수 있다. 예를 들면, 입력 단자(12)에서 제 1 논리상태(예를 들면, "0")에 대응하는 전압이 데이터가 래칭되는 시간까지 반대의 논리 상태 (예를 들면, "1")에 대응하는 전압으로 바뀌지 않을 수 있다. 제어 데이터(CD1-CDN)가 입력 단자(12)에서 충분히 전개되는 시간을 허용하기 위해서, 제어 데이터는 기준 제어 신호(CCLKREF)에 대해 지연된 시간에서 래칭된다. 지연된 시간 t1에서, 명령들(CD1-CDN)의 래칭을 트리거하는 클록 엣지를 제공하기 위해, 지연 회로(18)는 기준 클록 신호(CCLKREF)를 지연 시간 TD1만큼 지연시켜 제 1 지연된 클록 신호(CCLKD)를 생성한다. 제 1 지연된 클록 신호(CCLKD)의 엣지들은 제어 데이터 래치들을 활성화하여 시간 t1에서 제어 데이터(CD1-CDN)를 래칭한다.
데이터(DA1-DAM)는, 도 2의 네 번째 및 다섯 번째 그래프들에 도시된 바와 같이, 기준 데이터 클록 신호(DCLKREF)와 실질적으로 동시에 데이터 단자들(14)에 도착한다. 각각의 데이터 래치들(20)은 데이터(DA1-DAM)를 래칭한다. 제어 데이터 (CD1-CDN)처럼, 데이터(DA1-DAM)는 데이터 단자들(14)에서 신호 전개를 위한 시간을 허용하도록 기준 데이터 클록(DCLKREF)의 전이들에 대해 약간의 지연을 갖고 래칭되는 것이 바람직하다. 지연된 클록 엣지를 제공하기 위해, 지연 블록(22)은 기준 데이터 클록 신호(DCLKREF)를 지연시켜, 기준 데이터 클록 신호(DCLKREF)에 대해 지연 시간(TD1)만큼 지연된 위상 지연된 데이터 클록(DCLK)을 생성한다.
제어 데이터(CD1-CDN) 및 데이터(DA1-DAM)를 래칭하기 위해서, 위상 지연의 어떤 조정을 허용하는 것이 종종 바람직하다. 예를 들면, 클록 주파수들이 변한다면, 서브기간들의 지속기간도 대응하여 변할 것이다. 결국, 지연된 클록들(CCLKD, DCLKD)은 제어 데이터 또는 데이터를 래칭하기 전에 충분한 신호 전개 시간을 허용하지 않을 수 있다. 또한, 제어 데이터, 데이터 또는 클록 신호들의 전송 시간들에서의 변동들은, 메모리 장치의 클록 신호들(CCLKREF, DCLKREF)에 대한 제어 데이터(CD1-CDN) 또는 데이터(DA1-DAM)의 도착 시간들에 있어서 천이를 야기할 수 있다.
가변 지연 제어 클록(CCLKD)을 생성하는 하나의 가능한 접근법은, 도 3에 도시된 바와 같이, 기준 제어 클록(CCLKREF)에 의해 구동되는 지연고정루프 (delay-locked loop)(38)를 사용하는 것이다. 기준 제어 클록 신호(CCLKREF)는 1996년 11월 IEEE Journal of Silid-State Circuits 31(11):1723-1732에 실린, 매니아티스(Maneatis)의 "Low-Jitter Process-Independent DLL and PLL based on Self-Biased Techniquies,"에 기술된 바와 같은 종래의 다중 출력 가변 지연 회로(40)에 입력된다. 지연 회로(40)는 기준신호(CCLKREF)에 대해 지체량이 증가된 다중 지연된 신호들(CCLK1-CCLKN)을 출력하는 공지된 회로이다. 신호들(CCLK1-CCLKN)의 지연들은 제어포트(42)에서 수신되는 제어 신호(VCON)에 응답하여 변경될 수 있다.
위상 검출기(46) 및 적분기(48)로 형성된 피드백 회로(44)는 제어 신호(VCON)를 생성한다. 피드백 회로(44)는 위상 검출기(46)의 한 입력에서 기준 제어 클록 신호(CCLKREF)를 수신하며, 위상 검출기(46)의 다른 입력에서 피드백 신호로서 지연 회로(40)로부터 출력신호들(CCLKN) 각각을 수신한다. 그 다음에, 위상 검출기(46)는 제어 신호(VCON)를 생성하기 위하여 적분기(48)에 의해 적분되는 비교 신호 (VCOMP)를 출력한다.
공지된 바와 같이, 제어 신호(VCON)는 기준 제어 클록 신호(CCLKREF) 및 피드백 신호(CCLKN)의 상대적 위상에 의존할 것이다. 피드백 신호(CCLKN)가 기준 제어 클록 신호(CCLKREF)를 앞서는 경우, 제어 신호(VCON)는 지연 회로(40)의 지연을 증가시키게 되고, 이에 의해 제어 신호(VCON)의 크기는 피드백 신호(CCLKN)가 기준 제어 클록 신호(CCLKREF)와 동일 위상으로 될 때까지 감소된다. 유사하게, 피드백 신호(CCLKN)가 기준 제어 클록 신호(CCLKREF)보다 늦는 경우, 제어 신호(VCON)는, 피드백 전압(CCLKN)이 기준전압(CCLKREF)과 동일 위상이 될 때까지, 지연 회로(40)가 지연을 감소시키게 한다.
유사한 지연고정루프(50)는 기준 데이터 클록 신호(DCLKREF)에 응답하여 지연된 데이터 클록 신호들(DCLK1-DCLKN)을 생성한다. 그러나, 기준 제어 클록 신호(CCLKREF)와는 달리 기준 데이터 클록 신호(DCLKREF)는 불연속하다. 통상적으로, 한 블록의 데이터가 액세스될 때, 기준 데이터 클록 신호(DCLKREF)는 클록펄스들의 버스트들(bursts)로 도착한다. 버스트들간에, 기준 데이터 클록 신호(DCLKREF)는 상대적으로 비활성이어서 지연고정루프(50)는 그의 로크(lock)를 잃어버릴 수 있다. 결국, 버스트들이 도착할 때, 지연된 데이터 클록들(DCLK1-DCLKN)의 지연들은 지연고정루프(50)에 의해 적합하게 조정되지 않을 수 있으며 데이터(DA1-DAM)는 래칭 전에 데이터 버스에서 불충분한 혹은 과도한 전개 시간을 가질 수 있다.
<발명의 요약>
고속 메모리 장치는, 기준 주파수의 기준 클록 신호 및 기준 주파수와 실질적으로 동일한 2차 주파수의 2차 클록 신호에 응답하여, 복수의 클록 신호를 발생시키는 클록 발생기를 포함한다. 제 1 세트의 클록 신호들은 기준 클록 신호에 응답하여 지연고정루프에 의해 생성된다. 지연고정루프 내의 지연 블록은 기준 클록 신호를 수신하고, 클록 주파수의 복수의 위상 지연된 신호를 생성한다. 위상 지연된 신호들 중 하나는 비교기로 피드백되고, 거기에서 피드백 신호는 기준 클록 신호와 비교된다. 그 다음, 비교기의 출력은 필터 처리되어 지연 블록의 제어 입력에 인가되어 지연 블록의 지연을 조정하게 된다. 이에 따라 지연고정루프는 기준 클록 신호에 대해 고정된 위상들을 갖는 복수의 출력신호를 생성한다.
지연고정루프에 부가하여, 클록 발생기는 2차 클록 신호에 의해 공급되는 클록 입력을 갖는 2차 지연 블록을 포함한다. 2차 지연 블록의 제어 입력은, 비교기 출력이 지연 블록들 모두를 제어하도록 비교기로부터 제어 신호를 수신한다. 2차 지연 블록은 복수의 2차 지연된 신호들을 출력하고, 2차 지연된 신호들 각각은 2차 클록 신호에 대해 각각의 지연을 갖는다. 기준 클록 신호에 의해 구동되는 지연고정루프의 출력으로 2차 지연된 신호들의 가변 지연들을 제어함으로써, 2차 지연신호들은 2차 클록 신호가 불연속한 데이터 클록 신호이더라도 지연 고정될 수 있다.
도 1은 제어 데이터 버스들 및 데이터 버스들에 의해 링크된, 메모리 장치와 메모리 제어기를 포함하는 종래 기술의 메모리 시스템의 블록도.
도 2는 도 1의 메모리 시스템에서 명령들, 데이터 및 클록 신호들의 타이밍을 도시한 신호 타이밍도.
도 3은 종래기술에 따라 제어 기준 클록 신호들 및 데이터 기준 클록 신호들에 의해 개별적으로 구동되는 한 쌍의 지연고정루프의 블록도.
도 4는 지연고정루프가 기준 클록 신호에 응답하여 명령 클록 신호들을 발생시키며 지연고정루프에 연결된 가변 지연 블록이 기준 데이터 클록 신호에 응답하여 데이터 클록 신호들을 발생시키는 클록 발생기 회로를 갖는 메모리 장치를 포함하는 본 발명에 따른 메모리 시스템의 블록도.
도 5는 도 4의 메모리 시스템을 포함하는 컴퓨터 시스템의 블록도.
도 4에 도시된 바와 같이, 메모리 시스템(52)은 메모리 제어기(53)의 제어하에 동작하는 메모리 장치(58)를 포함한다. 메모리 제어기(53)는, 각각 제어 데이터 버스(54) 및 클록버스(55)에 의해 전달되는, 제어 데이터(CD1-CDN) 및 기준 제어 클록 신호(CCLKREF)를 통해 메모리 장치(58)를 제어한다. 메모리 제어기(53)는, 각각 데이터 버스(56) 및 데이터 클록 버스를 통해, 데이터(DA1-DAM)를 데이터 클록 버스(57)상의 기준 데이터 클록 신호(DCLKREF)에 동기시켜 메모리 장치(58)로 제공한다.
메모리 장치(58)는 논리 제어 회로(61)의 제어하에 동작하는 래칭 회로(60)를 포함한다. 래칭 회로(60)는 지연고정루프(62), 가변 종속 지연 회로 (64), 제어 데이터 래치들(66) 및 데이터 래치들(68)로 형성된다. 제어 데이터 래치들(66)은 제어 데이터 버스(54)로부터 제어 데이터(CD1-CDN)를 수신하며, 데이터 래치들(68)은 데이터 버스(56)상의 데이터(DA1-DAM)를 수신한다. 부가적으로, 래칭 회로(60)는 기준 제어 클록 신호(CCLKREF) 및 기준 데이터 클록 신호(DCLKREF)를 각각의 클록 버스들(55, 57)로부터 수신한다.
상기에 논의된 바와 같이, 기준 제어 클록 신호(CCLKREF)는 주파수(fCCLK)에서 지연고정루프(62)를 구동하는 연속 클록 신호이다. 도 3을 참조하여 상기 기술된 지연고정루프(38)처럼, 지연고정루프(62)는 가변 지연 회로(40), 위상 검출기(46) 및 적분기(48)로 형성된다. 가변 지연 회로(40)는 종래 구조의 다중 탭 가변 지연 블록(70) 및 셀렉터 스위치(selector switch)(71)로 형성된다. 지연 회로(40)는 몇몇의 지연된 클록 신호들(CCLK1-CCLKN)을 제공하는데, 이 클록 신호들 각각은 상기 주파수(fCCLK)를 가지며, 기준 제어 클록 신호(CCLKREF)에 대해 각각의 시간 지연만큼 지연된다. 셀렉터 스위치(71)는 논리 제어 회로(61)의 제어하에 가변 지연 블록(70)의 출력들 중 하나를 제어 데이터 래치들(66)에 연결하고, 지연된 기준 클록 신호(CCLKD)를 출력한다. 논리 제어기(61)는, 기준 제어 클록 신호(CCLKREF)에 대해 데이터 클록 주기의 대략 반만큼 지연된 펄스를 갖는 지연된 클록 신호(CCLK1-CCLKN)를 지연된 클록 신호(CCLKD)로서 선택하도록 스위치 위치를 선택한다. 논리 제어기(61)는, 동작 주파수 변화의 결과로서 발생할 수 있는 클록주기의 변화를 수용하기 위해, 스위치 위치를 변경할 수 있다. 상기에 논의된 바와같이, 지연된 기준 클록 신호(CCLKD)는 제어 데이터 래치(66)를 활성화함으로써, 제어 데이터(CD1-CDN)을 래칭한다. 그 다음, 래칭된 제어 데이터(CD1-CDN)는 논리 제어 회로(61)에서 이용가능하게 된다.
도 3의 회로와는 달리, 도 4의 래칭 회로(60)는 지연된 데이터 클록 신호(DCLKD)를 생성하기 위해 제 2 지연고정루프를 사용하지 않는다. 대신에, 기준 데이터 클록 신호(DCLKREF)가 제 2 가변 지연 블록(82) 및 제 2 셀렉터 스위치(83)로 형성된 종속 지연 회로(64)를 구동한다. 제 2 지연 블록(82)의 지연은, 적분기(48)로부터의 제어 신호(Vcon)를 제 2 지연 블록(82)의 제어 입력(84)에 인가함으로써 제어된다. 제 2 지연 블록(82)의 전체 지연은 지연고정루프(62)의 가변 지연 블록(70)의 전체 지연과 실질적으로 동일하다. 그러나, 서브기간들의 수는 지연 블록들(70, 82)간에 다를 수 있다. 제 2 선택 스위치(83)는 지연된 데이터 클록 신호들(DCLK1-DCLKN) 중 하나를 데이터 래치들(68)에 연결하여, 지연된 데이터 클록(DCLKD)를 생성하는데, 이 클록은 데이터 클록(DCLKREF)에 대해 지연 시간(TD1)만큼 지연된다. 지연된 데이터 클록(DCLKD)은 래치들(68)을 활성화시키며, 그럼으로써 입력 데이터 버스(56)에서 도착하는 데이터(DA1-DAM)를 래칭한다. 그 다음에, 래칭된 데이터(DA1-DAM)는 래치들(68)에 의해서 판독/기입 회로(87)를 통해 메모리 어레이(85)에서 이용할 수 있게 된다.
당업자는, 도 3의 지연고정루프(50)를 제거하기 위해서, 래칭 회로(60)가 기준 데이터 클록(DCLKREF) 및 기준 제어 클록(CCLKREF)의 정합하는 클록주기(T)를 이용하는 것을 인식할 것이다. 지연된 데이터 클록(DCLKD)의 지연 시간 (TD1)은 기준 데이터 클록(DCLKREF)과 동일한 주파수로 구동되는 지연고정루프(62)에 의해 제어되기 때문에, 지연된 데이터 클록(DCLKD)은 불연속한 기준 데이터 클록(DCLKREF)으로의 록킹(locking)될 필요없이, 불연속한 기준 데이터 클록 신호(DCLKREF)에 대해 고정된 위상관계를 갖는다.
도 3의 지연고정루프(50)를 제거하고 기준 제어 클록 신호(CCLKREF)에 대해 지연 시간(TD1)을 설정함으로써, 메모리 시스템(52)은 불연속 신호 (DCLKREF)보다는 연속 신호(CCLKREF)에 대해 지연 시간(TD1)을 설정한다. 결과적으로, 메모리 시스템(52)은 불연속 데이터 클록 신호(DCLKREF)에 지연고정루프(50)를 록킹하려고 함에 있어 어려움들을 제거하면서, 연속적으로 제어되는 시간 지연(TD1)을 제공한다.
전술한 바와 같이, 셀렉터 스위치들(71, 83)은 가변 지연 회로들(40, 64)의 출력들을 각각의 래치들(66, 68)에 선택적으로 연결한다. 셀렉터 스위치들(71, 83)의 위치들은 논리 제어 회로(61)에 의해 선택된다. 바람직하게, 셀렉터 스위치 위치는 메모리 장치(58)가 제조될 때 논리 제어기(61)에 프로그램된다. 그러나, 메모리 장치(58)가 하나 이상의 주파수에서 이용될 수 있는 경우, 또는 데이터 또는 명령들의 도착시간들이 각각의 기준 클록들(CCLKREF, DCLKREF)에 대해 변할 수 있는 경우, 메모리 제어기(53)는 논리 제어 회로(61)에 수정된 선택 스위치 위치를 규정하도록 명령할 수 있다. 따라서, 다중 탭 가변 지연 블록(70)을 셀렉터 스위치 (71, 83)와 결합하여 사용함으로써, 메모리 장치(58)는 변하는 동작상태 또는 주파수들에 대해 "튜닝(tuned)" 될 수 있다.
도 5는 도 4의 메모리 제어기(53) 및 3개의 메모리 장치들(58)을 포함하는 컴퓨터 시스템(200)의 블록도이다. 컴퓨터 시스템(200)은, 원하는 계산들 및 작업들을 수행하기 위해 소프트웨어를 실행하는 것과 같은, 컴퓨터 기능들을 수행하는 프로세서(202)를 포함한다. 프로세서(202)는 또한 메모리 제어기(53)를 활성화하기 위해 명령, 어드레스 및 데이터 버스들(210)을 포함하며, 이에 의해 메모리 장치들(58)로/부터의 쓰기 및 읽기를 제어한다. 키패드 또는 마우스와 같은 하나 이상의 입력 장치들(204)은 프로세서(202)에 연결되고, 오퍼레이터가 수동으로 이에 데이터를 입력하는 것을 허용한다. 하나 이상의 출력장치들(206)은 프로세서 (202)에 연결되어 디스플레이하거나, 아니면 프로세서(202)에 의해 발생된 데이터를 출력한다. 출력장치들의 예들은 프린터 및 비디오 디스플레이 장치를 포함한다. 하나 이상의 데이터 저장 장치들(208)은 프로세서에 연결되어 데이터를 저장하거나 외부 저장매체(도시되지 않음)로부터 데이터를 검색한다. 저장장치들(208) 및 저장 매체의 예들은 하드 및 플로피 디스크들, 테이프 카세트들 및 컴팩트-디스크 판독-전용 메모리들을 받아들이는 드라이브들을 포함한다.
본 발명을 예시적인 실시예로 본 명세서에 기술하였으나, 본 발명의 사상 및 범위에서 벗어남이 없이 여러 가지 수정들이 행해질 수 있다. 예를 들면, 도 5의 컴퓨터 시스템(200)은 단지 3개의 메모리 장치(58)를 포함하고 있지만, 더 큰 또는 더 작은 수의 메모리 장치들(58)이 컴퓨터 시스템(200)내에 포함될 수 있다. 유사하게, 지연고정루프(62)의 피드백부는 단지 위상 검출기(46) 및 적분기(48)를 포함하는 것으로만 제시되었으나, 가변 지연 블록들(70, 82)을 제어하는데 있어 다른 회로를 사용할 수도 있다. 또한, 당업자는 다른 피드백 요소들이 위상 검출기(46) 및 적분기(48)를 대체할 수 있음을 이해할 것이다. 예를 들면, 위상 검출기(46)는 임의의 공지된 위상 비교 혹은 검출회로로 대체될 수 있으며 적분기 (48)는 종래의 루프 필터로 대체될 수 있다. 부가적으로, 제어 데이터 및 데이터가 기준 클록들(CCLKREF, DCLKREF)에 대해 일정한 위상으로 래칭되게 메모리 장치(58)가 동작되는 경우에, 가변 지연 블록들(70, 82)은 단지 하나의 출력을 가질 수 있다. 또한, 지연고정루프(62) 및 부가적 가변 지연 블록(82)의 조합이 래칭 회로(60)의 부분으로서 본 명세서에 기술되었으나, 이러한 조합을 통합하여 다양한 다른 회로들이 개발될 수 있다. 또한, 가변 지연 블록들(70, 82)의 출력들이 래치들(66, 68)을 구동하는 것으로 본 명세서에 되어있으나, 출력들은 래칭에 부가한, 또는 래칭과는 다른 동작들의 타이밍을 제어하기 위해 메모리 장치(58) 내의 다른 회로를 또한 구동할 수 있다. 또한, 본 명세서에 기술된 예시적인 실시예는 기준 클록 신호(CCLKREF)를 록킹하기 위해 지연고정루프(62)를 사용하지만, 당업자는 록킹을 위해 위상고정루프(phase-locked loop)를 사용하도록 본 명세서에 기술된 회로들을 용이하게 변경할 수 있다. 따라서, 본 발명은 첨부된 청구항들에 의한 것을 제외하곤 제한되지 않는다.

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  11. 제1 및 제2 클록 신호에 응답하여 제1 및 제2 디지털 신호를 래치하기 위한 래칭 회로에 있어서,
    상기 제1 클록 신호를 수신하기 위한 제1 클록단자;
    상기 제1 클록단자에 연결되고 상기 제1 클록 신호를 수신하기 위한 제1 입력, 및 제1 지연된 클록 신호를 수신하는 제2 입력을 갖는 비교기로서, 상기 제1 클록 신호 및 상기 제1 지연된 클록 신호에 응답하여, 상기 제1 클록 신호 및 상기 제1 지연된 클록 신호 사이의 관계를 나타내는 비교신호를 출력단자에 출력하는 상기 비교기;
    상기 비교기 출력단자에 연결되는 제1 제어입력, 상기 제1 클록단자에 연결되는 클록입력, 및 상기 비교기의 제2 입력에 연결되는 지연출력을 가지며, 상기 제1 클록 신호에 응답하여 상기 제1 지연된 클록 신호를 생성하는 제1 가변지연블록으로서, 상기 제1 지연된 클록신호는 상기 제어입력에서의 상기 비교신호에 응답하여 변화하는 제1 지연을 갖는, 상기 제1 가변지연블록 ;
    상기 제1 지연된 클록 신호를 수신하는 클록입력 및 상기 제1 디지털 신호를 수신하는 데이터입력을 갖는 제1 래치로서, 상기 제1 지연된 클록 신호의 전이들에 응답하여 상기 제1 디지털 신호를 캡쳐(capture)할 수 있는 상기 제1 래치;
    상기 제2 클록 신호를 수신하기 위한 제2 클록단자;
    상기 비교기 출력단자에 연결되는 제2 제어입력, 상기 제2 클록단자에 연결되는 클록입력, 및 지연출력을 갖는 제2 가변지연블록으로서, 상기 지연출력은 상기 제2 클록 신호에 응답하여 제2 지연된 클록 신호를 생성하고, 상기 제2 지연된 클록신호는 상기 제2 제어입력에서의 상기 비교신호에 응답하여 변화하는 제2 지연을 갖는, 상기 제2 가변지연블록; 및
    상기 제2 지연된 클록 신호를 수신하는 클록입력 및 상기 제2 디지털 신호를 수신하는 데이터입력을 갖는 제2 래치로서, 상기 제2 지연된 클록 신호의 전이들에 응답하여 상기 제2 디지털 신호를 캡쳐할 수 있는 상기 제2 래치를 포함하는 래칭 회로.
  12. 제11항에 있어서,
    상기 제1 가변지연블록은 제2 지연출력을 더 포함하고, 상기 제2 지연출력 및 상기 제1 클록입력 사이에, 상기 제1 제어입력에서의 상기 비교신호에 응답하여 변화하는 제2 지연을 가지며,
    상기 제2 지연은 상기 제1 지연과 다른, 래칭 회로.
  13. 제11항에 있어서,
    상기 비교기는 위상 비교 회로 및 적분기를 포함하는 래칭 회로.
  14. 제11항에 있어서, 상기 제2 가변지연블록은,
    제3 지연출력을 포함하고, 상기 제3 지연출력에서 제3 지연신호를 제공하고, 스위치출력, 상기 제2 지연출력에 연결되는 제1 입력, 및 상기 제3 지연출력에 연결되는 제2 스위치입력을 갖는 셀렉터 스위치를 더 포함하는, 래칭 회로.
  15. 기준 클록 주파수로 데이터 및 명령를 수신하기 위한 메모리 디바이스에 있어서,
    데이터 입력단자;
    명령 입력단자;
    1차 지연고정루프(primary delay-locked loop)로서,
    상기 기준 클록 주파수의 기준 클록 신호를 수신하기 위한 기준클록단자,
    상기 기준클록단자에 연결되고 상기 기준 클록 신호를 수신하기 위한 제1 입력단자 및 지연된 클록 신호를 수신하는 제2 입력단자를 갖는 비교기로서, 상기 제2 입력단자에서 수신된 상기 지연된 클록 신호와 상기 제1 입력에서 수신된 상기 기준 클록 신호 사이의 관계를 나타내는 비교신호를 출력하도록 응답하는, 상기 비교기, 및
    상기 비교기 출력에 연결되는 1차 제어입력, 상기 기준클록단자에 연결되는 1차 클록입력단자, 및 상기 비교기의 제2 입력단자에 연결되는 제1 지연출력을 갖는 1차 가변지연블록으로서, 상기 1차 제어입력에서의 상기 비교신호에 응답하여 변화하는 1차 지연을 갖는 상기 지연된 클록 신호를, 상기 기 준클록 신호에 응답하여 생성하는 상기 1차 가변지연블록을 포함하는 상기 1차 지연고정루프;
    제2 지연출력에 연결되는 클록킹입력 및 상기 명령 입력단자에 연결되는 명령입력을 갖는 명령 래치;
    2차 클록주파수의 2차 클록 신호를 수신하기 위한 2차 클록단자;
    상기 비교기 출력에 연결되는 2차 제어입력단자, 상기 2차 클록단자에 연결되는 2차 클록입력, 및 2차 지연출력을 갖는 2차 지연블록으로서, 상기 2차 제어입력에서의 상기 비교신호에 응답하여 변화하는 2차 지연을 갖는 제1의 2차 지연된 신호를, 상기 2차 주파수로 상기 2차 지연출력에 생성하는 상기 2차 지연블록; 및
    상기 제1의 2차 지연출력에 연결되는 데이터 클록킹입력 및 상기 데이터 입력단자에 연결되는 데이터 입력을 갖는 데이터 래치를 포함하는 메모리 디바이스.
  16. 제15항에 있어서,
    상기 1차 가변지연블록은, 상기 제2 지연출력과 상기 1차 클록입력 사이에서상기 1차 제어입력에서의 상기 비교신호에 응답하여 변화하는 제2의 1차 지연을 제2의 2차 지연된 신호에 제공하는 제2 지연출력을 더 포함하고,
    상기 제2의 1차 지연은 상기 제1의 1차 지연과 다른, 메모리 디바이스
  17. 클록주파수를 갖는 불연속 데이터 클록 신호에 따라 데이터를 래칭하는 래칭 회로에 있어서,
    상기 데이터 클록 신호를 수신하기 위한 데이터 클록단자;
    래치되는 상기 데이터를 수신하기 위한 데이터 단자;
    상기 불연속 클록 신호의 주파수로 기준클록 신호를 생성하는 기준클록소스;
    상기 기준클록소스에 연결되는 기준신호입력, 지연부분 및 피드백부분을 갖는 지연고정루프로서, 상기 피드백부분은 피드백신호를 제공하는 상기 지연고정루프;
    상기 데이터 클록단자에 연결되는 클록입력 및 상기 피드백부분에 연결되는 제어입력을 갖는 종속지연블록으로서, 제1 종속출력을 갖고, 상기 데이터 클록 신호 및 상기 피드백신호에 응답하여 상기 제1 종속출력에 지연된 데이터 클록 신호를 제공하도록 응답하는 상기 종속지연블록; 및
    상기 데이터 단자에 연결되는 데이터 입력 및 상기 제1 종속출력에 연결되는 클록킹입력을 갖는 데이터 래치로서, 상기 지연된 데이터 클록 신호에 응답하여 데이터를 래치하도록 응답하는 상기 데이터 래치를 포함하는 래칭 회로.
  18. 제17항에 있어서,
    상기 종속지연블록은 제2 종속출력을 포함하고, 상기 종속지연블록 및 상기 데이터 래치 사이에 연결되는 셀렉터 스위치를 더 포함하고, 상기 셀렉터 스위치는 상기 제1 종속출력에 연결되는 제1 스위치 입력, 상기 제2 종속출력에 연결되는 제2 스위치 입력, 및 상기 데이터 래치의 클록킹 입력에 연결되는 스위치 출력을 갖는, 래칭 회로
  19. 명령 클록 신호들 각각 및 데이터 클록 신호들 각각에 응답하여, 메모리 디바이스에서 명령들과 데이터를 래치하는 방법에 있어서,
    상기 명령 클록 신호에 응답하여 지연된 명령 클록 신호를 생성하는 단계로서, 상기 지연된 명령 클록 신호는 명령 지연시간 만큼 상기 명령 클록 신호로부터 지연되는, 상기 명령 클록 신호 생성 단계;
    상기 데이터 클록 신호에 응답하여 지연된 데이터 클록 신호를 생성하는 단계로서, 상기 지연된 데이터 클록 신호는 데이터 지연시간 만큼 상기 데이터 클록 신호로부터 지연되는, 상기 데이터 클록 신호 생성 단계;
    상기 지연된 명령 클록 신호의 위상과 상기 명령 클록 신호의 위상을 비교하는 단계;
    상기 위상들을 비교하는 단계에 응답하여, 조정되고 지연된 명령 클록 신호를 생성하기 위해 상기 명령 지연시간을 조정하는 단계;
    상기 위상들을 비교하는 단계에 응답하여, 조정되고 지연된 데이터 클록 신호를 생성하기 위해 상기 데이터 지연시간을 조정하는 단계;
    상기 조정되고 지연된 명령 클록 신호에 응답하여, 상기 명령을 래치하는 단계; 및
    상기 조정되고 지연된 데이터 클록 신호에 응답하여, 상기 데이터를 래치하는 단계를 포함하는 래칭 방법.
  20. 제19항에 있어서,
    상기 지연된 데이터 클록 신호를 생성하는 단계는 지연 블록에 상기 데이터 클록 신호를 제공하는 단계를 포함하고,
    상기 데이터 지연시간을 조정하는 단계는 상기 지연 블록의 지연을 조정하는 단계를 포함하는, 래칭 방법.
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