KR100294517B1 - 위상조정기능을갖는반도체집적회로및이를사용하는시스템 - Google Patents

위상조정기능을갖는반도체집적회로및이를사용하는시스템 Download PDF

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Abstract

본 발명의 반도체 집적회로는 지정값을 저장하는 레지스터, 및 지정값에 기초하여 설정된 지연량만큼 입력신호를 지연시켜 지연량만큼 지연된 신호를 지연신호로서 출력하는 지연소자군을 구비한다. 이 반도체 집적회로는 지연신호와 클럭신호를 입력하여 위상조정신호를 출력하는 PLL 회로를 더 구비한다. 이 경우, 위상조정신호는 입력신호로서 지연소자군에 공급된다.

Description

위상조정기능을 갖는 반도체 집적회로 및 이를 사용하는 시스템 {SEMICONDUCTOR INTEGRATED CIRCUIT WITH PHASE ADJUSTING FUNCTION AND SYSTEM USING THE SAME}
본 발명은 반도체 집적회로에 관한 것으로, 보다 상세하게는 PLL 회로의 위상조정기능을 사용하여 회로의 위상이 조정되는 반도체 집적회로에 관한 것이다.
일본 특개평 3-205920 호에는 PLL 회로가 레지스터에 의해 제어되는 회로가 개시되어 있다. 도 1 은 그러한 종래 회로의 구성을 도시한다.
도 1 을 참조하면, 위상동기회로는 PLL 회로 및 레지스터 (507) 로 이루어져 있다. 이 경우에, PLL 회로는 위상비교기 (502), 전하펌프 (503), 필터 (504) 및 VCO (전압제어발진기)(505)로 이루어져 있다. 위상비교기 (502) 는 코드데이터 (1501) 의 주파수 및 위상을 피드백 신호와 비교한다. 전하펌프 (503) 는 위상비교기 (502) 에 의한 비교결과로서 얻어진 위상차에 대응하는 시간동안 일정 전류를 출력한다. 필터 (504) 는 전하펌프 (503) 에서 출력되는 전류를 대응하는 전압으로 변환한다. VCO (505) 는 필터 (504) 에서 출력되는 전압에 대응하는 주파수를 갖는 클럭신호 Sync Clock (506) 를 발생시킨다. 레지스터 (507) 는 PLL 회로를 이루는 각각의 회로에 대한 게인량과 필터 상수(filter constant) 등의 정보를 저장한다.
이것을 참조하여, 전하펌프 (503) 의 게인, 필터 (504) 의 상수 및 전압제어발진기 (505) 의 중심주파수 중의 적어도 하나가 변경된다.
위상동기회로는 레지스터 (507) 에 데이터를 기입하는 마이크로컴퓨터 버스 (508), 전체 데이터를 연산처리하는 CPU (509), 전체 시스템을 제어하는 프로그램이 저장되어 있는 HDC (하드디스크 컨트롤러) (510) 및 RAM 혹은 ROM (511) 으로 더 이루어진다. RAM 혹은 ROM (511) 에는, CPU (509) 의 프로그램 및 최적 설정값과 같은 데이터가 저장되어 있다.
위상동기회로에서, CPU (509) 는 RAM 혹은 ROM (511) 내에 저장된 데이터로부터 PLL 회로의 설정값을 선택한다. 그 다음에, CPU (509) 가 마이크로컴퓨터 버스 (508) 를 통하여 레지스터 (507) 에 선택된 값을 기입하여 그 값들은 PLL 회로를 이루는 각각의 회로로 보내진다. PLL 회로는 전하펌프의 게인, 필터 상수 및/또는 VCO 의 중심주파수를 변경한다.
상술된 기술에서, PLL 회로의 위상조정기능을 사용하는 경우에, PLL 회로의 출력은 입력신호로서 지연소자군에 접속된다. 지연소자군은 이 지연소자군에 의해 결정된 지연량만큼 PLL 회로의 출력을 지연하여 위상조정신호를 발생시킨다. 위상동기회로는 입력신호와 위상조정신호간의 위상차를 조정한다.
그러나, 위상동기회로를 포함하는 LSI 가 제조되어 인쇄회로기판상에 장착된 후 지연량을 변경할 수 없다는 문제점이 있다.
타 LSI 가 위상동기회로에 접속되어 하나의 공통 클럭신호를 사용하는 경우, 위상동기회로의 위상조정시간이 고정되어 있기 때문에 타 LSI 는 정상적으로 작동하지 않는다.
본 발명은 상술된 문제점의 관점에서 이루어진다. 그러므로, 본 발명의 목적은 반도체 집적회로가 제조되어 인쇄회로기판상에 장착된 후에도 위상조정시간을 변경할 수 있는 반도체 집적회로를 제공하는 것이다.
본 발명의 다른 목적은, 반도체 집적회로가 공통 클럭신호를 사용하는 타 반도체 집적회로에 접속되는 경우에도, 타 반도체 집적회로가 정상적으로 동작될 수 있는 반도체 집적회로를 제공하는 것이다.
본 발명의 일양태를 달성하기 위하여, 반도체 집적회로는 지정값을 저장하기 위한 레지스터, 지정값에 기초하여 설정된 지연량만큼 입력신호를 지연시켜서 지연량만큼 지연된 신호를 지연신호로서 출력하는 지연소자군 및 지연신호와 클럭신호를 입력하여 위상조정신호를 출력하는 PLL 회로를 포함하며, 위상조정신호는 지연소자군에 입력신호로서 공급된다.
이 경우, 반도체 집적회로는 래치신호에 응답하여 다른 회로에 기입되고 다른 회로로부터 판독되는 데이터를 래치시키는 래치회로를 더 포함하며, 다른 회로에는 클럭신호가 공급되고, 위상조정신호는 래치회로들에 래치신호로서 공급된다.
본 발명의 다른 양태를 달성하기 위하여, 위상제어회로는 반도체 집적회로 및 제어 유니트를 포함하며, 반도체 집적회로는 지정값을 저장하는 레지스터; 지정값에 기초하여 설정된 지연량만큼 입력신호를 지연시켜서 지연량만큼 지연된 신호를 지연신호로서 출력하는 지연소자군; 지연신호와 클럭신호를 입력하여 위상조정신호를 출력하는 PLL 회로; 클럭신호가 공급되는 타 회로에 기입되는 기입데이터를래치신호에 응답하여 래치시키는 제 1 래치회로; 타 회로에서 판독되는 판독데이터를 래치신호에 응답하여 래치시키는 제 2 래치회로를 구비하며, 위상조정신호는 지연소자군에 입력신호로서 공급되고 래치회로에 래치신호로서 공급되며,제어 유니트는 레지스터에 소정값들을 지정값으로서 순차적으로 공급하고 소정값이 레지스터에 공급될 때마다 기입데이터가 판독데이터와 일치하는지를 판정하고, 판독데이터와 기입데이터 양쪽이 서로 일치되는 것으로 판정되면 지정값은 레지스터에 유지된다.
이 경우, 제어 유니트가 소정값들을 순차적으로 공급하여 기입데이터와 판독데이터가 서로 일치하는 소정값들의 범위를 검출할 수도 있다.
또한, 제어 유니트는 이 범위내의 소정값들 중에서 지정값을 선택할 수도 있다. 게다가, 제어 유니트는 이 범위내의 소정값들 중에서 중간값을 지정값으로서 선택할 수도 있다.
이 경우, PLL 회로는 위상비교기, 전하펌프 및 전압제어발진기를 구비한다.
본 발명의 또다른 양태를 달성하기 위하여, 반도체 집적회로 장치는 서로 병렬로 접속되어 있는 복수의 반도체 집적회로를 포함하며, 복수의 반도체 집적회로 각각은 지정값을 저장하는 레지스터; 지정값에 기초하여 설정된 지연량만큼 입력신호를 지연시켜서 지연량만큼 지연된 신호를 지연신호로서 출력하는 지연소자군; 및 지연신호와 클럭신호를 입력하여 위상조정신호를 출력하는 PLL 회로를 구비하며, 위상조정신호는 지연소자군에 입력신호로서 공급되고, 클럭신호는 반도체 집적회로의 PLL 회로에 공통으로 공급된다.
이 경우, 복수의 반도체 집적회로 각각은, 클럭신호가 공급되는 타 회로에기입되는 기입데이터를 래치신호에 응답하여 래치시키는 제 1 래치회로, 타 회로에서 판독되는 판독데이터를 래치신호에 응답하여 래치시키는 제 2 래치회로를 더 구비하며, 복수의 PLL 회로 각각에서 출력되는 위상조정신호는 각각의 PLL 회로에 대응하는 제 1 및 제 2 래치회로에 래치신호로서 공급된다.
본 발명의 또다른 양태를 달성하기 위하여, 위상제어회로는 서로 병렬로 접속되는 복수의 반도체 집적회로, 및 제어부를 구비하며, 복수의 반도체 집적회로 각각은, 지정값을 저장하는 레지스터; 지정값에 기초하여 설정된 지연량만큼 입력신호를 지연시켜서 지연량만큼 지연된 신호를 지연신호로서 출력하는 지연소자군; 지연신호와 클럭신호를 입력하여 위상조정신호를 출력하는 PLL 회로; 클럭신호가 공급되는 타 회로에 제어부에 의해 기입되는 기입데이터를 래치신호에 응답하여 래치시키는 제 1 래치회로, 타 회로에서 제어부에 의해 판독되는 판독데이터를 래치신호에 응답하여 래치시키는 제 2 래치회로를 구비하며, 클럭신호는 반도체 집적회로의 PLL 회로에 공통으로 공급되며, 복수의 PLL 회로 각각에서 출력되는 위상조정신호는 각각의 PLL 회로에 대응하는 제 1 및 제 2 래치회로에 래치신호로서 공급되며, 제어부는 반도체 집적회로 각각의 레지스터에 소정값들을 지정값으로서 순차적으로 공급하고 소정값이 레지스터에 공급될 때마다 기입데이터가 판독데이터와 일치하는지를 각각 판정하고, 판독데이터와 기입데이터 양쪽이 서로 일치하는 것으로 판정되면 지정값은 레지스터에 각각 유지된다.
이 경우, 제어부는 소정값들을 각각 순차적으로 공급하여 기입데이터와 판독데이터가 서로 일치하는 소정값들의 범위를 검출한다.
또한, 이 경우 제어부는 이 범위내의 소정값중에서 지정값을 각각 선택한다.
게다가, 제어부는 이 범위내의 소정값들 중에서 중간값을 지정값으로서 각각 선택할 수도 있다.
본 발명의 또 다른 양태를 달성하기 위하여, 위상제어방법은, 레지스터에 지정값을 저장하는 단계; 지정값에 기초하여 설정된 지연량만큼 입력신호를 지연하여 지연량만큼 지연된 신호를 지연신호로서 출력하는 단계; 지연신호에 기초하여 클럭신호의 위상을 동기시켜(lock) 위상조정신호를 입력신호로서 출력하는 단계; 클럭신호가 공급되는 타 회로에 대한 판독데이터와 기입데이터를 위상조정신호에 응답하여 래치신호로서 래치회로에 래치시키는 단계; 레지스터에 소정값들을 지정값으로서 순차적으로 공급하는 단계; 판독데이터와 기입데이터가 서로 일치하는지를 판정하는 단계; 및 판독데이터와 기입데이터가 서로 일치하는 것으로 판정되면 소정값을 레지스터에 유지시키는 단계를 구비한다.
이 경우, 판정단계는 소정값들을 순차적으로 공급하여 기입데이터와 판독데이터가 서로 일치하는 소정의 값들의 범위를 검출하는 단계를 포함한다.
또한, 판정단계는 범위내의 소정값들 중에서 지정값을 선택하는 단계를 포함할 수도 있다.
게다가, 판정단계는 범위내의 소정값들 중에서 중간값을 지정값으로서 선택하는 단계를 포함할 수도 있다.
본 발명의 또다른 양태를 달성하기 위하여, 위상제어방법은, 복수의 PLL 회로에 공통의 클럭신호를 공급하는 단계; 각각의 PLL 회로에 대응하는 레지스터에지정값을 저장하는 단계; 지정값에 기초하여 설정된 지연량만큼 입력신호를 지연하여 지연량만큼 지연된 신호를 지연신호로서 출력하는 단계; 각각의 PLL 회로에 지연신호를 공급하여 위상조정신호를 출력하는 단계; 클럭신호가 공급되는 타 회로에 대한 판독데이터와 기입데이터를 위상조정신호에 응답하여 각각의 PLL 회로에 대응하는 래치회로에 래치신호로서 래치시키는 단계; 레지스터에 소정값들을 지정값으로서 순차적으로 공급하는 단계; 판독데이터와 기입데이터가 서로 일치하는지를 각각 판정하는 단계; 및 판독데이터와 기입데이터가 서로 일치하는 것으로 판정되면 레지스터에 소정값을 유지하는 단계를 구비한다.
이 경우, 판정단계는 소정값들을 순차적으로 공급하여 기입데이터와 판독데이터가 서로 일치하는 소정값들의 범위를 검출하는 단계를 포함할 수도 있다.
또한, 이 경우 판정단계는 이 범위내의 소정값들 중에서 지정값을 선택하는 단계를 포함할 수도 있다.
도 1 은 종래의 위상동기회로의 구성을 도시하는 블록도;
도 2 는 본 발명의 제 1 실시예에 따른 위상동기회로의 구성을 도시하는 블록도;
도 3 은 본 발명의 제 1 실시예에 따른 위상동기회로에 사용되는 PLL 회로의 구성을 도시하는 블록도;
도 4 는 본 발명의 제 1 실시예에 따른 위상동기회로의 동작을 설명하기 위한 흐름도; 및
도 5 는 본 발명의 제 2 실시예에 따른 위상동기회로의 구성을 도시하는 블록도.
*도면의 주요부분에 대한 부호의 설명*
1 : PLL 회로 2 : LSI 회로
3, 4 : 래치회로 5 : CPU
6 : 지연소자군 7 : 레지스터
8 : 위상비교기 9 : 전하펌프
10 : 필터 11 : VCO (전압제어발진기)
101 : 클럭신호 103 : 지연된 조정신호
본 발명의 위상동기회로를 첨부된 도면을 참조하여 상세히 설명한다.
도 2 는 본 발명의 제 1 실시예에 따른 위상동기회로의 구성을 도시하는 블록도이다. 이 위상동기회로는 PLL 회로의 위상조정기능을 사용한다. 도 3 은 PLL 회로의 구성을 도시하고 있다.
도 3 에 도시된 바와 같이, PLL 회로는 위상비교기 (8), 전하펌프 (9), 필터 (10) 및 전압제어발진기 (VCO)(11) 로, 종래예와 같이 이루어져 있다. 위상비교기 (8) 는 제 1 입력신호 (201) 를 제 2 입력신호 (202) 와 비교한다. 전하펌프 (9) 는 위상비교기 (8) 에 접속되어 위상비교기 (8) 에 의한 비교결과로서 얻어진 위상차에 대응하는 시간동안 소정의 전류를 출력한다. 필터 (10) 는 전하펌프 (9) 에 접속되어 있고, 전하펌프 (9) 에 의해 출력되는 전류를 전압으로 변환한다. VCO (11) 는 필터 (10) 에 접속되어 있고, 필터 (10) 로부터 출력되는 전압에 대응하는 주파수를 갖는 클럭신호 (203) 를 발생시킨다.
도 2 를 참조하여, 제 1 실시예의 위상동기회로를 설명한다. PLL 회로의 위상조정기능이 위상조정회로에 적용된다.
위상동기회로는 상술된 PLL 회로, 지연소자군 (6), 레지스터 (7) 및 래치회로 (3 및 4) 로 이루어진다. 위상동기회로는 제어회로 (CPU) (5) 및 타회로 (2) 로서의 LSI 에 접속되어 있다.
클럭신호 CLK (101) 는 위상조정된 신호이다. 클럭신호 CLK (101) 는 LSI (2) 및 PLL 회로 (1) 에 제공된다. PLL 회로 (1) 의 출력 (102) 으로서 위상조정신호가 래치회로 (3 및 4) 및 지연소자군 (6) 에 제공된다. 위상조정신호는 지연소자군 (6) 에 의해 지연되어 지연된 조정신호로서 PLL 회로 (1) 에 공급된다. 지연소자군 (6) 에 의한 지연량은 레지스터 (7) 내에 설정된 값에 기초하여 결정된다. 이 값은 제어회로 (5) 에 의해 재기입가능하다.
클럭신호 CLK (101) 는 지연된 조정신호 (103) 에 따라 위상조정된다. 래치회로 (3 및 4) 에 출력 (102) 이 공급된다. CPU (5) 로부터 기입데이터 (104) 가 출력되어 래치회로 (3) 에 의해 래치된다. 래치회로 (3) 로부터 기입데이터가 출력되어 타 LSI (2) 내부에 기입된다. 타 LSI (2) 는 클럭신호 CLK (101)에 응답하여 동작한다. 타 LSI (2) 로부터 판독데이터가 판독되어 래치회로 (4) 에 의해 래치된다. 그 다음에, 래치회로 (4) 로부터 판독데이터 (104) 가 출력되어 제어회로 (5) 에 공급된다. 제어회로 (CPU) (5) 는 기입데이터와 판독데이터가 서로 일치하는지를 확인한다.
다음으로, 본 발명의 제 1 실시예에 따른 위상동기회로의 동작을 설명한다.
도 4 는 제 1 실시예의 위상동기회로의 동작을 설명하는 흐름도이다. 도 4 를 참조하여, 지연량을 선택하는 동작을 아래에 설명한다.
레지스터 (7) 를 영으로 설정한다(A1 단계). 그 다음에, 기입데이터를 래치회로 (3) 를 통하여 제어회로 (CPU) (5) 로부터 타 LSI (2) 내부에 기입한다 (A2 단계). 그 다음에, 제어회로가 기입된 데이터를 타 LSI (2) 로부터 판독데이터로서 판독한다(A3 단계). 이어서, 제어회로 (5) 가 A2 단계에서 기입된 기입데이터가 A3 단계에서 판독된 판독데이터와 일치하는지를 판정한다(A4 단계). 만일 양쪽 데이터가 서로 일치하면, 레지스터 (7) 내에 설정된 데이터는 제어회로 (5) 내에 저장된다. 일치하지 않으면, 데이터가 저장되지 않고, A5 단계를 실행하지 않고 A6 단계로 제어가 진행된다.
A6 단계에서, A2 단계에서 A5 단계까지의 처리가 위상조정가능 범위내의 모든 데이터에 대해 실행되었는지 판정한다. 그렇지 않으면, 레지스터 (7) 에 1 을 부가하고 (A7 단계), A2 단계에서 A5 단계까지의 판정처리를 반복한다.
위상조정가능 범위내의 데이터를 모두 체크한 후, 기입데이터와 판독데이터가 서로 일치할 때 제어회로 (5) 내에 저장된 레지스터 (7) 의 데이터의 중심값을다시 레지스터 (7) 에 설정한다(A8 단계).
따라서, 상술된 처리를 통하여 위상조정시간을 결정할 수 있다.
다음으로, 본 발명의 제 2 실시예에 따른 위상동기회로를 설명한다. 도 5 는 본 발명의 제 2 실시예에 따른 위상동기시스템의 구성을 도시하는 블록도이다.
도 5 를 참조하면, 위상조정된 신호로서 클럭신호 CLK (401) 가 제 1 실시예에서 설명된 것과 동일한 위상동기회로인 LSI (12, 13 및 14) 에 접속되어 있다. 클럭신호는 또한 타회로인 RAM (15) 에도 접속되어 있다. 도 2 에서 동작에 대해 설명한 바와 같이, 제어회로 (CPU) (16) 는 LSI (12) 및 버스를 통하여 RAM (15) 에 기입데이터를 기입하고, LSI (12) 및 버스를 통하여 RAM (15) 으로부터의 데이터를 판독데이터로서 판독한다. 기입데이터와 판독데이터가 서로 일치하는지를 판정하는 상술된 확인 처리를 위상조정가능 범위내의 레지스터 (7) 의 모든 데이터에 대해 수행한다. 확인처리가 완료되면, 제어회로 (16) 내에 저장된 레지스터 (7) 의 데이터의 중심값을 LSI (12) 의 레지스터 (7) 에 설정한다. 이들 단계를 LSI (13 및 14) 에 대해 수행한다. 따라서, 상이한 위상조정된 시간을 갖는 LSI 들이 동작가능하게 된다.
상술된 바와 같이, 본 발명의 위상동기회로를 포함하는 반도체 집적회로에 따르면, 반도체 집적회로가 제조되어 인쇄회로기판상에 장착된 후에도 위상조정을 할 수 있다. 또한, 본 발명은 PLL 의 위상조정시간을 가변하는 것에 의해, 본 LSI 와 동일한 클럭을 사용하는 타 LSI 에 접속되어도 정상동작할 수 있다.

Claims (17)

  1. 반도체 집적회로 및 제어 유니트를 구비하는 위상제어회로로서,
    상기 반도체 집적회로는,
    지정값을 저장하는 레지스터;
    상기 지정값에 기초하여 설정된 지연량만큼 입력신호를 지연시켜서 상기 지연량만큼 지연된 상기 신호를 지연신호로서 출력하는 지연소자군;
    상기 지연신호와 클럭신호를 입력하여 위상조정신호를 출력하는 PLL 회로; 및
    상기 클럭신호가 공급되는 타 회로에 기입되는 기입데이터를 래치신호에 응답하여 래치시키는 제 1 래치회로,
    상기 타 회로에서 판독되는 판독데이터를 상기 래치신호에 응답하여 래치시키는 제 2 래치회로를 구비하며,
    상기 위상조정신호는 상기 지연소자군에 상기 입력신호로서 공급되고 상기 래치회로에 상기 래치신호로서 공급되며,
    상기 제어 유니트는 상기 레지스터에 소정값들을 상기 지정값으로서 순차적으로 공급하고 상기 소정값이 상기 레지스터에 공급될 때마다 상기 기입데이터가 상기 판독데이터와 일치하는지를 판정하고, 상기 판독데이터와 기입데이터 양쪽이 서로 일치하는 것으로 판정되는 경우 상기 지정값이 상기 레지스터에 유지되는 것을 특징으로 하는 위상제어회로.
  2. 제 1 항에 있어서, 상기 제어 유니트가 상기 소정값들을 순차적으로 공급하여 상기 기입데이터와 상기 판독데이터가 서로 일치하는 상기 소정값들의 범위를 검출하는 것을 특징으로 하는 위상제어회로.
  3. 제 2 항에 있어서, 상기 제어 유니트는 상기 범위의 상기 소정값들 중에서 상기 지정값을 선택하는 것을 특징으로 하는 위상제어회로.
  4. 제 3 항에 있어서, 상기 제어 유니트는 상기 범위의 소정값들 사이의 중간값을 상기 지정값으로서 선택하는 것을 특징으로 하는 위상제어회로.
  5. 제 1 항에 있어서, 상기 PLL 회로는
    상기 지연신호와 상기 클럭신호의 위상을 비교하여 위상차에 해당하는 소정의 전류를 출력하는 위상비교기;
    상기 전류를 전압으로 변환하는 전하펌프; 및
    상기 전압에 대응하는 주파수를 가지는 클럭신호를 발생하는 전압제어발진기를 포함하는 것을 특징으로 하는 반도체 집적회로.
  6. 서로 병렬로 접속되는 복수의 반도체 집적회로를 구비하는 반도체 집적회로장치에 있어서,
    복수의 반도체 집적회로 각각은,
    지정값을 저장하는 레지스터;
    상기 지정값에 기초하여 설정된 지연량만큼 입력신호를 지연시켜서 상기 지연량만큼 지연된 상기 신호를 지연신호로서 출력하는 지연소자군; 및
    상기 지연신호와 클럭신호를 입력하여 위상조정신호를 출력하는 PLL 회로를 구비하며,
    상기 위상조정신호는 상기 지연소자군에 상기 입력신호로서 공급되고 상기 클럭신호는 상기 반도체 집적회로의 상기 PLL 회로에 공통으로 공급되며,
    상기 복수의 반도체 집적회로 각각은,
    상기 클럭신호가 공급되는 타 회로에 기입되는 기입데이터를 래치신호에 응답하여 래치시키는 제 1 래치회로,
    상기 타 회로에서 판독되는 판독데이터를 상기 래치신호에 응답하여 래치시키는 제 2 래치회로를 더 구비하며,
    상기 복수의 PLL 회로 각각에서 출력되는 상기 위상조정신호가 상기 각각의 PLL 회로에 대응하는 상기 제 1 및 제 2 래치회로에 래치신호로서 공급되는 것을 특징으로 하는 반도체 집적회로장치.
  7. 서로 병렬로 접속되는 복수의 반도체 집적회로 및 제어부를 구비하는 위상제어회로에 있어서,
    상기 복수의 반도체 집적회로 각각은,
    지정값을 저장하는 레지스터;
    상기 지정값에 기초하여 설정된 지연량만큼 입력신호를 지연시켜서 상기 지연량만큼 지연된 상기 신호를 지연신호로서 출력하는 지연소자군;
    상기 지연신호와 클럭신호를 입력하여 위상조정신호를 출력하는 PLL 회로;
    상기 클럭신호가 공급되는 타 회로에 상기 제어부에 의해 기입되는 기입데이터를 래치신호에 응답하여 래치시키는 제 1 래치회로; 및
    상기 타 회로에서 상기 제어부에 의해 판독되는 판독데이터를 상기 래치신호에 응답하여 래치시키는 제 2 래치회로를 구비하며,
    상기 클럭신호는 상기 반도체 집적회로의 상기 PLL 회로에 공통으로 공급되며,
    상기 복수의 PLL 회로 각각에서 출력되는 상기 위상조정신호는 각각의 상기 PLL 회로에 대응하는 상기 제 1 및 제 2 래치회로에 상기 래치신호로서 공급되며,
    상기 제어부가 상기 반도체 집적회로 각각의 상기 레지스터에 소정값들을 상기 지정값으로서 순차적으로 공급하고 상기 소정값이 상기 레지스터에 공급될 때마다 상기 기입데이터가 상기 판독데이터와 일치하는지를 각각 판정하고, 상기 판독데이터와 상기 기입데이터 양쪽이 서로 일치한다고 판정되는 경우 상기 지정값이 상기 레지스터에 각각 유지되는 것을 특징으로 하는 위상제어회로.
  8. 제 7 항에 있어서, 상기 제어부가 상기 소정값들을 각각 순차적으로 공급하여 상기 기입데이터와 상기 판독데이터가 서로 일치하는 상기 소정값들의 범위를검출하는 것을 특징으로 하는 위상제어회로.
  9. 제 8 항에 있어서, 상기 제어부가 상기 범위의 상기 소정값들 중에서 상기 지정값을 각각 선택하는 것을 특징으로 하는 위상제어회로.
  10. 제 9 항에 있어서, 상기 제어부가 상기 범위의 상기 소정의 값들 사이의 중간값을 상기 지정값으로서 각각 선택하는 것을 특징으로 하는 위상제어회로.
  11. 레지스터에 지정값을 저장하는 단계;
    상기 지정값에 기초하여 설정된 지연량만큼 입력신호를 지연하여 상기 지연량만큼 지연된 신호를 지연신호로서 출력하는 단계;
    상기 지연신호에 기초하여 클럭신호의 위상을 동기시켜 위상조정신호를 상기 입력신호로서 출력하는 단계;
    상기 클럭신호가 공급되는 타 회로에 대한 판독데이터와 기입데이터를 상기 위상조정신호에 응답하여 래치신호로서 래치회로에 래치시키는 단계;
    순차적으로 소정값들을 상기 레지스터에 상기 지정값으로서 공급하는 단계;
    상기 판독데이터와 상기 기입데이터가 서로 일치하는지를 판정하는 단계; 및
    상기 판독데이터와 상기 기입데이터가 서로 일치하는 것으로 판정되면 상기 소정값을 상기 레지스터에 유지시키는 단계를 구비하는 위상제어방법.
  12. 제 11 항에 있어서, 상기 판정단계는,
    상기 소정값들을 순차적으로 공급하여 상기 기입데이터와 상기 판독데이터가 서로 일치하는 상기 소정값들의 범위를 검출하는 단계를 포함하는 것을 특징으로 하는 위상제어방법.
  13. 제 12 항에 있어서, 상기 판정단계는,
    상기 범위의 소정값들 중에서 상기 지정값을 선택하는 단계를 포함하는 것을 특징으로 하는 위상제어방법.
  14. 제 13 항에 있어서, 상기 판정단계는,
    상기 범위의 상기 소정값들 사이의 중간값을 상기 지정값으로서 선택하는 단계를 포함하는 것을 특징으로 하는 위상제어방법.
  15. 복수의 PLL 회로에 공통 클럭신호를 공급하는 단계;
    상기 PLL 회로 각각에 대응하는 레지스터에 지정값을 저장하는 단계;
    상기 지정값에 기초하여 설정된 지연량만큼 입력신호를 지연하여 상기 지연량만큼 지연된 신호를 지연신호로서 출력하는 단계;
    상기 PLL 회로 각각에 상기 지연신호를 공급하여 위상조정신호를 출력하는 단계;
    상기 클럭신호가 공급되는 타 회로에 대한 판독데이터와 기입데이터를 상기위상조정신호에 응답하여 상기 각각의 PLL 회로에 대응하는 래치회로에 래치신호로서 래치시키는 단계;
    상기 레지스터에 소정값들을 상기 지정값으로서 순차적으로 공급하는 단계;
    상기 판독데이터와 상기 기입데이터가 서로 일치하는지를 각각 판정하는 단계; 및
    상기 판독데이터와 상기 기입데이터가 서로 일치하는 것으로 판정되면 상기 레지스터에 상기 소정의 값을 유지하는 단계를 구비하는 위상제어방법.
  16. 제 15 항에 있어서, 상기 판정단계는,
    상기 소정값들을 순차적으로 공급하여 상기 기입데이터와 상기 판독데이터가 서로 일치하는 상기 소정값들의 범위를 검출하는 단계를 포함하는 것을 특징으로 하는 위상제어방법.
  17. 제 16 항에 있어서, 상기 판정단계는,
    상기 범위의 상기 소정값들 중에서 상기 지정값을 선택하는 단계를 포함하는 것을 특징으로 하는 위상제어방법.
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