JPH09161472A

JPH09161472A - メモリ制御方法

Info

Publication number: JPH09161472A
Application number: JP7324248A
Authority: JP
Inventors: Yutaka Okada; 豊岡田; Iwao Ishinabe; 巌石鍋; Koji Imazawa; 光二今澤; Saimu Edo; サイムエド
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-12-13
Filing date: 1995-12-13
Publication date: 1997-06-20

Abstract

(57)【要約】【課題】確実、最適、かつ安定したアクセスのタイミ
ング余裕を得ることができるメモリ制御方法を提供する
こと。【解決手段】ＬＳＩのクロック発生器７１に、リング
オシレータ型電圧制御発振器を含むＰＬＬ（位相同期ル
ープ）を用い、入力クロック７０から論理回路部のため
の論理部クロック７２を発生するとともに、論理部クロ
ック７２と位相の異なる複数の先行クロックを生成し、
それから最適な位相のメモリクロック７９を選択し、論
理部クロック７２に同期して出力される書き込みデータ
８０をメモリクロック７９によりメモリ７８に書き込
み、メモリクロック７９に同期して出力される読み出し
データ８１を論理部クロック７２によりメモリ７８から
取り出す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体メモリの制
御方法に関し、特に、高速の動作クロックを用いた場合
にもデータの転送のタイミング余裕を確実に得ることが
できるようにしたメモリ制御方法に関する。

【０００２】

【従来の技術】一般的に大規模集積回路ＬＳＩ（Ｌarge
Ｓcale Ｉntegration）はクロックによって動作する
が、その場合に使用するクロックの供給方法としては、
外部から入力されたクロックをそのまま用いる方法と、
外部から入力されたクロックを逓倍して高速の論理クロ
ックを生成して用いる方法とがある。後者の方法は、外
部から入力されたクロック周波数を使用するＬＳＩの動
作特性に最適な周波数に変換して供給することができる
ため特に有用であり、広く使われている。

【０００３】次に、後者の方法をメモリ制御に適用した
場合の従来の回路構成の例を図１１を用いて説明する。
同図において、１１１はクロック発生回路、１１３は論
理回路部、１１５はメモリ制御部、１１８はメモリであ
る。外部からの入力クロック１１０は、クロック発生器
１１１により逓倍化され、論理部クロック１１２とな
る。クロック発生器１１１によって得られた論理部クロ
ック１１２は論理回路部１１３に与えられ、論理回路部
１１３の内部にある各種論理回路１１４のクロックとし
て用いられる他、メモリ制御部１１５およびメモリ１１
８にも供給される。図１１では、メモリ１１８に供給さ
れるクロックをメモリクロック１１９として示した。さ
らに、メモリ制御部１１５の内部のＦＦ１１６とＦＦ１
１７はフリップフロップ群を意味し、それぞれ、メモリ
１１８への書き込みデータ１２０とメモリ１１８からの
読み出しデータ１２１を保持するために用いられる。こ
れらのフリップフロップ群ＦＦ１１６,ＦＦ１１７のク
ロックとしても上述した論理部クロック１１２が用いら
れる。

【０００４】図１２は、メモリ１１８のアクセスタイミ
ングを示すタイムチャートである。なお、図１２では、
書き込みと読み出しを一連の連続した動作として重ねて
示したが、実際には、書き込みと読み出しは別々のタイ
ミングでなされるものとする。この例は、入力クロック
１１０を２倍に逓倍して論理部クロック１１２およびメ
モリクロック１１９とした場合を示している。また、メ
モリ１１８として同期メモリを用いるものとする。同期
メモリ１１８では、データの書き込み、読み出しは全て
クロックに同期して実行される。書き込みデータ１２０
は、書き込みデータ出力タイミング（Ａ）でメモリ制御
部１１５から出力される。フリップフロップによる遅延
後出力されて、同期メモリ書き込みタイミング（Ｂ）で
メモリ１１８に書き込まれる。また、読み出しデータ要
求タイミング（Ｃ）で読み出し命令（図示していない制
御信号による）が出力されると、メモリ１１８のアクセ
スタイム後に読み出しデータ１２１が出力され、読み出
しデータ読み取りタイミング（Ｄ）でメモリ制御部１１
５に読み取られる。

【０００５】

【発明が解決しようとする課題】上記従来技術では、動
作クロックが高速な時、データの転送において、タイミ
ング余裕が不足することが判明した。すなわち、クロッ
クの周期がメモリのアクセスタイムと同程度かそれより
短くなる場合がある。この場合、図１２に示した読み取
り余裕（Ｆ）が不足して誤動作することが判った。ま
た、書き込みデータは、書き込みデータ出力タイミング
から１クロック分は保持されるが、メモリクロックの位
相が遅延すると、図１２に示した書き込み余裕（Ｅ）が
不足して誤動作する。特に、メモリ１１８がＬＳＩの外
部にある場合は、タイミング余裕の不足による誤動作が
起き易い。本発明の目的は、上記従来技術の欠点を解消
し、アクセスのタイミング余裕を確実に得ることができ
るメモリ制御方法を提供することにある。本発明の他の
目的は、アクセスのタイミング余裕を最適に設定できる
ようにできるメモリ制御方法を提供することにある。本
発明の他の目的は、温度、電源電圧の変動に対しても、
安定なアクセスのタイミング余裕を得ることができるメ
モリ制御方法を提供することにある。

【０００６】

【課題を解決するための手段】上記目的を達成するため
に、本発明のメモリ制御方法は、クロック発生器１１に
位相同期ループ（Ｐhase-Ｌocked Ｌoop、以下、単にＰ
ＬＬという）を用い、論理回路部１３のための論理部ク
ロック１２を発生し、さらにそのＰＬＬから論理部クロ
ック１２と位相の異なるメモリクロック１９を発生し、
論理部クロック１２に同期して出力される書き込みデー
タ２０をメモリクロック１９によりメモリ１８に書き込
み、また、メモリクロック１９に同期して出力される読
み出しデータ２１を論理部クロック１２によりメモリ制
御部１５に取り込む（図１，図２参照）。さらに、上記
ＰＬＬから論理部クロック７２と位相の異なる先行クロ
ック（Ａ，Ｂ，Ｃ，Ｄ）を複数発生し、そのうちの１つ
を選択してメモリクロック７９とする（図７，図８参
照）。さらに、ＰＬＬ内の電圧制御発振器（以下、ＶＣ
Ｏという：Ｖoltage Ｃontrolled Ｏscillator）として
リングオシレータを用い、リングオシレータの所定のタ
ップからクロックを出力して、位相の異なる複数のクロ
ックを得て、そのうちの１つを選択してメモリクロック
とする（図９，１０参照）。

【０００７】

【発明の実施の形態】本発明においては、クロック発生
器をＰＬＬで構成し、このＰＬＬから論理部クロックと
位相の異なるメモリクロックを発生し、位相の早いクロ
ックをメモリクロックとして利用し、位相の遅いクロッ
クを論理部クロックとして利用する。これにより、書き
込み余裕、読み取り余裕ともに向上させることができ
る。また、ＰＬＬから論理部クロックと位相の異なるク
ロックを複数発生し、そのうちの任意の１つを選択して
メモリクロックとすることができるので、アクセスのタ
イミング余裕を最適に設定できる。さらに、ＰＬＬを構
成するリングオシレータは、温度、電源電圧が変動して
も、その段数に応じて、正確に位相（遅延時間）の異な
る複数のクロックを発生することができるため、安定し
たアクセスのタイミング余裕を得ることができる。

【０００８】

【実施例】以下、本発明の第１の実施例を図１〜図６を
用いて説明する。図１において、１１はクロック発生
器、１３はＬＳＩ内の論理回路部、１４は各種論理回
路、１５はメモリアクセスのための各種制御を行うメモ
リ制御部である。また、１８はメモリ制御部１５によっ
て制御される同期メモリであり、例えば外部メモリとす
る。クロック発生器１１は、外部からの入力クロック１
０から論理部クロック１２およびメモリクロック１９を
生成する。論理部クロック１２は、論理回路部１３の内
部にある各種論理回路１４のクロックとして用いられる
他にメモリ制御部１５にも供給される。さらに、メモリ
制御部１５の内部のＦＦ１６とＦＦ１７はフリップフロ
ップ群を意味し、それぞれ、メモリ１８への書き込みデ
ータ２０とメモリ１８からの読み出しデータ２１を保持
するために用いられる。これらのフリップフロップ群Ｆ
Ｆ１６,ＦＦ１７のクロックとしても上述した論理部ク
ロック１２が用いられる。本実施例は、クロック発生器
によるメモリクロックの発生の仕方が図１１に示した従
来例とは異なっている。

【０００９】図２に図１の回路の動作タイミングを示
す。図２においても図１２と同様に、書き込みと読み出
しを一連の連続した動作として重ねて示しているが、実
際には、書き込みと読み出しは別々のタイミングでなさ
れる。また、本実施例では論理部クロック１２，メモリ
クロック１９ともに入力クロック１０の２倍の周波数で
あるとしている。メモリクロック１９は論理部クロック
１２より位相が早い。また、メモリ１８は同期メモリで
あるため、データの書き込みおよび読み出しは全てクロ
ックに同期して実行される。

【００１０】さて、書き込みデータ２０は、書き込みデ
ータ出力タイミング（ａ）でメモリ制御部１５から出力
される。ＦＦ１６の遅延後出力され、同期メモリ書き込
みタイミング（ｂ）でメモリ１８に書き込まれる。メモ
リクロック１９の位相が論理部クロック１２の位相に比
較して早い分だけ書き込み余裕が向上する。また、論理
部クロック１２に同期して読み出しデータ要求タイミン
グ（ｃ）で読み出し命令（図示していないアドレスなど
の制御信号による）が出力されると、この命令は次のメ
モリクロック（ｄ）でメモリ１８に読み取られ、メモリ
１８のアクセスタイム（ｅ）後に読み出しデータ２１が
出力され、論理部クロック１２に同期した読み出しデー
タ読み取りタイミング（ｆ）でメモリ制御部１５に読み
取られる。この場合も、メモリクロック１９の位相が論
理部クロック１２に比較して早い分だけ読み出しデータ
２１が早く出力されるので、読み取り余裕が向上でき
る。以上のようにして、タイミング余裕を確実に得るこ
とができる。なお、上記例では、メモリ１８のＣＡＳレ
イテンシを１とした場合である。

【００１１】図３は、図１に示した本発明の実施例にお
けるクロック発生器１１の内部構成例である。本実施例
におけるクロック発生器１１はよく知られているＰＬＬ
（位相同期ループ）により構成されている。ＰＬＬの動
作については、例えば、柳沢健編『ＰＬＬ（位相同期ル
ープ）応用回路』（昭和５２年９月２０日総合電子出
版社発行）に詳しく述べられている。ＰＬＬで構成した
クロック発生器１１は、図３に示すように、位相比較器
３１（ＰＤ）、電圧制御発振器３６（ＶＣＯ：Ｖoltage
Ｃontrolled Ｏscillator）、分周器３７（ＣＮＴ）等
から構成される。

【００１２】位相比較器３１（ＰＤ）は、入力クロック
１０と分周後の論理部クロック出力３８の位相を比較
し、後者の方が遅い時にＵＰ出力をローレベルとし、逆
に後者の方が進んでいる時にＤＯＷＮ出力をローレベル
とする回路である。図４は、位相比較器３１（ＰＤ）の
具体的構成例であり、動作については前記文献に詳しい
ので、簡単に説明する。位相比較器３１（ＰＤ）は、例
えば図４に示す回路構成を有しており、入力クロック１
０と分周後の論理クロック３８の位相差に対応したＵＰ
信号とＤＯＷＮ信号を生成する回路である。本回路にお
いて、入力クロック１０が分周後の論理クロック３８よ
り進んでいる場合にはその進んでいる位相差だけローレ
ベルになるＵＰ信号を出力し、逆に入力クロック１０が
分周後の論理クロック３８より遅れている場合にはその
遅れている位相の幅だけローレベルになるＤＯＷＮ信号
を出力する。

【００１３】電圧制御発振器３６（ＶＣＯ：Ｖoltage
Ｃontrolled Ｏscillator）は、上述した位相比較器３
１（ＰＤ）の出力（ＵＰ出力とＤＯＷＮ出力）によって
決まる信号（ＣＰ）を入力とし、そのＣＰの値によって
発振周波数を変化させ（図５参照）、その出力である論
理部クロック１２の位相を早くしたり遅くしたりして入
力クロック１０の位相に近づかせる（入力クロック１０
と論理部クロック１２との位相差を減少させる）。

【００１４】次に、その動作をさらに詳細に説明する。
ＵＰ出力がローレベル（論理部クロックの位相が遅れて
いる）となるとｐチャンネルＭＯＳトランジスタ３２が
オンし、抵抗３４およびｐチャンネルＭＯＳトランジス
タ３２を介して容量３５を充電し、電圧制御発振器３６
の制御電圧となるＣＰ電圧を上げる。ＣＰ電圧が上がる
と、電圧制御発振器３６（ＶＣＯ）の発振周波数が高く
なるため分周後の論理部クロック１２の位相が早くな
り、結果的に論理部クロック１２の位相が入力クロック
１０の位相に近づくようになる。逆に、ＤＯＷＮ出力が
ローレベル（論理部クロックの位相が進んでいる）とな
ると、その信号はインバータを介してハイレベルになり
ｎチャンネルＭＯＳトランジスタ３３のゲートに印加さ
れる。ハイレベルの信号がゲートに印加されたｎチャン
ネルＭＯＳトランジスタ３３はＯＮするため、容量３５
は抵抗３４およびｎチャンネルＭＯＳトランジスタ３３
を介して放電し、電圧制御発振器３６（ＶＣＯ）の制御
電圧となるＣＰ電圧を下げる。ＣＰ電圧が下がると、電
圧制御発振器３６（ＶＣＯ）の発振周波数が低くなるた
め分周後の論理部クロック１２の位相が遅くなり、結果
的に論理部クロック１２の位相が入力クロック１０の位
相に近づくようになる。なお、分周器３７（ＣＮＴ）
は、本実施例では２分の１の周波数に分周するものとす
る。電圧制御発振器３６（ＶＣＯ）から論理部クロック
１２の他にメモリクロック１９も得ている。

【００１５】図５は、図３の電圧制御発振器３６（ＶＣ
Ｏ）の具体的構成例である。同図において、Ｍ１〜Ｍ２
８はＭＯＳトランジスタである。ｐチャネルＭＯＳトラ
ンジスタＭ１,Ｍ２,Ｍ５,Ｍ９,Ｍ１３,Ｍ１７,Ｍ２１,
Ｍ２５はカレントミラーを構成し、ｎチャネルＭＯＳト
ランジスタＭ４,Ｍ８,Ｍ１２,Ｍ１６,Ｍ２０,Ｍ２４も
カレントミラーを構成しており、それぞれ同一の形状で
設計することにより、同一の電流を流すことができる。
ｐチャネルＭＯＳトランジスタＭ６とｎチャネルＭＯＳ
トランジスタＭ７、ｐチャネルＭＯＳトランジスタＭ１
０とｎチャネルＭＯＳトランジスタＭ１１、ｐチャネル
ＭＯＳトランジスタＭ１４とｎチャネルＭＯＳトランジ
スタＭ１５、ｐチャネルＭＯＳトランジスタＭ１８とｎ
チャネルＭＯＳトランジスタＭ１９、ｐチャネルＭＯＳ
トランジスタＭ２２とｎチャネルＭＯＳトランジスタＭ
２３は、それぞれインバータを形成し、それらの入力と
出力をリング状に結線することにより、リングオシレー
タを構成している。

【００１６】また、ｐチャネルＭＯＳトランジスタＭ２
５とｎチャネルＭＯＳトランジスタＭ２６、ｐチャネル
ＭＯＳトランジスタＭ２７とｎチャネルＭＯＳトランジ
スタＭ２８もインバータを構成しており、それぞれ論理
部クロック１２、メモリクロック１９を得るためのバッ
ファとして働いている。図中、ＡＶＣＣ,ＡＧＮＤは電
圧制御発振器３６（ＶＣＯ）専用の電源であり、雑音を
抑制するために同一ＬＳＩの論理回路部の電源とは分離
して設けられている。さらに、ｐ型半導体基板では、ｎ
チャネルＭＯＳトランジスタは、基板から雑音を受けや
すいので、基板電源ＡＳＵＢが分離して設けられてい
る。

【００１７】ＣＰの電圧が上がるとｎチャネルＭＯＳト
ランジスタＭ３の抵抗が減少するため、ｐチャネルＭＯ
ＳトランジスタＭ２,Ｍ５,Ｍ９,Ｍ１３,Ｍ１７,Ｍ２１
のゲート電圧を低下させるとともにｎチャネルＭＯＳト
ランジスタＭ４,Ｍ８,Ｍ１２,Ｍ１６,Ｍ２０,Ｍ２４の
ゲート電圧を上昇させるため、リングオシレータに流れ
る電流が増加し、リングオシレータの各段の容量（図示
せず）の充放電時間が短くなって、発振周波数が上が
る。逆に、ＣＰの電圧が下がるとｎチャネルＭＯＳトラ
ンジスタＭ３の抵抗が増大するため、ｐチャネルＭＯＳ
トランジスタＭ２,Ｍ５,Ｍ９,Ｍ１３,Ｍ１７,Ｍ２１の
ゲート電圧を上昇させるとともにｎチャネルＭＯＳトラ
ンジスタＭ４,Ｍ８,Ｍ１２,Ｍ１６,Ｍ２０,Ｍ２４のゲ
ート電圧を低下させるため、リングオシレータに流れる
電流が減少し、リングオシレータの各段の容量（図示せ
ず）の充放電時間が長くなって、、発振周波数が下が
る。また、論理部クロック１２はｐチャネルＭＯＳトラ
ンジスタＭ２２とｎチャネルＭＯＳトランジスタＭ２３
の出力から得られ、メモリクロック１９はｐチャネルＭ
ＯＳトランジスタＭ１４とｎチャネルＭＯＳトランジス
タＭ１５の出力から得られるので、メモリクロック１９
は論理部クロック１２よりリングオシレータの２段分位
相の早いものとなる。

【００１８】次に、動作波形図を用いてリングオシレー
タについて更に詳しく説明する。図６は、図５に示した
５段のリングオシレータにおける各段のノード電圧Ｎ
１,Ｎ２,Ｎ３,Ｎ４,Ｎ５の変化を示したものである。ノ
ード電圧Ｎ１がローレベルからハイレベルに遷移する
と、ノード電圧Ｎ２はハイレベルからローレベルに遷移
する。これにより、ノード電圧Ｎ３がローレベルからハ
イレベルに遷移する。同様の遷移が次々と伝搬しリング
状にフィードバックされるため、各ノード（タップ）が
発振する。近似的に、ローレベルからハイレベルの遷移
伝搬時間とハイレベルからローレベル遷移伝搬時間が等
しく、これをＴpdとする。図６からわかるように発振周
期は、１０Ｔpdとなる。一般に、リングオシレータの段
数をＮとすると、発振周期は、２Ｎ×Ｔpdとなる。さら
に、図３において、入力クロック１０の周波数をＦinと
し、分周器３７（ＣＮＴ）の分周比をＡ／Ｂとすれば、
ＰＬＬがロックした時（位相が定常状態になった時）、
次の関係があることがわかる。Ｆin ＝｛１／(２Ｎ×Ｔpd)｝×Ａ／Ｂ従って、Ｔpd＝｛１／(２ＮＦin)｝×Ａ／Ｂ

【００１９】以上説明したように、リングオシレータの
一段分の位相遅延時間は、ＰＬＬの入力周波数Ｆinと段
数により一義的に確定できる。図５では、論理部クロッ
ク１２とメモリクロック１９はリングオシレータの２段
分異なるタップから出力しているので、メモリクロック
１９は、２Ｔpdだけ論理部クロック１２より位相が早く
なる。また、リングオシレータの発振周期１０Ｔpdは、
温度、電源電圧が変動しても、影響を受けない。以上説
明したように、リングオシレータの段数に応じて、正確
に位相（遅延時間）の異なる複数のクロックを得ること
ができ、これらを論理部クロック、メモリクロックとす
ることにより、メモリの書き込み余裕、読み取り余裕と
もに向上させることが可能になる。図５および図６では
５段リングオシレータの例を示したが、段数の多いリン
グオシレータを用いれば、論理部クロック１２とメモリ
クロック１９の位相差２Ｔpdを小さくでき、微調整が可
能となる。

【００２０】（第２の実施例）次に、本発明の第２の実
施例を図７〜図９により説明する。図７はクロック発生
器およびメモリクロックの生成方法以外は、図１に示し
た第１の実施例と同じである。図７において、７０は入
力クロック、７１はクロック発生器、７２は論理部クロ
ック、７３は論理回路部、７４は各種論理回路、７５は
メモリ制御部、７６および７７はフリップフロップ群、
７８はメモリ、７９はメモリクロック、８０は書き込み
データ、８１は読み出しデータ、８２はセレクタ、８３
は選択信号である。本実施例では、クロック発生器７１
から、論理部クロック７２より位相の早いクロック（先
行クロック）を、複数（この例ではＡ,Ｂ,Ｃ,Ｄの４
つ）得る。これらの複数の先行クロックはセレクタ８２
に入力され、選択信号８３により最適な位相のクロック
を選択した後、メモリクロック７９として用いる。

【００２１】図８に、図７の回路構成の動作タイミング
を示す。本実施例では、論理部クロック７２とメモリク
ロック７９はともに入力クロックの２倍の周波数である
としている。４つの先行クロックＡ,Ｂ,Ｃ,Ｄは、図示
したような位相関係にあるとする。論理部クロック７２
との位相関係は、先行しているとも、遅延しているとも
みなすことができるが、説明の関係上、上述したように
先行クロックと呼ぶことにする。本実施例では、これら
の１つを選択して、メモリクロック７９とする。図８の
例では、先行クロックＢを選択した場合を示している。
ここで選択された先行クロックＢからメモリクロック７
９出力までの遅延は、セレクタ８２によるものである。
最適な先行時間は、書き込み余裕、読み取り余裕ともに
適正に得られるように決める必要がある。これらの余裕
は、今、対象と考えているＬＳＩや同期メモリのプリン
ト基板状の実装状態に依存するので、実装後、最適な先
行クロックを選択できることは、非常に効果があり有益
である。このような複数の先行クロックを生成する回路
は、図３と同様なＰＬＬにより実現できる。第１の実施
例との違いは、クロック発生器７１内の電圧制御発振器
ＶＣＯにある。

【００２２】図９に本実施例の電圧制御発振器（ＶＣ
Ｏ）を示す。本図に示すように、リングオシレータの複
数のタップから発振出力を出力すればよい。ｐチャネル
ＭＯＳトランジスタＭ２５とｎチャネルＭＯＳトランジ
スタＭ２６,ｐチャネルＭＯＳトランジスタＭ２７とｎ
チャネルＭＯＳトランジスタＭ２８,ｐチャネルＭＯＳ
トランジスタＭ２９とｎチャネルＭＯＳトランジスタＭ
３０,ｐチャネルＭＯＳトランジスタＭ３１とｎチャネ
ルＭＯＳトランジスタＭ３２,ｐチャネルＭＯＳトラン
ジスタＭ３３とｎチャネルＭＯＳトランジスタＭ３４の
各インバータバッファの形状を同じにすることにより、
リングオシレータの各タップの容量を等しく設計できる
ので、論理部クロック７２と先行クロックＡ,Ｂ,Ｃ,Ｄ
のそれぞれの間の位相差を等しくでき、先行クロック
Ａ,Ｂ,Ｃ,Ｄの何れかから最適な先行クロックを得るこ
とができるようになる。

【００２３】（第３の実施例）次に、本発明の第３の実
施例を図１０を用いて説明する。本実施例は、前述の第
２の実施例の電圧制御発振器（ＶＣＯ）を別の回路によ
り実現したものである。本実施例では、リングオシレー
タの各段の間にトランスファーゲート（ｐチャネルＭＯ
ＳトランジスタＭ３５とｎチャネルＭＯＳトランジスタ
Ｍ３６,ｐチャネルＭＯＳトランジスタＭ３７とｎチャ
ネルＭＯＳトランジスタＭ３８,ｐチャネルＭＯＳトラ
ンジスタＭ３９とｎチャネルＭＯＳトランジスタＭ４
０,ｐチャネルＭＯＳトランジスタＭ４１とｎチャネル
ＭＯＳトランジスタＭ４２,ｐチャネルＭＯＳトランジ
スタＭ４３とｎチャネルＭＯＳトランジスタＭ４４から
なる）による抵抗を挿入したものである。本構成におい
て、トランスファーゲートを構成するＭＯＳトランジス
タのゲート電圧は、図５で説明したのと同様に、ＣＰの
電圧によりｐチャネルＭＯＳトランジスタＭ１,Ｍ２と
ｎチャネルＭＯＳトランジスタＭ３,Ｍ４を介して制御
されるので、トランスファゲートによる抵抗はＣＰの電
圧値に依存する可変抵抗となる。ＣＰを上昇させて抵抗
を小さくすれば発振周波数は大きくなり、逆に、ＣＰを
低下させてトランスファゲートによる抵抗を大きくすれ
ば発振周波数は小さくなり、図９と同様の動作を行う。
本実施例は、第２の実施例（図９）を変形した構成とし
て示しているが、第１の実施例（図５）の変形例として
も適用可能であることはいうまでもない。

【００２４】

【発明の効果】本発明によれば、高速なクロックにより
メモリをアクセスする場合に、データの転送のタイミン
グ余裕を確実に得ることができる。また、タイミング余
裕を最適に設定できる。さらに、温度、電源電圧の変動
に対しても、安定なタイミング余裕を得ることができ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例の構成図である。

【図２】本発明の第１の実施例の動作タイミング図であ
る。

【図３】本発明の第１の実施例のクロック発生器の構成
図である。

【図４】本発明の第１の実施例の位相比較器の構成図で
ある。

【図５】本発明の第１の実施例の電圧制御発振器の構成
図である。

【図６】本発明の第１の実施例の電圧制御発振器の動作
説明図である。

【図７】本発明の第２の実施例の構成図である。

【図８】本発明の第２の実施例の動作タイミング図であ
る。

【図９】本発明の第２の実施例の電圧制御発振器の構成
図である。

【図１０】本発明の第３の実施例の電圧制御発振器の構
成図である。

【図１１】従来技術の構成図である。

【図１２】従来技術の動作タイミング図である。

【符号の説明】

１０，７０，１１０：入力クロック、１１，７１，１１１：クロック発生器、１２，７２，１１２：論理部クロック、１３，７３，１１３：論理回路部、１４，７４，１１４：各種論理回路、１５，７５，１１５：メモリ制御部、１６，１７，７６，７７，１１６，１１７：フリップフ
ロップ群１８，７８，１１８：メモリ（同期メモリ））、１９，７９，１１９：メモリクロック、２０，８０，１２０：書き込みデータ、２１，８１，１２１：読み出しデータ、３１：位相比較器（ＰＤ）、３２：ｐチャネルＭＯＳトランジスタ、３３：ｎチャネルＭＯＳトランジスタ、３４：抵抗、３５：容量、３６：電圧制御発振器（ＶＣＯ：Ｖoltage Ｃontrolled
Ｏscillator）３７：分周器（ＣＮＴ）３８：分周後の論理部クロック、８２：セレクタ、８３：選択信号

フロントページの続き (72)発明者エドサイムアメリカ合衆国、カリフォルニア 94526、ダンビル、ブライアルプレイス 146

Claims

【特許請求の範囲】

【請求項１】メモリと、少なくとも該メモリに書き込
みデータを与えるとともに該メモリからの読み出しデー
タを取り込むメモリ制御部を含む論理回路部と、位相同
期ループを用いたクロック発生器とを有するメモリシス
テムにおけるメモリ制御方法であって、前記クロック発生器またはその出力により、入力クロッ
クから第１のクロックと該第１のクロックと位相の異な
る第２のクロックを発生し、前記第１のクロックを前記
論理回路部に供給し、前記第２のクロックを前記メモリ
に供給し、前記論理回路内のメモリ制御部を前記第１の
クロックで動作させ、前記メモリを前記第２のクロック
で動作させることを特徴とするメモリ制御方法。
【請求項２】請求項１記載のメモリ制御方法におい
て、前記第２のクロックは、前記第１のクロックと位相の異
なる複数のクロックを発生し、該発生された複数のクロ
ックから１つのクロックを選択して得られるものである
ことを特徴とするメモリ制御方法。
【請求項３】請求項１または２記載のメモリ制御方法
において、前記位相同期ループの構成要素である電圧制御発振器を
リングオシレータを用いて構成し、該リングオシレータ
のタップ出力信号から前記第１のクロックおよび第２の
クロックを得るようにしたことを特徴とするメモリ制御
方法。