DE102004052268B4

DE102004052268B4 - Halbleiterspeichersystem und Verfahren zur Datenübertragung zwischen einem Speichercontroller und einem Halbleiterspeicher

Info

Publication number: DE102004052268B4
Application number: DE102004052268.5A
Authority: DE
Inventors: Hermann Ruckerbauer
Original assignee: Polaris Innovations Ltd
Current assignee: Polaris Innovations Ltd
Priority date: 2004-10-27
Filing date: 2004-10-27
Publication date: 2016-03-24
Anticipated expiration: 2024-10-28
Also published as: CN1783331A; DE102004052268A1; US20060155948A1

Abstract

Halbleiterspeichersystem mit einem Speichercontroller (1) und einem Halbleiterspeicher (2) sowie – von dem Speichercontroller (1) zu dem Halbleiterspeicher (2) ubertragbaren Befehls-/Adressdaten (CA), – zwischen dem Speichercontroller (1) und dem Halbleiterspeicher (2) ubertragbaren Speicherdaten (DQ) – einem wenigstens von dem Speichercontroller (1) zu dem Halbleiterspeicher (2) ubertragbaren Taktsignal (CLK), das über ansteigende und abfallende Taktflanken zwischen einem niedrigsten und einem höchsten Signalwert alterniert, dadurch gekennzeichnet, dass – das Taktsignal (CLK) ein von einem bidirektionen Datenstrobesignal verschiedenes modifiziertes freilaufendes Taktsignal ist, das kennzeichnende Bereiche (3, 4) mit ausmaskierten Taktflanken aufweist, – einem Schreib-/Lesebefehl (WRITE) von Speicherdaten (DQ) ein kennzeichnender Bereich (3) im Taktsignal (CLK) zeitlich nachgelagert ist, und dass – die Übertragung eines ersten Bits der Speicherdaten (DQ) eines Bursts mit der dem kennzeichnenden Bereich (3) folgenden Taktflanke signalisierbar ist.

Description

Die Erfindung betrifft ein Halbleiterspeichersystem mit einem Speichercontroller und einem Halbleiterspeicher sowie ein Verfahren zur Übertragung von Speicherdaten zwischen dem Speichercontroller und dem Halbleiterspeicher, bei dem die Übertragung der Speicherdaten eines Bursts mit einem Taktsignal signalisiert wird.
In zukünftigen Speichergenerationen wird eine Synchronisation zwischen Befehls-/Adressdaten (CA) und Speicherdaten (DQ) zunehmend schwierig, da die Länge eines Einheitsintervalls (UI) eines Bits von Speicherdaten (DQ) kleiner als die zu erwartende Schwankungsbreite des Taktsignals der Befehls-/Adressdaten wird. Beispielsweise ist in der zukünftigen Speichergeneration DDR4 mit einer Länge des Einheitsintervalls eines Bits von Speicherdaten von nur 156 ps zu rechnen. Demzufolge ist das Auffinden eines ersten Speicherbits eines Datenbursts mit zeitlichem Bezug zu einem Lese- oder Schreibbefehl sehr schwierig. Die hohen Datenübertragungsraten in zukünftigen Speichergenerationen machen selbst das Erkennen des ersten bzw. letzten Speicherbits eines Datenbursts schwierig.
Gegenwärtige Speichergenerationen wie beispielsweise DDR2-SDRAMs nutzen ein bidirektionales Datenstrobesignal DQS zur Kennzeichnung von Anfang und Ende eines Datenbursts sowie zum Erreichen eines korrekten Datenflusses zwischen Speichercontroller und Halbleiterspeicher. Für zukünftige Speichergenerationen mit noch höheren Datenübertragungsraten ist ein freilaufendes Taktsignal aufgrund dessen höherer Genauigkeit im Vergleich zu einem Datenstrobesignal zu bevorzugen. Ein freilaufendes Taktsignal bringt jedoch den Nachteil mit sich, dass damit weder Anfang noch Ende eines Datenbursts gekennzeichnet werden kann. Ein weiteres Konzept zur Kennzeichnung eines Datenbursts nutzt die Übertragung zusätzlicher Signale mit Informationen zur Einhüllenden des Datenbursts. Jedoch bringt dieses Konzept den Nachteil mit sich, dass an dem Speichercontroller als auch dem Halbleiterspeicher ein weiterer Pin vorzusehen ist.
US 6,192,002 B1 betrifft Halbleiterspeichervorrichtungen und insbesondere die Durchfuhrung eines Schreibvorgangs von Blocken als Datenbursts. Um Ausgleichspulse des Block-Schreibvorgangs zu vermeiden, werden Taktpulse zwischen den Datenpaketen des Bursts ausmaskiert.
US 6,678,832 B1 beschreibt einen Speichercontroller mit ausmaskiertem Taktsignal wahrend eines Leerlaufs des Halbleiterspeichers zur Verringerung des Leistungsverbrauchs des Systems.
US 2004/0098528 A1 betrifft ein Verfahren und ein Gerat zur aktiven Terminierungssteuerung in einem Speicher durch ein Modulregister, das dem Speicher ein aktives Terminierungssteuerungssignal bereitstellt. Das Modulregister überwacht einen Systembefehlsbus fur Lese- und Schreibbefehle. Als Antwort auf jede Lektion eines Lese- oder Schreibsignals erzeugt das Modulregister ein aktives Terminierungsteuerungssignal fur den Speicher. Der Speicher schaltet die aktive Terminierung basierend auf einer in eines oder mehrere Modulregister des Speichers programmierte Information. Der Speicher halt die akive Terminierung fur eine bestimmte Dauer, die von der in das eine oder die mehreren Modulregister des Speichers programmierte Information abhangt, aufrecht.
Der Erfindung liegt die Aufgabe zugrunde, ein Halbleiterspeichersystem und ein Verfahren zur Datenubertragung in einem Halbleiterspeichersystem bereitzustellen, welches zur Kennzeichnung der Übertragung von Datenbursts ein modifiziertes Taktsignal verwendet.
Erfindungsgemaß wird die Aufgabe durch ein Halbleiterspeichersystem gemäß dem unabhängigen Patentanspruch 1 und durch ein Verfahren zur Datenubertragung mit den Merkmalen des unabhangigen Patentanspruchs 11 gelöst. Vorteilhafte Weiterentwicklungen der Erfindung sind den abhangigen Anspruchen zu entnehmen.
Das Halbleiterspeichersystem weist einen Speichercontroller und einen Halbleiterspeicher zur Übertragung von Befehls-/Adressdaten (CA) von dem Speichercontroller zu dem Halbleiterspeicher, von Speicherdaten (DQ) zwischen dem Speichercontroller und dem Halbleiterspeicher sowie von einem Taktsignal (CLK) von wenigstens dem Speichercontroller zu dem Halbleiterspeicher auf. Das uber ansteigende und abfallende Taktflanken zwischen einem niedrigsten und einem hochsten Signalwert alternierende Taktsignal weist erfindungsgemaß kennzeichnende Bereiche mit ausmaskierten Taktflanken auf, die einem Schreib-/Lesebefehl von Speicherdaten zeitlich nachgelagert sind und die Übertragung eines ersten Bits der Speicherdaten eines Bursts mit der dem kennzeichnenden Bereich folgenden Taktflanke signalisieren. Somit enthält dieses Signal neben der Taktinformation zusätzliche Informationen zum Kennzeichnen eines Datenbursts, so dass eine Synchronisation zwischen den Befehls-/Adressdaten (CA) sowie den Speicherdaten (DQ) gegeben ist.
In einer vorteilhaften Ausführungsform ist dem Burst von Speicherdaten ein weiterer kennzeichnender Bereich im Taktsignal zugeordnet, der zur Signalisierung des Endes des Bursts mit der dem weiteren Bereich folgenden Taktflanke dient. Demnach weist das Taktsignal mit dem einem Schreib-/Lesebefehl von Speicherdaten zeitlich nachgelagerten kennzeichnenden Bereich sowie dem weiteren kennzeichnenden Bereich zur Signalisierung des Endes des Bursts die Information einer Burst-Einhüllenden auf.
Bevorzugt ist eine weitere Ausführungsform, bei der die kennzeichnenden Bereiche durch Ausmarkierung einer ansteigenden und einer abfallenden Taktflanke den niedrigsten Signalwert aufweisen und die Übertragung der Speicherdaten eines Bursts mit einer ansteigenden Taktflanke signalisiert wird. Dabei erkennt ein Schaltungsblock die fehlenden Taktflanken und nutzt die nachfolgende ansteigende Taktflanke zur Synchronisation. Das Ausmaskieren lediglich einer ansteigenden und einer abfallenden Taktflanke bietet eine kürzestmögliche Ausgestaltung des kennzeichnenden Bereichs.
Alternativ hierzu weist der kennzeichnende Bereich in einer weiteren Ausführungsform durch Ausmaskierung einer abfallenden und einer ansteigenden Taktflanke den höchsten Signalwert auf, so dass die Übertragung der Speicherdaten eines Bursts mit einer abfallenden Taktflanke signalisiert wird. Demnach kann der Anfang der Übertragung von Speicherdaten des Bursts auch mit einer abfallenden Flanke getaktet werden, was vergleichbar zur Taktung von einzelnen Datenbits eines Bursts mit einer abfallenden Taktflanke in einem DDR2-Halbleiterspeichersystem ist.
Bei einer weiteren vorteilhaften Ausführungsform der Erfindung weisen die kennzeichnenden Bereiche durch Ausmaskierung mehrerer ansteigender und abfallender Taktflanken den niedrigsten Signalwert auf, so dass die Übertragung der Speicherdaten des Bursts mit einer ansteigenden Taktflanke signalisiert wird. Die zeitliche Länge des kennzeichnenden Bereiches ist bei dieser Ausführungsform nicht mehr minimal wie bei Ausmaskierung lediglich einer ansteigenden und einer abfallenden Taktflanke. Damit bietet sich jedoch der Vorteil, dass die kennzeichnenden Bereiche bei sehr hohen Datenübertragungsraten schaltungstechnisch besser erfasst werden können.
Alternativ hierzu weisen bei einer weiteren vorteilhaften Ausführungsform die kennzeichnenden Bereiche durch Ausmaskierung mehrerer abfallender und mehrerer ansteigender Taktflanken den höchsten Signalwert auf, so dass die Übertragung der Speicherdaten eines Bursts mit einer abfallenden Taktflanke signalisiert wird.
Bevorzugt weist der einem Schreib-/Lesebefehl für Speicherdaten im Taktsignal zeitlich nachgelagerte kennzeichnende Bereich den niedrigsten Signalwert auf, wobei der weitere kennzeichnende Bereich den höchsten Signalwert aufweist. Dadurch kann der Anfang/das Ende der Übertragung von Speicherdaten eines Bursts mit geradzahliger Anzahl von Datenbits mit einer ansteigenden/abfallenden Flanke getaktet werden.
Alternativ hierzu weist in einer weiteren Ausführungsform der einem Schreib-/Lesebefehl von Speicherdaten im Taktsignal zeitlich nachgelagerte kennzeichnende Bereich den höchsten Signalwert und der weitere kennzeichnende Bereich den niedrigsten Signalwert auf.
Bevorzugt ist das Taktsignal als freilaufendes Taktsignal ausgebildet, um insbesondere bei sehr hohen Datenübertragungsraten zukünftiger Speichergenerationen eine möglichst genaue Taktung und Synchronisation zu ermöglichen.
In einer bevorzugten Ausführungsform werden die ausmaskierten Taktflanken der kennzeichnenden Bereiche im Taktsignal mit einer Phase Locked Loop(PLL)-Schaltung im Halbleiterspeicher wiederhergestellt. Im Gegensatz zu einer Delay Locked Loop(DLL)-Schaltung, mit welcher eine Rückgewinnung der ausmaskierten Taktflanken der kennzeichnenden Bereiche nicht möglich ist, erkennt eine Phase Locked Loop-Schaltung eine einzelne ausmaskierte Flanke nicht, sondern erzeugt ein geringfügiges Rauschen im Taktsignal.
Eine weitere Ausführungsform der Erfindung sieht vor, das Taktsignal zwischen dem Speichercontroller und dem Halbleiterspeicher zu übertragen. Damit ist das Taktsignal sowohl vom Speichercontroller zum Halbleiterspeicher als auch vom Halbleiterspeicher zum Speichercontroller übertragbar.
Nachfolgend wird die Erfindung anhand schematischer Zeichnungen auf der Grundlage bevorzugter Ausführungsformen näher erläutert.
1 zeigt schematisch dargestellt ein Halbleiterspeichersystem, insbesondere der DDR2-Speichergeneration.
2 zeigt den Verlauf von Signalen einer ersten Ausführungsform.
3 zeigt den Verlauf von Signalen einer weiteren Ausführungsform.
4 zeigt den Verlauf von Signalen einer bevorzugten Ausführungsform.
5 zeigt den Verlauf von Signalen einer weiteren bevorzugten Ausführungsform.
1 zeigt schematisch dargestellt wesentliche Bestandteile eines Halbleiterspeichersystems der DDR2-Speichergeneration. Vom Speichercontroller 1 werden ein Taktsignal sowie Befehls-/Adressdaten CA an den Halbleiterspeicher übertragen. Ein bidirektionales Datenstrobesignal DQS wird in Halbleiterspeichersystemen der DDR2-Speichergeneration mit den Speicherdaten DQ übertragen und signalisiert dem Halbleiterspeicher 2 bzw. dem Speichercontroller 1 die Übertragung von zu schreibenden bzw. gelesenen Speicherdaten DQ.
2 stellt den Verlauf von Signalen einer ersten Ausführungsform mit beispielhaften Signal-Wertebereichen einer zukünftigen Speichergeneration wie etwa DDR4 schematisch dar. Neben einem Grundtaktsignal der Periodendauer T_GT im Bereich von 1250 bis 625 ps (Frequenz f_GT = 800–1600 MHz) ist ein Referenztaktsignal der Periodendauer T_RT im Bereich von 2500–1250 ps (Frequenz f_RT = f_GT/2 = 400–800 MHz) vorgesehen. Einem Schreib-(WRITE-)Befehl auf einem Befehls-/Adress (CA) Bus ist im Taktsignal CLK ein kennzeichnender Bereich 3 zeitlich nachgelagert. Eine Periodendauer von Befehls-/Adressdaten im Bereich von 5000–2500 ps mit der ”2N”-Regel ermöglicht Datenubertragungsraten im Bereich von 400–800 Mb/s. Die Taktung zur Übertragung der Speicherdaten des Bursts mit einer Länge BL erfolgt mit der dem kennzeichnenden Bereich 3 folgenden ansteigenden Taktflanke und steht damit in zeitlichem Bezug zu dem Schreib-(WRITE-)Befehl auf dem Befehls-/Adress (CA) Bus. Eine Periodendauer T_CLK im Bereich von 625 bis 312 ps (Frequenz f_CLK im Bereich von 1600–3200 MHz) ermöglicht Datenübertragungsraten von Speicherdaten im Bereich von 3,2–6,4 Gb/s/Pins. Ein Einheitsintervall UI eines Bits von Speicherdaten beträgt beispielsweise 312–156 ps bei Übertragung mit doppelter Übertragungsrate (DDR) und einer Periodendauer T_DQ von Speicherdaten DQ im Bereich von 625–312 ps (Frequenz f_DQ = 1600–3200 MHz).
In 3 ist der zeitliche Verlauf von Signalen einer weiteren Ausführungsform der Erfindung dargestellt. Die in der 2 und deren Beschreibung beispielhaft aufgeführten Wertebereiche und Definitionen der Signale sind auch für die 3 und die nachfolgenden 4 und 5 gültig. Der dem Schreib-(WRITE-)Befehl auf dem CA-Bus zeitlich nachgelagerte kennzeichnende Bereich 3 im Taktsignal CLK weist durch Ausmaskierung einer abfallenden und einer ansteigenden Taktflanke den höchsten Signalwert auf. Die Taktung der Speicherdaten des Bursts von Daten DQ erfolgt mit der dem kennzeichnenden Bereich 3 nachfolgenden abfallenden Taktflanke und steht damit in zeitlichem Bezug zu dem Schreib-(WRITE-)Befehl auf dem CA Bus.
Die 4 stellt schematisch den zeitlichen Verlauf von Signalen einer bevorzugten Ausführungsform der Erfindung dar. Der dem Schreib-(WRITE-)Befehl auf dem CA-Bus folgende kennzeichnende Bereich 3 im Taktsignal CLK weist durch Ausmaskierung mehrerer ansteigender und abfallender Taktflanken den niedrigsten Signalwert auf, so dass die Übertragung der Speicherdaten DQ des Bursts mit der darauf folgenden ansteigenden Taktflanke signalisiert wird. Die Ausmaskierung mehrerer ansteigender und abfallender Flanken ermöglicht im Halbleiterspeicher ein besseres schaltungstechnisches Erfassen des kennzeichnenden Bereichs 3 bei sehr hohen Datenübertragungsraten zukünftiger Speichergenerationen.
In 5 ist der zeitliche Verlauf von Signalen einer weiteren bevorzugten Ausführungsform der Erfindung schematisch dargestellt. Definitionen und beispielhafte Wertebereiche der Signale sind der Figurenbeschreibung der 2 zu entnehmen. Einem Schreib-(WRITE-)Befehl auf dem CA-Bus ist zeitlich ein kennzeichnender Bereich 3 im Taktsignal CLK nachgelagert, der durch Ausmaskierung einer ansteigenden und einer abfallenden Taktflanke den niedrigsten Signalwert aufweist. Die Übertragung der Speicherdaten des Bursts wird mit der dem kennzeichnenden Bereich 3 nachfolgenden ansteigenden Taktflanke signalisiert. Dem Burst von Speicherdaten DQ ist ein weiterer kennzeichnender Bereich 4 im Taktsignal CLK zugeordnet, der zeitlich dem kennzeichnenden Bereich 3 nachgelagert ist. Der weitere kennzeichnende Bereich 4 im Taktsignal CLK dient zum Signalisieren des Endes des Bursts. Der weitere kennzeichnende Bereich 4 weist durch Ausmaskierung einer abfallenden und einer ansteigenden Taktflanke den höchsten Signalwert auf, wobei das Ende des Bursts von Speicherdaten DQ mit der dem kennzeichnenden Bereich 4 folgenden abfallenden Flanke getaktet wird. Die kennzeichnenden Bereiche 3 und 4 stellen somit im Taktsignal CLK die Information einer Einhüllenden des Bursts von Speicherdaten DQ bereit.
Bezugszeichenliste

1: Speichercontroller
2: Halbleiterspeicher
3: kennzeichnender Bereich im Taktsignal mit ausmaskierten Taktflanken zum Signalisieren eines ersten Bits von Speicherdaten eines Bursts
4: weiterer kennzeichnender Bereich im Taktsignal mit ausmaskierten Taktflanken zum Signalisieren des Endes des Bursts
BL: Burstlänge
CA: Befehls-/Adressdaten
CLK: Taktsignal
CMD02, CMD03, CMD04: weitere Befehle
DQ: Speicherdaten
DQS: Datenstrobesignal
f_CA: Frequenz der Übertragung von Befehls-/Adressdaten
f_CLK: Frequenz des Taktsignals
f_DQ: Frequenz der Übertragung von Speicherdaten
f_GT: Frequenz eines Grundtakts
f_RT: Frequenz eines Referenztakts
T_CA: Periodendauer der Übertragung von Befehls-/Adressdaten
T_CLK: Periodendauer des Taktsignals
T_DQ: Periodendauer der Übertragung von Speicherdaten
T_GT: Periodendauer eines Grundtakts
T_RT: Periodendauer eines Referenztakts
UI: Einheitsintervall
WRITE: Schreibbefehl

Claims

Halbleiterspeichersystem mit einem Speichercontroller (1) und einem Halbleiterspeicher (2) sowie – von dem Speichercontroller (1) zu dem Halbleiterspeicher (2) ubertragbaren Befehls-/Adressdaten (CA), – zwischen dem Speichercontroller (1) und dem Halbleiterspeicher (2) ubertragbaren Speicherdaten (DQ) – einem wenigstens von dem Speichercontroller (1) zu dem Halbleiterspeicher (2) ubertragbaren Taktsignal (CLK), das über ansteigende und abfallende Taktflanken zwischen einem niedrigsten und einem höchsten Signalwert alterniert, dadurch gekennzeichnet, dass – das Taktsignal (CLK) ein von einem bidirektionen Datenstrobesignal verschiedenes modifiziertes freilaufendes Taktsignal ist, das kennzeichnende Bereiche (3, 4) mit ausmaskierten Taktflanken aufweist, – einem Schreib-/Lesebefehl (WRITE) von Speicherdaten (DQ) ein kennzeichnender Bereich (3) im Taktsignal (CLK) zeitlich nachgelagert ist, und dass – die Übertragung eines ersten Bits der Speicherdaten (DQ) eines Bursts mit der dem kennzeichnenden Bereich (3) folgenden Taktflanke signalisierbar ist.
Halbleiterspeichersystem nach Anspruch 1, dadurch gekennzeichnet, dass – dem Burst von Speicher-Daten (DQ) ein weiterer kennzeichnender Bereich (4) im Taktsignal (CLK) zugeordnet ist, und dass – das Ende des Bursts mit der dem weiteren Bereich (4) folgenden Taktflanke signalisierbar ist.
Halbleiterspeichersystem nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass – die kennzeichnenden Bereiche (3, 4) durch Ausmaskierung einer ansteigenden und einer abfallenden Taktflanke den niedrigsten Signalwert aufweisen, und dass – die Ubertragung der Speicher-Daten (DQ) eines Bursts mit einer ansteigenden Taktflanke signalisierbar ist.
Halbleiterspeichersystem nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass – die kennzeichnenden Bereiche (3, 4) durch Ausmaskierung einer abfallenden und einer ansteigenden Taktflanke den höchsten Signalwert aufweisen, und dass – die Ubertragung der Speicher-Daten (DQ) eines Bursts mit einer abfallenden Taktflanke signalisierbar ist.
Halbleiterspeichersystem nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass – die kennzeichnenden Bereiche (3, 4) durch Ausmaskierung mehrerer ansteigender und abfallender Taktflanken den niedrigsten Signalwert aufweisen, und dass – die Ubertragung der Speicher-Daten (DQ) eines Bursts mit einer ansteigenden Taktflanke signalisierbar ist.
Halbleiterspeichersystem nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass – die kennzeichnenden Bereiche (3, 4) durch Ausmaskierung mehrerer abfallender und ansteigender Taktflanken den hochsten Signalwert aufweisen, und dass – die Ubertragung der Speicher-Daten (DQ) eines Bursts mit einer abfallenden Taktflanke signalisierbar ist.
Halbleiterspeichersystem nach Anspruch 2, dadurch gekennzeichnet, dass – der einem Schreib-/Lesebefehl (WRITE) von Speicherdaten (DQ) im Taktsignal (CLK) zeitlich nachgelagerte kennzeichnende Bereich (3) den niedrigsten Signalwert aufweist, und dass – der weitere kennzeichnende Bereich (4) den hochsten Signalwert aufweist.
Halbleiterspeichersystem nach Anspruch 2, dadurch gekennzeichnet, dass – der einem Schreib-/Lesebefehl (WRITE) von Speicherdaten (DQ) im Taktsignal (CLK) zeitlich nachgelagerte kennzeichnende Bereich (3) den hochsten Signalwert aufweist, und dass – der weitere kennzeichnende Bereich (4) den niedrigsten Signalwert aufweist.
Halbleiterspeichersystem nach einem der Anspruche 1 bis 8, dadurch gekennzeichnet, dass – die ausmaskierten Taktflanken der kennzeichnenden Bereiche (3, 4) im Taktsignal (CLK) mit einer Phase Locked Loop(PLL)-Schaltung im Halbleiterspeicher (2) wiederherstellbar sind.
Halbleiterspeichersystem nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass – das Taktsignal (CLK) zwischen dem Speichercontroller (1) und dem Halbleiterspeicher (2) ubertragbar ist.
Verfahren zur Datenubertragung zwischen einem Speichercontroller und einem Halbleiterspeicher, wobei – Befehls-/Adressdaten (CA) von dem Speichercontroller (1) zu dem Halbleiterspeicher (2) ubertragen werden, – Speicherdaten (DQ) zwischen dem Speichercontroller (1) und dem Halbleiterbaustein ubertragen werden, – ein uber ansteigende und abfallende Taktflanken zwischen einem niedrigsten und einem hochsten Signalwert alternierendes Taktsignal (CLK) wenigstens von dem Speichercontroller (1) zu dem Halbleiterspeicher (2) ubertragen wird, dadurch gekennzeichnet, dass – im Taktsignal (CLK), das ein freilaufendes Taktsignal ist, in kennzeichnenden Bereichen (3, 4) Taktflanken ausmaskiert werden, so dass ein modifiziertes freilaufendes Taktsignal entsteht, das verschieden ist von einem bidirektionalen Datenstrobesignal, – einem Schreib-/Lesebefehl (WRITE) von Speicherdaten (DQ) ein kennzeichnender Bereich (3) im Taktsignal (CLK) nachgelagert wird, und dass – die Ubertragung eines ersten Bits der Speicherdaten (DQ) eines Bursts mit der dem kennzeichnenden Bereich (3) folgenden Taktflanke signalisiert wird.
Verfahren zur Datenubertragung nach Anspruch 11, dadurch gekennzeichnet, dass – dem Burst von Speicher-Daten (DQ) ein weiterer kennzeichnender Bereich (4) im Taktsignal (CLK) zugeordnet wird, und dass – das Ende des Bursts mit der dem weiteren Bereich (4) folgenden Taktflanke signalisiert wird.
Verfahren zur Datenubertragung nach Anspruch 11 oder 12, dadurch gekennzeichnet, dass – die kennzeichnenden Bereiche (3, 4) durch Ausmaskierung einer ansteigenden und einer abfallenden Taktflanke den niedrigsten Signalwert aufweisen, und dass – die Übertragung der Speicher-Daten (DQ) eines Bursts mit einer ansteigenden Taktflanke signalisiert wird.
Verfahren zur Datenubertragung nach Anspruch 11 oder 12, dadurch gekennzeichnet, dass – die kennzeichnenden Bereiche (3, 4) durch Ausmaskierung einer abfallenden und einer ansteigenden Taktflanke den hochsten Signalwert aufweisen, und dass – die Ubertragung der Speicher-Daten (DQ) eines Bursts mit einer abfallenden Taktflanke signalisiert wird.
Verfahren zur Datenubertragung nach Anspruch 11 oder 12, dadurch gekennzeichnet, dass – die kennzeichnenden Bereiche (3, 4) durch Ausmaskierung mehrerer ansteigender und abfallender Taktflanken den niedrigsten Signalwert aufweisen, und dass – die Ubertragung der Speicher-Daten (DQ) eines Bursts mit einer ansteigenden Taktflanke signalisiert wird.
Verfahren zur Datenübertragung nach Anspruch 11 oder 12, dadurch gekennzeichnet, dass – die kennzeichnenden Bereiche (3, 4) durch Ausmaskierung mehrerer abfallender und ansteigender Taktflanken den hochsten Signalwert aufweisen, und dass – die Ubertragung der Speicher-Daten (DQ) eines Bursts mit einer abfallenden Taktflanke signalisiert wird.
Verfahren zur Datenubertragung nach Anspruch 12, dadurch gekennzeichnet, dass – der einem Schreib-/Lesebefehl (WRITE) von Speicherdaten (DQ) im Taktsignal (CLK) zeitlich nachgelagerte kennzeichnende Bereich (3) den niedrigsten Signalwert aufweist, und dass – der weitere kennzeichnende Bereich (4) den hochsten Signalwert aufweist.
Verfahren zur Datenubertragung nach Anspruch 13, dadurch gekennzeichnet, dass – der einem Schreib-/Lesebefehl (WRITE) von Speicherdaten (DQ) im Taktsignal (CLK) zeitlich nachgelagerte kennzeichnende Bereich (3) den hochsten Signalwert aufweist, und dass – der weitere kennzeichnende Bereich (4) den niedrigsten Signalwert aufweist.
Verfahren zur Datenubertragung nach einem der Anspruche 11 bis 18, dadurch gekennzeichnet, dass – die ausmaskierten Taktflanken der kennzeichnenden Bereiche (3, 4) im Taktsignal (CLK) mit einer Phase Locked Loop(PLL)-Schaltung im Halbleiterspeicher (2) wiederhergestellt werden.
Verfahren zur Datenubertragung nach einem der Ansprüche 11 bis 19, dadurch gekennzeichnet, dass – das Taktsignal (CLK) zwischen dem Speichercontroller (1) und dem Halbleiterspeicher (2) übertragen wird.