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Die
Erfindung betrifft ein Halbleiterspeicherbauelement und ein zugehöriges Verfahren
zur Zeitsteuerung in einem Halbleiterspeicherbauelement.
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Mit
dem fortwährenden
Anstieg der Betriebsfrequenz von Halbleiterspeichersystemen wird
die Leistungsfähigkeit
von Halbleiterspeichern erhöht. Halbleiterspeicher
werden bei ihrer Entwicklung mit hohen Frequenzbandbreiten ausgestattet.
Synchrone dynamische Direktzugriffsspeicher (SDRAMs) sind synchrone
Halbleiterspeicher, welche mit einer Pipeline-Technik hergestellt
werden. SDRAMs werden als SDRAMs mit einfacher Datenrate (SDR-SDRAMs)
oder als SDRAMs mit doppelter Datenrate (DDR-SDRAMs) klassifiziert.
Ein SDR-SDRAM steuert einen Ausgabedatenpuffer so, dass er synchronisiert
mit der ansteigenden Flanke jedes Taktes freigegeben oder gesperrt
wird, d.h. synchronisiert mit jeder Taktsignalperiode. Ein DDR-SDRAM
steuert einen Ausgabedatenpuffer so, dass er synchronisiert mit
jeder ansteigenden Flanke und jeder abfallenden Flanke jedes Taktes
freigegeben oder gesperrt wird, d.h. synchronisiert mit jeder halben
Taktsignalperiode.
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Daher ändert sich
eine Spaltenadressenabtastlatenz (CAS-Latenz), welche nachfolgend
auch als CL bezeichnet wird und ein Reaktionsintervall zwischen
einem Zeitpunkt, zu dem eine Spaltenadresse eingegeben wird, und
einem Zeitpunkt repräsentiert,
zu dem Daten vom Speicher ausgegeben werden, in einem SDR-SDRAM
in Einheiten von einer ganzen Taktsignalperiode, so dass die CAS-Latenz CL=1, CL=2,
CL=3 usw. ist. Andererseits ändert sich
die CAS-Latenz in
einem DDR-SDRAM in Einheiten von einer halben Taktsignalperiode,
also CL =2, CL=2,5, CL=3 usw. Entsprechend ist für ein DDR-SDRAM eine höhere Frequenzbandbreite
und eine größere Zeitsteuerungstoleranz
erforderlich als für
ein SDR-SDRAM.
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1 zeigt ein Zeitablaufdiagramm
von Signalen, wenn Daten aus einem herkömmlichen DDR-SDRAM gelesen
werden. Wie aus 1 ersichtlich
ist, basiert die Ausgabe von Daten aus den Speicherzellen einer
Seite, die von einem Zeilenaktivierungsvorgang ausgewählt wird,
auf einem Spaltenauswahlleitungssignal CSL. Das Spaltenauswahlleitungssignal
CSL wird einmal während
einer Periode eines externen Taktsignals EXTCLK erzeugt. Wird ein
Datenlesebefehl READ nach einem externen Aktivierungsbefehl ACTIVE
empfangen, dann wird das Spaltenauswahlleitungssignal CSL synchronisiert
mit einer ansteigenden Flanke des externen Taktsignals EXTCLK erzeugt.
Ist die CAS-Latenz CL=2, dann werden Daten in Synchronisation mit
einer ansteigenden Flanke der Periode des externen Taktsignals EXTCLK
ausgelesen, welche zwei Taktsignalperioden nach dem Zeitpunkt liegt,
zu dem der Datenlesebefehl READ eingegeben wurde. Ist die CAS-Latenz CL=2,5,
dann werden Daten in Synchronisation mit einer abfallenden Flanke
einer Periode des externen Taktsignals EXTCLK ausgelesen, welche
2,5 Taktsignalperioden nach dem Zeitpunkt liegt, zu dem der Datenlesebefehl
READ empfangen wurde. Ist die CAS-Latenz CL=3, dann werden Daten
in Synchronisation mit einer ansteigenden Flanke einer Periode des
externen Taktsignals EXTCLK ausgelesen, welche drei Taktsignalperioden
nach dem Zeitpunkt liegt, zu dem der Datenlesebefehl READ empfangen
wurde.
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Die
Zeitspanne zwischen dem Zeitpunkt einer ansteigenden Flanke des
externen Taktsignals EXTCLK, zu dem der Datenlesebefehl READ empfangen
wird, und dem Zeitpunkt des Auslesens erster Daten DQ0 ist mit tAA
bezeichnet. Die Zeitspanne, welche mit einer Verzögerung um
mehrere Taktsignalperioden korrespondiert, bis nach Empfang eines Zeilenadressenabtastbefehls
(RAS-Befehls) ein CAS-Befehl empfangen wird, ist mit tRCD bezeichnet,
wobei RCD eine Abkürzung
für eine RAS-zu-CAS-Verzögerung ist.
In 1 ist tRCD die Zeitspanne
zwischen dem Zeitpunkt, zu dem der externe Aktivierungsbefehl ACTIVE
empfangen wird, und dem Zeitpunkt, zu dem der Datenlesebefehl READ
empfangen wird. Der RAS-Befehl ist ein Befehl, um eine bestimmte
Seite innerhalb eines Speichers zu aktivieren. Erst nach der Aktivierung
der Seite wird ein CAS-Befehl empfangen, so dass Daten in den Speicher
eingegeben und/oder aus dem Speicher ausgegeben werden können. Eine
Seite bezeichnet einen bestimmten Adressenblock innerhalb eines
Speichers.
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2 zeigt ein Zeitablaufdiagramm
von Signalen, wenn ein herkömmlicher
DDR-SDRAM mit einem CSL-Steuerverfahren gesteuert wird. Wie aus 2 ersichtlich ist, ist der
herkömmliche DDR-SDRAM
so ausgeführt,
dass ein Spaltenauswahlleitungssignal CSL in Reaktion auf ansteigende Flanken
eines Taktsignals gesteuert wird. In beiden Fällen, d.h. wenn die CAS-Latenz
CL=2,5 oder CL=3 ist, wird das Spaltenauswahlleitungssignal CSL
synchronisiert mit einer ansteigenden Flanke 200 des externen
Taktsignals EXTCLK gesteuert. Das bedeutet, dass in beiden Fällen das
Spaltenauswahlleitungssignal CSL zu einem identischen Zeitpunkt
freigegeben bzw. gesperrt wird.
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Ein
erster Puls eines ersten Lesepulssignals FRP, welches erzeugt wird,
um anfänglich
Zellendaten zu lesen, wird synchronisiert mit einer ansteigenden
Flanke 210 erzeugt, welche um einen Takt hinter der ansteigenden
Flanke liegt, an welcher der Lesebefehl READ empfangen wird. Ein
zweiter Puls des ersten Lesepulssignals FRP wird synchronisiert
mit einer ansteigenden Flanke 220 erzeugt, welche um einen
Takt hinter der ansteigenden Flanke 210 liegt. Da die Pulse
des Signals FRP in Reaktion auf ein CSL-Signal erzeugt werden, ist
das Timing des Signals FRP bei der CAS-Latenz CL=2,5 identisch wie bei
der CAS-Latenz CL=3.
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Anderseits
werden Pulse eines zweiten Lesepulssignals SRP in Abhängigkeit
vom Wert der CAS-Latenz mit verschiedenen Zeitsteuerungen erzeugt.
Ist die CAS-Latenz CL=2,5, dann wird ein erster Puls des Signals
SRP in Reaktion auf eine abfallende Flanke 230 erzeugt,
welche um eineinhalb Takte nach dem Empfang des Lesebefehls READ
liegt, und ein zweiter Puls wird in Reaktion auf eine abfallende
Flanke 240 erzeugt, welche um einen Takt nach der abfallenden
Flanke 230 liegt. Ist die CAS-Latenz CL=3, dann wird ein
erster Puls des Signals SRP in Reaktion auf eine ansteigende Flanke 250 erzeugt,
welche um zwei Takte nach dem Empfang des Lesebefehls READ liegt,
und ein zweiter Puls wird in Reaktion auf eine ansteigende Flanke des
externen Pulssignals EXTCLK erzeugt, welche um einen Takt nach der
ansteigenden Flanke 250 liegt. Als Konsequenz ergibt sich
eine Differenz von einer halben Periode zwischen dem Puls-Timing
des Signals SRP mit der CAS-Latenz CL=2,5 und demjenigen des Signals
SRP mit der CAS-Latenz CL=3.
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Da
das CSL-Signal in Reaktion auf die ansteigende Taktflanke 200 gesteuert
wird, wenn die CAS-Latenz CL=2,5 oder CL=3 ist, ist der Spielraum für die Zeitspanne
tAA im Speicher bei der CAS-Latenz CL=3 gleich wie bei der CAS-Latenz
CL=2,5. Als Konsequenz ist das herkömmliche DDR-SDRAM so ausgeführt, dass
kein großer
Unterschied in der Art der Steuerung der tAA-Toleranz zwischen den
Fällen mit
CAS-Latenz CL=2,5 oder CL=3 besteht. Das bedeutet, dass kein Unterschied
zwischen den Pulszeitsteuerungen des Signales CSL oder FRP besteht, welcher
eine tAA-Leseleistungsfähigkeit
zwischen den Fällen
mit CAS-Latenz CL=2,5 und CL=3 bestimmt. Es existiert nur eine Differenz
von einer halben Taktsignalperiode zwischen dem Puls-Timing des Signals
SRP, wenn die CAS-Latenz CL=2,5 oder CL=3 ist. Daher ist kaum eine
Differenz in der Zeitspanne tRCD, welche ein Kernparameter ist,
zwischen den beiden Fällen
CL=2,5 und CL=3 zu erwarten. Eine Verstärkung, die bei CL=3 erzielt
werden kann, kann nicht als sehr viel größer angesehen werden als bei
CL=2,5. Das heißt,
dass ein Pfad, entlang dem die Zeitspanne tRCD bestimmt wird, bei
der CAS-Latenz CL=2,5 gleich dem entsprechenden Pfad bei der CAS-Latenz CL=3 ist.
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Zudem
ist der herkömmliche
DDR-SDRAM so ausgeführt,
dass, wenn CL=3 ist, ein erster Puls des Signals SRP und ein zweiter
Puls des Signals FRP bei einem identischen Takt erzeugt werden,
was in 2 durch die beiden
Bezugszeichen 220 und 250 angezeigt wird. Ist
bei dem oben beschriebenen herkömmlichen
DDR-SDRAM jedoch der Signalverlauf des Signals SRP durch merkliche
Verzerrung deformiert, wie sie von einem internen Verzögerungsregelkreis
(DLL) verursacht wird, dann kann sich die abfallende Flanke des
ersten Pulses des Signals SRP in den zweiten Puls des Signals FRP
verschieben. Dadurch kann der herkömmliche DDR-SDRAM eventuell
ausfallen.
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3 zeigt ein Zeitablaufdiagramm
von Signalen, wenn ein DLL des herkömmlichen DDR-SDRAMs eine Verzerrung
verursacht. Wie aus 3 ersichtlich
ist, liegt die ansteigende Flanke des zweiten Pulses des Signals
FRP in diesem Beispiel vor der abfallenden Flanke des ersten Pulses
des Signals SRP, wenn CL=3 ist. In diesem Fall kann während eines
Datenlesevorgangs oder eines ähnlichen Vorgangs
ein Fehler erzeugt werden, was zu einer Fehlfunktion des herkömmlichen
DDR-SDRAMs führen kann.
Dieses Problem kann erzeugt werden, wenn die Signale FRP und SRP
eine unzureichende zeitliche Pulssteuerungstoleranz aufweisen, da
das Signal FRP in Reaktion auf das externe Taktsignal EXTCLK gesteuert
wird und das Signal SRP von einem internen DLL gesteuert wird. Zudem
kann der Zeitabstand zwischen den Takten zu schmal werden, wenn
der Halbleiterspeicher so ausgeführt
ist, dass er mit einer hohen Frequenz arbeitet. In diesem Fall wird
eine Zeitsteuerungstoleranz zwischen Pulsen der Signale SRP und
FRP wichtig, wenn die CAS-Latenz CL=3 ist.
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Es
ist Aufgabe der Erfindung, ein Halbleiterspeicherbauelement anzugeben,
das in der Lage ist, die tRCD-Toleranz bei einer CAS-Latenz CL=3
gegenüber
dem Fall einer CAS-Latenz CL=2,5 zu vergrößern, während ein herkömmliches
Auslegungsverfahren für
die tAA-Toleranz verwendbar ist, und ein zugehöriges Zeitsteuerungsverfahren
zur Verfügung
zu stellen.
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Die
Erfindung löst
diese Aufgabe durch ein Halbleiterspeicherbauelement mit den Merkmalen des
Patentanspruchs 1 oder 5 und durch ein Zeitsteuerungsverfahren mit
den Merkmalen des Patentanspruchs 10.
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Vorteilhafte
Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
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Das
erfindungsgemäße Halbleiterspeicherbauelement
kann so ausgelegt sein, dass ein Spaltenauswahlleitungssignal sowie
ein erstes und ein zweites Lesepulssignal synchron zu den Takten
eines externen Taktsignals unabhängig
davon gesteuert werden können,
ob die CAS-Latenz
CL=3 oder CL=2,5 beträgt.
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Das
erfindungsgemäße Halbleiterspeicherbauelement
ist in der Lage, eine Toleranz zwischen einem zweiten Lesepulssignal,
das durch einen Verzögerungsregelkreis
gesteuert wird, und einem ersten Lesepulssignal sicherzustellen,
das synchron mit einem externen Taktsignal gesteuert wird, indem
für das
Intervall zwischen einem Puls des zweiten Lesepulssignals und einem
darauf folgenden Puls des ersten Lesepulssignals ein Zeitabstand
von einem halben Takt festgelegt wird.
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Vorteilhafte,
nachfolgend beschriebene Ausführungsformen
der Erfindung sowie die zu deren besserem Verständnis oben erläuterten,
herkömmlichen
Ausführungsbeispiele
sind in den Zeichnungen dargestellt. Es zeigen:
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1 ein
Zeitablaufdiagramm von Signalen, wenn Daten aus einem herkömmlichen DDR-SDRAM
gelesen werden,
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2 ein
Zeitablaufdiagramm von Signalen, wenn ein herkömmlicher DDR-SDRAM mit einem CSL-Steuerverfahren
gesteuert wird,
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3 ein
Zeitablaufdiagramm von Signalen, wenn ein DLL in einem herkömmlichen
DDR-SDRAM Verzerrungen verursacht,
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4 ein
Zeitablaufdiagramm von Signalen in einem erfindungsgemäßen DDR-SDRAM,
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5 ein
Blockschaltbild einer Signalerzeugungsschaltung zum Implementieren
eines Signalsteuerverfahrens gemäß der Erfindung
und
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6 ein
Zeitablaufdiagramm zur Darstellung des Signalsteuerverfahrens gemäß der Erfindung,
wenn die CAS-Latenz CL=3 ist.
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4 zeigt
ein Zeitablaufdiagramm von Signalen in einem erfindungsgemäßen DDR-SDRAM. Wie
aus 4 ersichtlich ist, wird analog zur CSL-Steuerung
eines herkömmlichen
SDRAM ein Spaltenauswahlleitungssignal CSL synchronisiert mit einer
ansteigenden Flanke 400 eines Taktes gesteuert, bei welchem
ein Lesebefehl READ empfangen wird, wenn eine Spaltenadressenabtastlatenz (CAS-Latenz)
CL=2,5 ist. Dies gilt auch für
den Fall, in welchem CL=2 ist. Daher ist der DDR-SDRAM aus 4 so
ausgeführt,
dass die Zeitspannen tRCD und tAA auf die gleiche Weise bestimmt
werden wie bei dem herkömmlichen
SDRAM.
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Zudem
ist der DDR-SDRAM aus 4 so ausgeführt, dass das Signal CSL synchronisiert
mit einer abfallenden Flanke 410 des Taktes gesteuert wird,
bei welchem der Lesebefehl READ empfangen wird, wenn CL=3 ist. Das
bedeutet, dass, wenn CL=3 ist, das Signal CSL und ein Signal FRP
synchronisiert mit abfallenden Flanken des Taktes erzeugt werden, bei
welchen der Lesebefehl READ empfangen wird, ohne dass der gleiche
Pfad wie bei dem herkömmlichen
SDRAM benutzt wird, wenn CL=2 oder CL=2,5 ist.
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Daher
wird das Signal CSL, wenn CL=2,5 ist, in Reaktion auf die ansteigende
Flanke 400 des Taktes freigegeben, bei welchem der Lesebefehl
READ empfangen wird, und dann in Reaktion auf eine ansteigende Flanke 420 eines
nächsten
Taktes gesperrt. In Reaktion auf die ansteigende Flanke 420 wird
das Signal CSL wieder freigegeben und ein erster Puls des Signals
FRP wird erzeugt. Synchronisiert mit einer ansteigenden Flanke 440,
welche um einen Takt hinter der ansteigenden Flanke 420 liegt,
wird das Signal CSL wieder gesperrt und ein zweiter Puls des Signals
FRP wird erzeugt.
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Ist
CL=3, dann wird das Signal CSL in Reaktion auf die abfallende Flanke 410 des
Taktsignals freigegeben und in Reaktion auf eine abfallende Flanke 430 desjenigen
Taktes gesperrt, der auf den Takt folgt, bei dem der Lesebefehl
READ empfangen wird. In Reaktion auf die abfallende Flanke 430 wird das
Signal CSL wieder freigegeben und ein erster Puls des Signals FRP
wird erzeugt. In Reaktion auf eine abfallende Flanke 450,
welche um einen Takt hinter der abfallenden Flanke 430 liegt,
wird das Signal CSL wieder gesperrt und ein zweiter Puls des Signals
FRP wird erzeugt.
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Da
die ansteigende Flanke 400 und die abfallende Flanke 410 eine
Differenz von einem halben Takt aufweisen, besteht zwischen den
Signalen CSL in den Fällen
einer CAS-Latenz von CL=2,5 bzw. CL=3 eine Differenz von einem halben
Takt. In gleicher Weise besteht zwischen den Signalen FRP in den
Fällen
von CL=2,5 bzw. CL=3 eine Differenz von einem halben Takt. Als Konsequenz
erscheinen die Signale CSL und FRP, wenn die CAS-Latenz CL=3 ist,
einen halben Takt später
als bei der CAS-Latenz CL=2,5.
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Da
das Signal SRP von einem internen DLL gesteuert wird und nicht in
Reaktion auf ein externe Taktsignal, ist das Timing des Signals
SRP aus 4 gleich demjenigen aus 2.
Das bedeutet, dass, wenn CL=2,5 ist, ein erster Puls des Signals
SRP synchronisiert mit der abfallenden Flanke 430 erzeugt
wird, welche eineinhalb Takte hinter der ansteigenden Flanke liegt,
an welcher der Lesebefehl READ empfangen wird. Ist CL=3, dann wird
ein zweiter Puls des Signals SRP synchronisiert mit der ansteigenden
Flanke 440 erzeugt, welche zwei Taktzyklen hinter der ansteigenden
Flanke liegt, an welcher der Lesebefehl READ empfangen wird.
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Datenlesevorgänge werden
jeweils zum Zeitpunkt der abfallenden Flanke eines jeden Pulses des
Signals FRP durchgeführt.
Wie aus 4 ersichtlich ist, ist, da die
Pulse des Signals FRP, wenn CL=3 ist, einen halben Takt später als
diejenigen bei CL=2,5 erzeugt werden, die mit 470 bezeichnete Zeitspanne
tRCD, wenn CL=3 ist, einen halben Takt länger als die mit 460 bezeichnete
Zeitspanne tRCD, wenn CL=2,5 ist.
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Wie
weiter aus 4 ersichtlich ist, wird eine Synchronisationsflanke,
wenn CL=3 ist, getrennt von einer Synchronisationsflanke im Fall
CL=2,5 gesteuert. Daher können
das Signal CSL und die Signale FRP und SRP, wenn CL=3 ist, separat
von den Signalen gesteuert werden, wenn CL=2,5 ist.
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Bei
einem herkömmlichen
CSL-Steuerverfahren beträgt
die Differenz zwischen den SRP-Zeitsteuerungen, wenn CL=2,5 bzw.
CL=3 ist, einen halben Takt, während
die FRP-Zeitsteuerungen bei CL=2,5 und CL=3 gleich sind. Daher entspricht,
wenn CL=3 ist, der Spielraum zwischen der abfallenden Flanke eines
Pulses des Signals SRP und der ansteigenden Flanke eines Pulses
des Signals FRP, welcher auf den Puls des Signals SRP folgt, dem
Spielraum 480 aus 4 zwischen
der abfallenden Flanke eines Pulses des Signals SRP, wenn CL=3 ist,
und der ansteigenden Flanke eines Pulses des Signals FRP, wenn CL=2,5
ist, welcher als nächster
nach dem Puls des Signals SRP folgt.
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Bei
einem CSL-Steuerverfahren gemäß der Erfindung
ist hingegen die Differenz zwischen dem FRP-Timing, wenn CL=3 ist,
und demjenigen, wenn CL=2,5 ist, ungefähr gleich einem halben Takt.
Daher entspricht, wenn CL=3 ist, der Spielraum zwischen der abfallenden
Flanke eines Pulses des Signals SRP und der ansteigenden Flanke
eines Pulses des Signals FRP, welcher als nächster auf den Puls des Signals
SRP folgt, einer Toleranz 490 aus 4. Entsprechend
wird eine Fehlfunktion des DDR-SDRAMs aufgrund einer Verschiebung
der abfallenden Flanke eines ersten Pulses des Signals SRP auf einen
Zeitpunkt früher
als ein zweiter Puls des Signals FRP auch dann verhindert, wenn
das Signal SRP durch einen merklichen Zittereffekt des DLL innerhalb
des DDR- SDRAM verformt
wird, da eine ausreichende Toleranz zwischen den Pulszeitpunkten
der Signale FRP und SRP gebildet ist.
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5 zeigt
ein Blockschaltbild einer Signalerzeugungsschaltung zum Implementieren
eines Signalsteuerverfahrens gemäß der Erfindung.
Wie aus 5 ersichtlich ist, umfasst die
Signalerzeugungsschaltung einen Taktpuffer 500, eine Steuersignalgeneratorschaltung 510,
einen CSL-Decoder 520,
eine FRP-Generatorschaltung 530, einen CSL-Treiber 540,
einen Eingabe-/Ausgabeabtastverstärker 550 und eine
SRP-Generatorschaltung 560.
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Der
Taktpuffer 500 empfängt
CL-Informationen, die z.B. die Fälle
CL=2, CL=2,5 und CL=3 umfassen. Die CAS-Latenz kann mit der Zunahme
der Geschwindigkeit eines DDR-SDRAMs variieren. Der Taktpuffer 500 bestimmt
in Reaktion auf einen Befehl, der von einem Modusregistersatzbauelement (MRS-Bauelement)
des Speichers ausgegeben wird, ob die Information für CL=2,
die Information für CL=2,5
oder die Information für
CL=3 etc. verwendet wird. Werden Informationen für CL=2 oder für CL=2,5 empfangen,
dann erzeugt der Taktpuffer 500 ein erstes Taktsignal PCLK_R,
welches mit ansteigenden Flanken eines externen Taktsignals EXTCLK
synchronisiert ist. Werden Informationen für CL=3 empfangen, dann erzeugt
der Taktpuffer 500 ein zweites Taktsignal PCLK_F, welches
mit abfallenden Flanken des externen Taktsignals EXTCLK synchronisiert
ist.
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Die
Steuersignalgeneratorschaltung 510 empfängt das erste und zweite Taktsignal
PCLK_R und PCLK_F vom Taktpuffer 500 und erzeugt ein CSL-Freigabesignal
CSLE oder ein CSL-Sperrsignal CSLD. Ist die CAS-Latenz CL=2,5, dann erzeugt die Steuersignalgeneratorschaltung 510 das
CSL-Freigabesignal CSLE und das CSL-Sperrsignal CSLD synchronisiert
mit dem ersten Taktsignal PCLK_R. Ist die CAS-Latenz CL=3, dann
erzeugt die Steuersignalgeneratorschaltung 510 das CSL- Freigabesignal CSLE
und das CSL-Sperrsignal CSLD synchronisiert mit dem zweiten Taktsignal
PCLK_F.
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Ist
CL=2,5, dann steuert der CSL-Decoder 520 eine in Reaktion
auf einen Lesebefehl READ angelegte Adresse so, dass die Adresse
mit dem ersten Taktsignal PCLK_R synchronisiert ist, welches mit den
ansteigenden Flanken des externen Taktsignals EXTCLK synchronisiert
ist. Ist CL=3, dann steuert der CSL-Decoder 520 die Adresse
so, dass sie mit dem zweiten Taktsignal PCLK_F synchronisiert ist. Zudem
erzeugt der CSL-Decoder 520, wenn CL=3 ist, eine decodierte
Adresse DCAij, welche mit dem zweiten Taktsignal PCLK_F synchronisiert
ist, und gibt die decodierte Adresse DCAij an den CSL-Treiber 540 aus.
In Verbindung mit dem CSL-Freigabepulssignal CSLE und dem CSL-Sperrpulssignal CSLD
wird die decodierte Adresse DCAij dazu benutzt, ein Spaltenauswahlleitungssignal
CSL freizugeben oder zu sperren.
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Ist
CL=2,5, dann empfängt
die FRP-Generatorschaltung 530 das erste Taktsignal PCLK_R
vom Taktpuffer 500 und erzeugt ein erstes Lesepulssignal FRP,
welches mit dem ersten Taktsignal PCLK_R synchronisiert ist. Ist
CL=3, dann empfängt
die FRP-Generatorschaltung 530 das zweite Taktsignal PCLK_F
vom Taktpuffer 500 und erzeugt ein erstes Lesepulssignal
FRP, welches mit dem zweiten Taktsignal PCLK_F synchronisiert ist.
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Der
CSL-Treiber 540 empfängt
das CSL-Freigabepulssignal CSLE oder das CSL-Sperrpulssignal CSLD
von der Steuersignalgeneratorschaltung 510 und die decodierte
Adresse DCAij vom CSL-Decoder 520. Ist CL=2,5, dann gibt
der CSL-Treiber 540 durch Nutzung der decodierten Adresse
DCAij und des CSL-Freigabepulssignals CSLE, welches synchronisiert
mit dem ersten Taktsignal PCLK_R erzeugt wird, ein Spaltenauswahlleitungssignal
CSL frei, welches mit einer ansteigenden Flanke eines Taktes synchronisiert
ist.
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Ist
CL=3, dann gibt der CSL-Treiber 540 durch Nutzung der decodierten
Adresse DCAij und des CSL-Freigabepulssignals CSLE, welches synchronisiert
mit dem zweiten Taktsignal PCLK_F erzeugt wird, ein Spaltenauswahlleitungssignal
CSL frei, welches mit einer abfallenden Flanke eines Taktes synchronisiert
ist. Zudem steuert der CSL-Treiber 540 das Signal CSL sperrend,
wenn das CSL-Sperrpulssignal CSLD von der Steuersignalgeneratorschaltung 510 empfangen
wird.
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Der
Eingabe-/Ausgabeabtastverstärker 550 verstärkt das
Spaltenauswahlleitungssignal CSL, das vom CSL-Treiber 540 empfangen
wird, das erste Lesepulssignal FRP, das von der FRP-Generatorschaltung 530 empfangen
wird, und das zweite Lesepulssignal SRP, das von der SRP-Generatorschaltung 560 empfangen
wird, und gibt die verstärkten
Signale CSL, FRP und SRP aus.
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Das
bedeutet, dass, wenn die Information, dass CL=3 ist, in Reaktion
auf einen vom MRS-Bauelement eines Speichers abgegebenen Befehl
eingegeben wird, der Taktpuffer 500 das zweite Taktsignal PCLK_F
erzeugt und das Spaltenauswahlleitungssignal CSL und das erste Lesepulssignal
FRP so steuert, dass sie mit der abfallenden Flanke des zweiten Taktsignals
PCLK_F synchronisiert sind.
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Die
SRP-Generatorschaltung 560 erzeugt das zweite Lesepulssignal
SRP, welches synchronisiert mit dem externen Taktsignal CLK mit
einer von der CL-Information abhängigen
Verzögerung
aktiviert wird, und gibt es aus.
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6 zeigt
ein Zeitablaufdiagramm zur Darstellung eines Signalsteuerverfahrens
gemäß der Erfindung,
wenn die CAS-Latenz CL=3 ist. Da das Signal-Timing im DDR-SDRAM
gemäß der Erfindung
bei CL=2 und bei CL=2,5 gleich dem Timing in einem herkömmlichen
DDR-SDRAM ist, sind diese Fälle nicht
weiter dargestellt.
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Wie
aus den 5 und 6 ersichtlich, wird,
wenn die Information bezüglich
CL=3 in den Taktpuffer 500 eingegeben wird, das zweite
Taktsignal PCLK_F synchronisiert mit abfallenden Flanken 600, 602 und 604 von
Taktpulsen des externen Taktsignals EXTCLK erzeugt und ausgegeben.
Wird ein erster Puls 606 des zweiten Taktsignals PCLK_F
synchronisiert mit der abfallenden Flanke 600 eines Taktpulses
erzeugt, dann werden das CSL-Freigabepulssignal CSLE und die decodierte
Adresse DCAij mit dem ersten Puls 606 synchronisiert. Das
Spaltenauswahlleitungssignal CSL wird synchronisiert mit einem ersten
Puls 608 des CSL-Freigabepulssignals CSLE freigegeben.
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Dann
wird ein zweiter Puls 610 des zweiten Taktsignals PCLK_F
synchronisiert mit der abfallenden Flanke 602 erzeugt,
welche eine Taktsignalperiode hinter der abfallenden Flanke 600 liegt.
Ein Puls 612 des CSL-Sperrpulssignals CSLD, ein Puls 614 des
CSL-Freigabepulssignals CSLE, eine decodierte Adresse DCAij und
ein erster Puls des ersten Lesepulssignals FRP werden synchronisiert
mit dem zweiten Puls 610 des zweiten Taktsignals PCLK_F
erzeugt. Als Konsequenz sind diese Signale mit den abfallenden Flanken
des externen Taktsignals EXTCLK synchronisiert. Das Spaltenauswahlleitungssignal
CSL wird synchronisiert mit dem Puls 612 des CSL-Sperrpulssignals
CSLD gesperrt und dann synchronisiert mit dem Puls 614 des
CSL-Freigabepulssignals CSLE freigegeben, welcher zeitlich hinter
dem Puls 612 des CSL-Sperrpulssignals CSLD liegt.
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Anschließend wird
ein dritter Puls 616 des zweiten Taktsignals PCLK_F synchronisiert
mit der abfallenden Flanke 604 erzeugt, welche eine Taktsignalperiode
hinter der abfallenden Flanke 602 liegt. Ein Puls 618 des
CSL-Sperrpulssignals CSLD, ein Puls 620 des CSL-Freigabepuls signals
CSLE, eine decodierte Adresse DCAij und ein zweiter Puls des ersten
Lesepulssignals FRP werden synchronisiert mit dem dritten Puls 616 des
zweiten Taktsignals PCLK_F erzeugt. Das Spaltenauswahlleitungssignal CSL
wird synchronisiert mit dem Puls 618 des CSL-Sperrpulssignal CSLD
gesperrt und dann synchronisiert mit dem Puls 620 des CSL-Freigabepulssignals
CSLE freigegeben, welcher zeitlich hinter dem Puls 618 des
CSL-Sperrpulssignals CSLD liegt.
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Das
erfindungsgemäße Halbleiterspeicherbauelement
kann die Toleranz tRCD bei CL=3 gegenüber CL=2,5 weiter erhöhen, während ein
herkömmliches
Verfahren zur Erzeugung der Zeitspanne tAA benutzt wird.
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Zudem
werden bei einem erfindungsgemäßen Halbleiterspeicherbauelement
die Signale CSL, FRP und SRP synchronisiert mit den Taktperioden des
externen Taktsignals EXTCLK, wenn CL=3 ist, unabhängig vom
Fall CL=2,5 gesteuert.
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Des
weiteren kann das Intervall, d.h. der Spielraum, zwischen einem
Puls des Signals SRP und einem nächstfolgenden
Puls des Signals FRP verändert
werden, um eine Toleranz zwischen dem Signal SRP, welches von einem
DLL gesteuert wird, und dem Signal FRP sicherzustellen, welches
synchronisiert mit dem externen Taktsignal EXCLK gesteuert wird.