JP2005129210A - 半導体メモリ装置とそのタイミング制御方法 - Google Patents

Abstract

【課題】 半導体メモリ装置とそのタイミング制御方法を提供する。
【解決手段】 外部クロック信号及びＣＬ(ＣＡＳ(Column Address Strobe)レイテンシ)情報を受信し、ＣＬ情報に基づいてクロック信号の立ち上がりエッジに同期した第１クロック信号またはクロック信号の立ち下がりエッジに同期された第２クロック信号を発生するクロックバッファ、カラム選択アドレスを受信してデコーディングして第１クロック信号または第２クロック信号に同期してカラム選択ライン(ＣＳＬ)を選択するためのデコーディングアドレスを出力するＣＳＬデコーダ、第１クロック信号と第２クロック信号のいずれか一つのクロック信号に応答して一つのクロック信号に同期された制御信号を出力する制御信号発生回路、及びデコーディングアドレス及び制御信号に応答して第１クロック信号と第２クロック信号のいずれか一つのクロック信号に同期してＣＳＬを駆動するＣＳＬドライバを具備する。
【選択図】 図４

Description

本発明は、半導体メモリ装置とそのタイミング制御方法に係り、具体的には、ＣＡＳ(Column Address Strobe)レイテンシ(ＣＬ)によって同期のタイミングが変わる半導体メモリ装置とそのタイミング制御方法に関する。

半導体メモリシステムの動作周波数が徐々に高速化されることにより、半導体メモリの性能も高速化されている。半導体メモリ装置は、周波数帯域幅が大きくなる方向に発展している。パイプライニング概念を取り入れて製造された同期型半導体メモリ装置(ＳＤＲＡＭ)の中、シングルデータレート(Single Data Rate；ＳＤＲ)ＳＤＲＡＭは出力データバッファのイネーブル/ディセーブルの制御において常にクロックの立ち上がりエッジに同期させ、すなわちクロックの一サイクルに同期させて制御するが、ダブルデータレート(Double Data Rate；ＤＤＲ)ＳＤＲＡＭは立ち上がりエッジと立ち下がりエッジとに同期させ、すなわち、クロックの１/２サイクルに同期させて制御する。

したがって、カラムアドレスが与えられた後でデータが出力されるまでの反応時間を示すＣＬが、ＳＤＲ ＳＤＲＡＭではＣＬ＝１、ＣＬ＝２、ＣＬ＝３のようにクロックの一サイクル単位であるが、ＤＤＲ ＳＤＲＡＭではＣＬ＝２、ＣＬ＝２.５、ＣＬ＝３のように出力の１/２サイクル単位でなければならない。よって、ＤＤＲ ＳＤＲＡＭは、ＳＤＲ ＳＤＲＡＭより大きな周波数帯域幅と大きなマージンとが要求される。

図１は、一般的なＤＤＲ ＳＤＲＡＭでデータを判読する時の信号タイミング図である。
図１を参照すれば、ＳＤＲＡＭでローアクティブ動作によって選択された１ページのメモリセルから出力されるデータを選択する動作は、カラム選択ライン信号(ＣＳＬ)によって実行されるが、ＣＳＬは一つの外部クロック信号ＥＸＴＣＬＫの周期の間に一度生成される。外部のアクティブ命令の後に、データ読み出し命令ＲＥＡＤが入って来れば、外部クロック信号ＥＸＴＣＬＫのクロック立ち上がりエッジによってＣＳＬが発生する。ＣＬ＝２である場合は、データ読み出し命令ＲＥＡＤが入力された２サイクル後にクロック立ち上がりエッジ信号によってデータが読み出される。ＣＬ＝２.５である場合はデータ読み出し命令ＲＥＡＤが入力された２.５サイクル後にクロック立ち下がりエッジ信号によってデータが読み出される。ＣＬ＝３である場合はデータ読み出し命令ＲＥＡＤの３サイクル後にクロック立ち上がりエッジ信号によってデータが読み出される。

この時、データ読み出し命令ＲＥＡＤが入力されるクロック立ち上がりエッジのタイミングから、一番目のデータＤＱ０が読み出される時までのタイミングをｔＡＡとする。また、ｔＲＣＤ(ＲＡＳ(Row Address Strobe) to ＣＡＳ Delay)は、ＲＡＳ命令語が入力された何クロック後にＣＡＳ命令語が入力されたかの時間である。図１を参照すれば、ｔＲＣＤは、アクティブ命令が入力された後にデータ読み出し命令ＲＥＡＤが入力される時までの時間である。ＲＡＳは、メモリ内の特定ページを活性化させる命令語で、ページが活性化されなければ、次にＣＡＳ命令が入ってもデータを入/出力させることはできない。ページは、メモリ内部にある特定のアドレスブロックを意味する。

図２は、従来のＤＤＲ ＳＤＲＡＭのＣＳＬ制御方式による信号のタイミング図である。
図２を参照すれば、従来のＤＤＲ ＳＤＲＡＭでは、ＣＳＬ制御方式がクロック立ち上がりエッジによって制御される。すなわち、図２に示すように、ＣＳＬ信号がＣＬ＝２.５やＣＬ＝３でいずれも同じクロック立ち上がりエッジ２００によって制御され、ＣＬ＝２.５/ＣＬ＝３いずれも同じ時間にイネーブル/ディセーブルされる。

また、初めてセルデータを受け入れるために発生される信号である第1読み出しパルス(ＦＲＰ；First Read Pulse)の一番目のパルスはデータ読み出し命令ＲＥＡＤが入力された一クロック後のクロック立ち上がりエッジ２１０によって発生し、ＦＲＰの二番目のパルスはさらに一クロック後のクロック立ち上がりエッジ２２０によって発生する。ＦＲＰは、ＣＳＬ信号によって発生するからＣＬ＝２.５やＣＬ＝３でいずれも同じタイミングにパルスが発生する。

一方、第２読み出しパルス(ＳＲＰ；Second Read Pulse)は、ＣＬによってタイミングが変わる。ＣＬ＝２.５では、データ読み出し命令ＲＥＡＤ後に１.５クロック後のクロック立ち下がりエッジ２３０によって一番目のパルスが発生し、また一クロック後のクロック立ち下がりエッジ２４０によって二番目のパルスが発生する。ＣＬ＝３では、データ読み出し命令ＲＥＡＤ後に２クロック後のクロック立ち上がりエッジ２５０によって一番目のパルスが発生し、その後一クロック後にまた二番目のパルスが発生する。よって、ＣＬ＝２.５のＳＲＰとＣＬ＝３のＳＲＰとでは、０.５クロックの差がある。

ＣＳＬ信号がＣＬ＝２.５やＣＬ＝３のいずれも、同一クロック立ち上がりエッジ２００によって制御されるから、ＣＬ＝３でメモリ内部のｔＡＡマージンが全てＣＬ＝２.５と同じくなる。結果的に、ＣＬ＝２.５やＣＬ＝３で発生するｔＡＡマージンに関する制御の方式が、ＣＬ＝２.５とＣＬ＝３とで大きな差がないように設計されている。ＣＬ＝２.５とＣＬ＝３とで差の発生する信号は、読み出しｔＡＡ性能を決めるＣＳＬやＦＲＰでは差がなく、ただＳＲＰで０.５クロックの差があるだけである。これにより、コアパラメータであるｔＲＣＤについて、ＣＬ＝２.５/ＣＬ＝３での差は期待し難い。さらに、ＣＬ＝３で得られるメリットは、相対的にＣＬ＝２.５と比べ多いと言えない。すなわち、ｔＲＣＤ決定経路やｔＡＡ決定経路がＣＬ＝２.５とＣＬ＝３とで同じように設計されていることが分かる。

また、従来のＤＤＲ ＳＤＲＡＭは、ＣＬ＝３で一番目のＳＲＰと二番目のＦＲＰとが同じクロック２２０、２５０によって発生されるように設計されている。よって、従来のＤＤＲ ＳＤＲＡＭ設計では、ＤＤＲ ＳＤＲＡＭ内部のＤＬＬ(Delay Locked Loop)ジッタの発生がひどくＳＲＰが搖れる場合には、一番目のＳＲＰの立ち下がりエッジが二番目のＦＲＰ内部まで動き、ＤＤＲ ＳＤＲＡＭの誤動作を発生させるという問題点がある。

図３は、従来のＤＤＲ ＳＤＲＡＭでのＤＬＬジッタ発生時のタイミング図である。
図３を参照すれば、ＣＬ＝３でＦＲＰの二番目のパルスの立ち上がりエッジがＳＲＰの一番目のパルスの立ち下がりエッジよりタイミングが早い場合を図示している。この場合、データ読み出しなどにエラー発生の可能性があり、結局ＳＤＲＡＭは誤動作を発生させる。このような問題は、ＦＲＰは外部クロック信号ＥＸＴＣＬＫによって制御され、ＳＲＰは内部ＤＬＬによって制御されるためであり、相互間に相当なタイミングの余裕がなければ、このような問題が起こりうる。また、半導体メモリが徐々に高周波数範囲で動作するように発展しつつあり、クロックとクロックとの間の間隔が徐々に狭くなっている状況である。この場合、ＣＬ＝３でのＳＲＰと次のＦＲＰとの間のタイミングのマージンは重要な問題になる。

本発明が達成しようとする技術的課題は、ＣＬ＝３でＣＬ＝２.５に比べてｔＡＡは従来の設計方式と同じく維持しながら、ｔＲＣＤを改善しうる半導体メモリ装置を提供することである。
さらに、本発明の他の目的は、ＣＬ＝３での同期エッジをＣＬ＝２.５と分離させ、ＣＳＬ、ＦＲＰそしてＳＲＰの間の制御がＣＬ＝２.５とは独立に制御可能にしうる半導体メモリ装置を提供することである。
さらに、本発明のまた他の目的は、ＳＲＰとこのＳＲＰに対応するＦＲＰの次のパルスとの間の距離を０.５クロックに変更可能にさせ、ＤＬＬによって動くＳＲＰと外部クロック信号ＥＸＴＣＬＫによって動くＦＲＰとの間の余裕を確保しうる半導体メモリ装置を提供することである。

上述したような本発明の目的を果たすため、本発明の特徴によれば、半導体メモリ装置は、外部クロック信号ＥＸＴＣＬＫ及びＣＬ情報を受信し、ＣＬ情報に基づいてクロック信号の立ち上がりエッジに同期した第１クロック信号またはクロック信号の立ち下がりエッジに同期した第２クロック信号を発生するクロックバッファと、カラム選択アドレスを受信してデコーディングし、第１クロック信号または第２クロック信号に同期してＣＳＬを選択するためのデコーディングアドレスを出力するＣＳＬデコーダと、第１クロック信号と前記第２クロック信号の中でいずれか一つのクロック信号とに応答して一つのクロック信号に同期した制御信号を出力する制御信号発生回路と、デコーディングアドレス及び制御信号に応答して第１クロック信号と第２クロック信号の中でいずれか一つのクロック信号とに同期してＣＳＬを駆動するＣＳＬドライバとを具備する。

望ましくは、本発明による半導体メモリ装置のクロックバッファは、受信されたＣＬ情報がＣＬ＝２またはＣＬ＝２.５である場合に第１クロック信号を発生し、受信されたＣＬ情報がＣＬ＝３である場合に第２クロック信号を発生する。
一実施例で、前記制御信号は、前記ＣＳＬドライバをイネーブルさせるためのイネーブルパルス及び前記ＣＳＬドライバをディセーブルさせるためのディセーブルパルスを具備する。

望ましくは、本発明による半導体メモリ装置は、第１クロック信号及び第２クロック信号を受信し、第１クロック信号が入力される場合は第１クロックに同期してＦＲＰがイネーブルになり、第２クロック信号が入力される場合は第２クロックに同期してＦＲＰがイネーブルになるＦＲＰ生成回路をさらに具備する。
望ましくは、本発明による半導体メモリ装置は、前記ＣＬ情報に基づいて前記外部クロックの立ち上がりエッジに同期して制御されるか、前記外部クロックの立ち下がりエッジに同期して制御される入出力感知増幅器回路をさらに具備する。

望ましくは、本発明による半導体メモリ装置は、ＣＬ＝２.５である場合、読み出し命令が入力された２.５サイクル後のクロック立ち下がりエッジ信号に同期してＳＲＰがイネーブルになり、前記ＣＬ＝３である場合、読み出し命令が入力された３サイクル後のクロック立ち上がりエッジに同期してＳＲＰがイネーブルになるＳＲＰ生成回路をさらに具備する。

本発明の他の実施例による半導体メモリ装置は、半導体メモリ装置において、外部クロック信号ＥＸＴＣＬＫ及びＣＬ情報を受信し、ＣＬ情報に基づいてクロック信号のエッジに同期した第１クロック信号またはクロック信号の立ち下がりエッジに同期した第２クロック信号を発生するクロックバッファ、及び第１クロック信号及び第２クロック信号を受信し、第１クロックに同期して活性化されるＦＲＰを出力するか、第２クロックに同期して活性化される前記ＦＲＰを出力するＦＲＰ生成回路を具備する。

望ましくは、前記半導体メモリ装置は、カラム選択アドレスを受信してデコーディングし、前記第１クロック信号または前記第２クロック信号に同期してＣＳＬを選択するためのデコーディングアドレスを出力するＣＳＬデコーダと、前記第１クロック信号及び前記第２クロック信号の中でいずれか一つの信号と前記デコーディングアドレスとに応答してＣＳＬを駆動するＣＳＬドライバをさらに具備する。

望ましくは、前記半導体メモリ装置は、前記第１クロック信号と前記第２クロック信号の中でいずれか一つのクロック信号に応答して前記一つのクロック信号に同期された制御信号を出力する制御信号発生回路とを具備し、前記ＣＳＬドライバは前記制御信号に応答して前記ＣＳＬを駆動する。

一実施例で、前記クロックバッファは、前記受信されたＣＬ情報がＣＬ＝２またはＣＬ＝２.５である場合に前記第１クロック信号を発生し、前記受信されたＣＬ情報がＣＬ＝３である場合に前記第２クロック信号を発生する。前記ＣＬ＝２.５である場合、読み出し命令が入力された２.５サイクル後のクロック立ち下がりエッジ信号に同期してＳＲＰがイネーブルになり、前記ＣＬ＝３である場合、読み出し命令が入力された３サイクル後のクロック立ち上がりエッジに同期してＳＲＰがイネーブルになる。

本発明の他の特徴によれば、半導体メモリ装置のタイミング制御方法が提供され、前記タイミング制御方法は、外部クロックとＣＬ情報とを受信する段階と、前記ＣＬ情報によって前記外部クロックの立ち上がりエッジと前記外部クロックの立ち下がりエッジの中のいずれか一つのエッジに同期されてＣＳＬを制御するＣＳＬ信号を制御する段階とを具備する。

一実施例で、前記タイミング制御方法は、前記ＣＬ情報によって前記外部クロックの立ち上がりエッジと前記外部クロックの立ち下がりエッジの中のいずれか一つのエッジに同期したＦＲＰを出力する段階をさらに具備する。

一実施例で、前記ＣＳＬ制御段階は、前記ＣＬ情報によって前記外部クロックの立ち上がりエッジに同期する第１クロック信号及び前記外部クロックの立ち下がりエッジに同期する第２クロック信号の中でいずれか一つのクロック信号を出力する段階と、前記第１クロック信号及び/または前記第２クロック信号に応答して前記ＣＳＬを制御する段階とを具備する。そして、前記ＣＳＬ制御段階は、前記ＣＬ情報によって前記外部クロックの立ち上がりエッジに同期する第１クロック信号及び前記外部クロックの立ち下がりエッジに同期する第２クロック信号の中でいずれか一つのクロック信号を出力する段階と、前記第１クロック信号及び/または前記第２クロック信号に応答してＦＲＰを制御する段階とを具備する。
一実施例で、前記外部クロックの第１エッジと前記外部クロックの第２エッジとは、半分のサイクルの位相の差がある。

本発明による半導体メモリ装置によれば、ＣＬ＝３でＣＬ＝２.５に比べてｔＡＡは従来の設計方式と同じく維持しながらｔＲＣＤを改善しうる半導体メモリ装置を提供する。
さらに、本発明による半導体メモリ装置によれば、ＣＬ＝３での同期エッジをＣＬ＝２.５と分離させ、ＣＳＬ、ＦＲＰそしてＳＲＰの間の制御がＣＬ＝２.５とは独立に制御可能にしうる。
さらに、本発明による半導体メモリ装置によれば、ＳＲＰパルスとこのＳＲＰに対応されるＦＲＰの次のパルスの間の距離を０.５クロックに変更可能にさせてＤＬＬによって動くＳＲＰと外部クロックによって動くＦＲＰとの間の余裕を確保しうる。

本発明と本発明の動作性の利点及び本発明の実施によって達成される目的とを充分に理解するためには、本発明の望ましい実施例を例示する添付図面及び添付図面に記載した内容を参照しなければならない。
以下、添付された図面を参照して本発明の望ましい実施例を詳しく説明する。なお、各図面に付された同一参照符号は同一部材を示す。

図４は、本発明の一実施例によるＤＤＲ ＳＤＲＡＭでの信号の流れ図である。
図４を参照すれば、ＣＬ＝２.５では従来のＳＤＲＡＭでのＣＳＬ制御と同じくデータ読み出し命令ＲＥＡＤが印加されたクロックの立ち上がりエッジ４００に同期して制御される。これはＣＬ＝２でも同じである。従って、従来のＳＤＲＡＭと同じくｔＲＣＤとｔＡＡとが決まるように設計される。

しかし、ＣＬ＝３ではデータ読み出し命令ＲＥＡＤが印加されたクロックの立ち下がりエッジ４１０に同期して制御されるように設計する。すなわち、ＣＬ＝３では従来のＣＬ＝２及びＣＬ＝２.５と同じ経路を利用せずに、データ読み出し命令ＲＥＡＤが入ったクロックの立ち下がりエッジでＣＳＬとＦＲＰとが発生されるように制御する。

したがって、ＣＬ＝２.５でＣＳＬはクロックの立ち上がりエッジ４００の信号によってイネーブルになり、次のクロックの立ち上がりエッジ４２０で一番目のＣＳＬ信号がディセーブルになり、同時に二番目のＣＳＬ信号がイネーブルになる。さらに、このクロック立ち上がりエッジ４２０信号によってＣＬ＝２.５であるＦＲＰの一番目のパルスが生成される。その後、一クロックサイクル後にクロック立ち上がりエッジ４４０で二番目のＣＳＬ信号がディセーブルになり、ＦＲＰの二番目のパルスが生成される。

さらに、ＣＬ＝３でＣＳＬはクロックの立ち下がりエッジ４１０の信号によってイネーブルになり、次のクロックの立ち下がりエッジ４３０で一番目のＣＳＬ信号がディセーブルになり、同時に二番目のＣＳＬ信号がイネーブルになる。さらに、このクロック立ち下がりエッジ４３０信号によってＣＬ＝３であるＦＲＰの一番目のパルスが生成される。その後、一クロックサイクル後にクロック立ち下がりエッジ４５０で二番目のＣＳＬ信号が消え、ＦＲＰの二番目のパルスが生成される。

クロック立ち上がりエッジ４００とクロック立ち下がりエッジ４１０とは、１/２クロックの差がある。よって、ＣＬ＝２.５でのＣＳＬ信号とＣＬ＝３でのＣＳＬ信号とは１/２クロックの差があり、さらに、ＣＬ＝２.５でのＦＲＰとＣＬ＝３でのＦＲＰとのパルスも１/２クロックの差が発生する。結局、ＣＬ＝３でのＣＳＬ及びＦＲＰはＣＬ＝２.５でより１/２クロック後にシフトされる。

一方、ＳＲＰは、外部クロックではない内部ＤＬＬによって制御されるから、図２でのタイミングと差がない。すなわち、ＣＬ＝２.５でＳＲＰの一番目のパルスは、データ読み出し命令ＲＥＡＤが印加されるクロックで、１.５サイクル後のクロック立ち下がりエッジ４３０によって発生する。さらに、ＣＬ＝３でＳＲＰの一番目のパルスは、データ読み出し命令ＲＥＡＤが印加されるクロックで、２サイクル後のクロック立ち上がりエッジ４４０によって発生する。

データの読み出しは、ＦＲＰの各パルスでの立ち下がりエッジのタイミングで行われる。ＣＬ＝３でのＦＲＰは、ＣＬ＝２.５でのＦＲＰより０.５クロックのタイミング後に生成されるから、図４に示すようにＣＬ＝２.５でのｔＲＣＤ４６０よりＣＬ＝３でのｔＲＣＤ４７０が０.５クロックほど改善されたことが分かる。
さらに、図４を参照すれば、ＣＬ＝３での同期エッジは、ＣＬ＝２.５と分離されて制御される。したがって、ＣＬ＝３でのＣＳＬ、ＦＲＰ及びＳＲＰの間の制御がＣＬ＝２.５と関係なく制御できるようになった。

さらに、従来のＣＳＬ制御方式ではＳＲＰのタイミングはＣＬ＝２.５とＣＬ＝３とが０.５クロック差があるが、ＦＲＰタイミングはＣＬ＝２.５とＣＬ＝３といずれも同じだった。よって、ＣＬ＝３でＳＲＰの立ち下がりエッジと次のＦＲＰの立ち上がりエッジとの間の余裕間隔は、ＣＬ＝３でのＳＲＰ立ち下がりエッジとＣＬ＝２.５での次のＦＲＰの立ち上がりエッジと同じであるから、図４に示す余裕間隔４８０と同じである。

しかし、本発明によるＣＳＬ制御方式によると、ＣＬ＝３でのＦＲＰはＣＬ＝２.５でのＦＲＰと０.５クロックほどの差が生ずる。よって、ＣＬ＝３でのＳＲＰの立ち下がりエッジと次のＦＲＰの立ち上がりエッジとの間の余裕間隔は、図４に示す余裕間隔４９０になる。よって、ＤＤＲ ＳＤＲＡＭ内部のＤＤＬジッタの発生がひどく、ＳＲＰが搖れる場合が生じても、ＳＲＰと次のＦＲＰとの間の十分な余裕が生ずるため、一番目のＳＲＰ立ち下がりエッジが二番目のＦＲＰ内部まで動いて、ＤＤＲ ＳＤＲＡＭの誤動作を発生させる場合は生じない。

図５は、本発明の一実施例を実現するための信号発生回路のブロック図である。
図５を参照すれば、本発明の信号発生回は、クロックバッファ５００、制御信号発生回路５１０、ＣＳＬデコーダ５２０、ＦＲＰ発生回路５３０、ＣＳＬドライバ５４０、入出力感知増幅器５５０及びＳＲＰ発生回路５６０を具備する。

クロックバッファ５００は、ＣＬ情報を受信する。ＣＬ情報は、ＣＬ＝２、ＣＬ＝２.５またはＣＬ＝３などの情報でありうる。このＣＬは、ＤＤＲ ＳＤＲＡＭの速度の増加によって変わりうる。ＣＬ＝２の情報を利用するか、ＣＬ＝２.５の情報を利用するか、またはＣＬ＝３の情報を利用するかについては、クロックバッファ５００ではメモリのモードレジスタセット(ＭＲＳ)装置の命令によって決まる。ＣＬ＝２及びＣＬ＝２.５の情報が入力される場合には、クロックバッファ５００は外部から印加される外部クロック信号ＥＸＣＬＫを利用して立ち上がりエッジに同期する第１クロック信号ＰＣＬＫ_Ｒを発生させる。ＣＬ＝３情報が入力される場合には、クロックバッファ５００は外部から印加される外部クロック信号ＥＸＣＬＫを利用して立ち下がりエッジに同期する第２クロック信号ＰＣＬＫ_Ｆを発生させる。

制御信号発生回路５１０は、クロックバッファ５００から第１クロック信号ＰＣＬＫ_Ｒ及び第２クロック信号ＰＣＬＫ_Ｆを受け入れ、ＣＳＬのイネーブルを制御するＣＳＬイネーブルパルスＣＳＬＥまたはＣＳＬのディセーブルを制御するＣＳＬディセーブルパルスＣＳＬＤを生成する。ＣＬ＝２.５である場合には、第１クロック信号ＰＣＬＫ_Ｒに同期するパルスＣＳＬイネーブルパルスＣＳＬＥ及びＣＳＬディセーブルパルスＣＳＬＤを生成し、ＣＬ＝３である場合には、第２クロック信号ＰＣＬＫ_Ｆに同期するパルスＣＳＬイネーブルパルスＣＳＬＥ及びＣＳＬディセーブルパルスＣＳＬＤを生成する。

ＣＬ＝２.５である場合、ＣＳＬデコーダ５２０は，データ読み出し命令ＲＥＡＤに印加されるアドレスの同期制御を立ち上がりエッジに同期した第１クロック信号ＰＣＬＫ_Ｒに同期するように制御する。さらに、ＣＬ＝３である場合、データ読み出し命令ＲＥＡＤに印加されるアドレスの同期制御を、立ち下がりエッジに同期した第２クロック信号ＰＣＬＫ_Ｆに同期するように制御を変更する。さらに、ＣＳＬデコーダ５２０では、ＣＬ＝３である場合に第２クロック信号ＰＣＬＫ_Ｆに同期したデコーディングアドレスＤＣＡｉｊを生成してＣＳＬドライバ５４０に出力する。第２クロック信号ＰＣＬＫ_Ｆに同期したデコーディングアドレスＤＣＡｉｊは、制御信号発生回路５１０で出力されたＣＳＬイネーブルパルスＣＳＬＥ及びＣＳＬディセーブルパルスＣＳＬＤ信号とともにＣＳＬをイネーブルまたはディセーブルするように制御する。

ＦＲＰ生成回路５３０は、ＣＬ＝２.５である場合にクロックバッファ５００から出力される第１クロック信号ＰＣＬＫ_Ｒを受け入れて第１クロック信号ＰＣＬＫ_Ｒに同期するＦＲＰを生成し、ＣＬ＝３である場合にクロックバッファ５００から出力される第２クロック信号ＰＣＬＫ_Ｆを受け入れて第２クロック信号ＰＣＬＫ_Ｆに同期するＦＲＰを生成する。

ＣＳＬドライバ５４０は、制御信号発生回路５１０からＣＳＬイネーブルパルスＣＳＬＥまたはＣＳＬディセーブルパルスＣＳＬＤを受け入れ、ＣＳＬデコーダ５２０からデコーディングアドレスＤＣＡｉｊを受け入れる。ＣＳＬドライバ５４０は、ＣＬ＝２.５である場合には第１クロック信号ＰＣＬＫ_Ｒに同期して発生したＣＳＬイネーブルパルスＣＳＬＥとデコーディングアドレスＤＣＡｉｊとによってクロックの立ち上がりエッジに同期するＣＳＬをイネーブルさせる。

さらに、ＣＳＬドライバ５４０は、ＣＬ＝３である場合には第２クロック信号ＰＣＬＫ_Ｆに同期して発生したＣＳＬイネーブルパルスＣＳＬＥ及びデコーディングアドレスＤＣＡｉｊによってクロックの立ち下がりエッジに同期するＣＳＬをイネーブルさせる。さらに、ＣＳＬドライバ５４０は、制御信号発生回路５１０からＣＳＬディセーブルパルスＣＳＬＤを受け入れる場合にはＣＳＬをディセーブルになるように制御する。

入出力感知増幅器５５０は、ＣＳＬドライバ５４０からのＣＳＬパルス、ＦＲＰ生成回路５３０から入力されるＦＲＰ及びＳＲＰ生成回路５６０から入力されるＳＲＰを増幅して出力する。
すなわち、メモリのＭＲＳ命令によって決まるＣＬ＝３情報が入力されれば、クロックバッファ５００はクロックの立ち下がりエッジに同期する第２クロック信号ＰＣＬＫ_Ｆを発生させ、最終的にＣＳＬとＦＲＰとがクロックの立ち下がりエッジに同期するように制御する。

一方、ＳＲＰ生成回路５６０は、ＣＬ情報によって所定の遅延時間を有して外部クロック信号ＥＸＴＣＬＫに同期して活性化されるＳＲＰを生成して出力する。
図６は、本発明によるＣＬ＝３での各信号のタイミング図である。
ＣＬ＝２及びＣＬ＝２.５での各信号のタイミングは、従来のＤＤＲ ＳＤＲＡＭと同じタイミングで動作するからその図示は省略する。

図５及び図６を参照すれば、クロックバッファ５００にＣＬ＝３の情報が入力される場合、外部クロック信号ＥＸＴＣＬＫの立ち下がりエッジ６００、６０２及び６０４に同期する第２クロック信号ＰＣＬＫ_Ｆが生成されて出力される。先ず、クロック立ち下がりエッジ６００に同期する第２クロック信号ＰＣＬＫ_Ｆが生成されれば、この第２クロック信号ＰＣＬＫ_Ｆの一番目のパルス６０６にＣＳＬイネーブルパルスＣＳＬＥ及びデコーディングアドレスＤＣＡｉｊが同期する。そして、ＣＳＬイネーブルパルスＣＳＬＥ６０８に同期してＣＳＬがイネーブルになる。

さらに、一クロック後のクロック立ち下がりエッジ６０２に同期して第２クロック信号ＰＣＬＫ_Ｆの二番目のパルス６１０が生成され、第２クロック信号ＰＣＬＫ_Ｆ６１０に同期してＣＳＬディセーブルパルスＣＳＬＤ６１２、ＣＳＬイネーブルパルスＣＳＬＥ６１４、デコーディングアドレスＤＣＡｉｊ及びＦＲＰの一番目のパルスが生成される。よって、これらの信号は、最終的に外部クロックの立ち下がりエッジに同期する。そして、ＣＳＬディセーブルパルスＣＳＬＤ６１２に同期してＣＳＬがディセーブルになり、 ＣＳＬディセーブルパルスＣＳＬＤ６１２より後のタイミングであるＣＳＬイネーブルパルスＣＳＬＥ６１４に同期してＣＳＬがさらにイネーブルになる。

再び、一クロック後のクロック立ち下がりエッジ６０４に同期して第２クロック信号ＰＣＬＫ_Ｆの三番目のパルス６１６が生成され、第２クロック信号ＰＣＬＫ_Ｆ６１６によってＣＳＬディセーブルパルスＣＳＬＤ６１８、ＣＳＬイネーブルパルスＣＳＬＥ６２０、デコーディングアドレスＤＣＡｉｊ及びＦＲＰの二番目のパルスが同期して生成される。そして、ＣＳＬディセーブルパルスＣＳＬＤ６１８に同期してＣＳＬがディセーブルになり、ＣＳＬディセーブルパルスＣＳＬＤ６１８より後のタイミングであるＣＳＬイネーブルパルスＣＳＬＥ６２０に同期してＣＳＬがさらにイネーブルになる。

本発明は図面に図示された一実施例を参照に説明されたが、これは例示的なものに過ぎず、本技術分野の当業者ならこれより多様な変形及び均等な他の実施例が可能だという点を理解する。したがって、本発明の真正な技術的保護範囲は請求範囲の技術的思想によって決まらなければならない。

揮発性及び非揮発性メモリ装置、例えばＤＲＡＭ、フラッシュメモリなどに利用され、このメモリ装置が使われるコンピュータ、携帯電話、カメラなどに使うことができる。

一般的なＤＤＲ ＳＤＲＡＭでデータを判読する時の信号タイミング図である。 従来のＤＤＲ ＳＤＲＡＭでＣＳＬ制御方式による信号のタイミング図である。 従来のＤＤＲ ＳＤＲＡＭでＤＬＬジッタ発生時のタイミング図である。 本発明の一実施例によるＤＤＲ ＳＤＲＡＭでの信号流れ図である。 本発明の一実施例を実現するための信号発生回路のブロック図である。 本発明の一実施例によるＣＬ＝３での各信号のタイミング図である。

符号の説明

４００,４２０,４４０ 立ち上がりエッジ
４１０,４３０,４５０ 立ち下がりエッジ
ＥＸＴＣＬＫ 外部クロック信号
ＲＥＡＤ データ読み出し命令
ＣＳＬ カラム選択ライン
ＦＲＰ 第1読み出しパルス
ＳＲＰ 第２読み出しパルス
ｔＲＣＤ ＲＡＳ(Row Address Strobe) to ＣＡＳ Delay

Claims (16)

1. 外部クロック信号及びＣＡＳレイテンシ(ＣＬ)情報を受信し、前記ＣＬ情報に基づいて前記クロック信号の立ち上がりエッジに同期した第１クロック信号または前記クロック信号の立ち下がりエッジに同期した第２クロック信号を発生するクロックバッファと、
   カラム選択アドレスを受信してデコーディングし、前記第１クロック信号または前記第２クロック信号に同期してカラム選択ライン(ＣＳＬ)を選択するためのデコーディングアドレスを出力するＣＳＬデコーダと、
   前記第１クロック信号と前記第２クロック信号の中でいずれか一つのクロック信号とに応答して前記一つのクロック信号に同期した制御信号を出力する制御信号発生回路と、
   前記デコーディングアドレス及び前記制御信号に応答して前記第１クロック信号と前記第２クロック信号の中でいずれか一つのクロック信号とに同期して前記ＣＳＬを駆動するＣＳＬドライバとを具備することを特徴とする半導体メモリ装置。
2. 前記クロックバッファは、前記受信されたＣＬ情報がＣＬ＝２またはＣＬ＝２.５である場合に前記第１クロック信号を発生し、前記受信されたＣＬ情報がＣＬ＝３である場合に前記第２クロック信号を発生することを特徴とする請求項１に記載の半導体メモリ装置。
3. 前記制御信号は、前記ＣＳＬドライバをイネーブルさせるためのイネーブルパルス及び前記ＣＳＬドライバをディセーブルさせるためのディセーブルパルスを具備することを特徴とする請求項１に記載の半導体メモリ装置。
4. 前記第１クロック信号及び前記第２クロック信号を受信し、前記第１クロック信号が入力される場合は前記第１クロックに同期して第1読み出しパルス(ＦＲＰ)がイネーブルになり、前記第２クロック信号が入力される場合は前記第２クロックに同期してＦＲＰがイネーブルになるＦＲＰ生成回路をさらに具備することを特徴とする請求項１に記載の半導体メモリ装置。
5. 前記ＣＬ情報に基づいて前記外部クロックの立ち上がりエッジに同期して制御されるか、前記外部クロックの立ち下がりエッジに同期して制御される入出力感知増幅器回路をさらに具備する請求項１に記載の半導体メモリ装置。
6. 前記ＣＬ＝２.５である場合、読み出し命令が入力された２.５サイクル後のクロック立ち下がりエッジ信号に同期して第２読み出しパルス(ＳＲＰ)がイネーブルになり、前記ＣＬ＝３である場合、読み出し命令が入力された３サイクル後のクロック立ち上がりエッジに同期して第２読み出しパルスがイネーブルになるＳＲＰ生成回路をさらに具備することを特徴とする請求項２に記載の半導体メモリ装置。
7. 外部クロック信号及びＣＬ情報を受信し、前記ＣＬ情報に基づいて前記クロック信号の立ち上がりエッジに同期した第１クロック信号または前記クロック信号の立ち下がりエッジに同期した第２クロック信号を発生するクロックバッファと、
   前記第１クロック信号及び前記第２クロック信号を受信し、前記第１クロックに同期して活性化されるＦＲＰを出力するか、前記第２クロックに同期されて活性化されるＦＲＰを出力するＦＲＰ生成回路を具備することを特徴とする半導体メモリ装置。
8. カラム選択アドレスを受信してデコーディングし、前記第１クロック信号または前記第２クロック信号に同期してＣＳＬを選択するためのデコーディングアドレスを出力するＣＳＬデコーダと、
   前記第１クロック信号及び前記第２クロック信号の中でいずれか一つの信号と前記デコーディングアドレスとに応答してＣＳＬを駆動するＣＳＬドライバをさらに具備することを特徴とする請求項７に記載の半導体メモリ装置。
9. 前記第１クロック信号及び前記第２クロック信号の中でいずれか一つのクロック信号に応答して前記一つのクロック信号に同期した制御信号を出力する制御信号発生回路を具備し、
   前記ＣＳＬドライバは、前記制御信号に応答して前記ＣＳＬを駆動することを特徴とする請求項８に記載の半導体メモリ装置。
10. 前記クロックバッファは、前記受信されたＣＬ情報がＣＬ＝２またはＣＬ＝２.５である場合に前記第１クロック信号を発生し、前記受信されたＣＬ情報がＣＬ＝３である場合に前記第２クロック信号を発生することを特徴とする請求項７に記載の半導体メモリ装置。
11. 前記ＣＬ＝２.５である場合、読み出し命令が入力された後に２.５サイクル後のクロック立ち下がりエッジ信号に同期してＳＲＰがイネーブルになり、
    前記ＣＬ＝３である場合、読み出し命令が入力された後に３サイクル後のクロック立ち上がりエッジに同期してＳＲＰがイネーブルになることを特徴とする請求項１０に記載の半導体メモリ装置。
12. 外部クロックとＣＬ情報とを受信する段階と、
    前記ＣＬ情報によって前記外部クロックの立ち上がりエッジと前記外部クロックの立ち下がりエッジの中のいずれか一つのエッジとに同期してＣＳＬを制御するＣＳＬ信号を制御する段階とを具備することを特徴とする半導体メモリ装置のタイミング制御方法。
13. 前記ＣＬ情報によって前記外部クロックの立ち上がりエッジと前記外部クロックの立ち下がりエッジの中のいずれか一つのエッジとに同期したＦＲＰを出力する段階をさらに具備することを特徴とする請求項１２に記載の半導体メモリ装置のタイミング制御方法。
14. 前記ＣＳＬ信号を制御する段階は、
    前記ＣＬ情報によって前記外部クロックの立ち上がりエッジに同期する第１クロック信号及び前記外部クロックの立ち下がりエッジに同期する第２クロック信号の中でいずれか一つのクロック信号を出力する段階と、
    前記第１クロック信号及び/または前記第２クロック信号に応答して前記ＣＳＬを制御する段階とを具備することを特徴とする請求項１２に記載の半導体メモリ装置のタイミング制御方法。
15. 前記ＣＳＬ信号を制御する段階は、
    前記ＣＬ情報によって前記外部クロックの立ち上がりエッジに同期する第１クロック信号及び前記外部クロックの立ち下がりエッジに同期する第２クロック信号の中でいずれか一つのクロック信号を出力する段階と、
    前記第１クロック信号及び/または前記第２クロック信号に応答してＦＲＰを制御する段階とを具備することを特徴とする請求項１３に記載の半導体メモリ装置のタイミング制御方法。
16. 前記外部クロックの第１エッジと前記外部クロックの第２エッジとは、半サイクルの位相の差があることを特徴とする請求項１２に記載の半導体メモリ装置のタイミング制御方法。

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