JP2009187670A - 半導体記憶装置 - Google Patents

Abstract

【課題】データの読出し指令または書込み指令を前倒しで投入することにより、ＤＲＡＭなどの半導体記憶装置を含むシステム全体の性能を向上させる。
【解決手段】複数のメモリセルを含むメモリセルアレイ１２３と、動作開始コマンドの投入からカラムコマンドの投入までのタイミングを指定するＡＬ設定レジスタ１３２と、ＡＬ設定レジスタ１２３の設定値に応じて列アドレスを遅延させるタイミング調整回路１２４，１２５とを備える。タイミング調整回路１２４，１２５は、少なくとも設定値に基づき生成される内部クロックＹＣＬＫ３に同期して列アドレスを遅延させるラッチ回路７１９と、遅延量を調整するためのタイミング調整用遅延回路７１７とを含んでいる。これにより正しいタイミングでメモリセルアレイに対するアクセスが行われる。
【選択図】図１

Description

本発明は、クロック信号に同期してパイプライン方式でリード・ライト動作を行う半導体記憶装置に関し、例えばシンクロナスＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）またはダブルデータレート・シンクロナスＤＲＡＭ等に適用して有効な技術に関する。

近年、プロセッサの急速な動作周波数の向上に伴い、ＤＲＡＭに対する要求はアクセス時間の短縮だけでなく、データ転送速度の高速化要求も高まってきた。それに伴い、クロック信号（以下、クロックと略す）に同期して動作するシンクロナスＤＲＡＭが開発され、さらなる高速化のためクロックの立上がりと立下がりのそれぞれにおいてデータを入出力するＤＤＲ（ダブルデータレート）方式のシンクロナスＤＲＡＭ等が提案され、ＤＲＡＭの主流となりつつある。

図２９には、従来のダブルデータレート・シンクロナスＤＲＡＭの一般的な構成を、また図３０にはその読み出し時のタイミングチャートを、さらに図３１には書込み時のタイミングチャートを示す。このような構成を有するダブルデータレート・シンクロナスＤＲＡＭは、１９９９ アイ・エス・エス・シー・シーダイジェスト オブ テクニカルペーパーズの第４１２頁〜第４１３頁（１９９９ ＩＥＥＥ Ｉｎｔｅｒｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ ＣｉｒｃｕｉｔＣｏｎｆｅｒｅｎｃｅ ＷＰ２４．２ "Ａ ２．５Ｖ ３３３Ｍｂ／ｓ／ｐｉｎ １Ｇｂ Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ ＳＤＲＡＭ"、ｐ．４１２−ｐ．４１３）等に開示されている。

図２９に示される従来の半導体記憶装置は、メモリセルアレイ１２３と、外部から入力されるアドレスをラッチするアドレスバッファ１０１と、前記アドレスバッファ１０１により取り込まれたアドレスをラッチするアドレスレジスタ１０３と、行アドレスをデコードしてワード線を選択する行アドレスデコーダ１０９と、列アドレスをデコードしてビット線を選択する列アドレスデコーダ１１６と、前記アドレスバッファ１０１の出力を受けて行アドレスを前記行アドレスデコーダ１０９に伝える行アドレスラッチ１０４と、内部で列アドレスを変更する列アドレスカウンタ１１１と、前記アドレスバッファ１０１の出力を受けて列アドレスを前記列アドレスカウンタ１１１に伝える列アドレスラッチ１１０と、外部からの制御信号を受けて内部の制御信号を生成するコマンドデコーダ１０２と、前記メモリセルアレイ１２３から読み出されたデータを外部に出力する出力バッファ１２０と、前記出力バッファ１２０から出力されるデータのタイミングを制御する出力クロック生成回路１１９と、外部から入力されるデータを受ける入力バッファ１２１と、前記メモリセルアレイ１２３から読み出されたデータを前記出力バッファ１２０に伝える、または前記入力バッファ１２１からのデータを前記メモリセル１２３に書き込む読み出し／書き込み回路１１７などから構成されている。シンクロナスＤＲＡＭの特徴の１つは、コマンドコード（以下、単にコマンドと称する）によって、ＣＡＳレイテンシ（カラムアドレスが取り込まれてからリードデータが出力されるまでのクロックサイクル数）を設定できる点がある。

図２９のＤＲＡＭにおけるデータの読み出し動作を図３０を参照して説明する。図３０は、動作開始を指示するＡＣＴＶコマンドから読出しまたは書込みを指示するＲＥＡＤコマンドまたはＷＲＩＴＥコマンド（以下、両コマンドを区別しない場合はカラムコマンドと称する）までのクロックサイクル数（ｔＲＣＤ）が２サイクル、ＣＡＳレイテンシＣＬが２サイクルの場合のタイミングチャートである。図３０に示されているように、ＡＣＴＶコマンドが投入されると同時に行アドレスがアドレスバッファ１０１から内部に取り込まれ、ＡＣＴＶコマンドを受けてコマンドデコーダ１０２から出力されたＡＣＬＫでアドレスレジスタ１０３にラッチされる。さらに、ＡＣＴＶコマンドを受けてコマンドデコーダ１０２から出力されるクロックＲＣＬＫによって行アドレスが行アドレスラッチ１０４にラッチされる。その後、行アドレス信号は行デコーダ１０９にてデコードされ、行アドレスの値に応じたワード線を選択する。ワード線が選択されると、選択されたワード線につながるメモリセルからビット線へとデータが出力される。十分にビット線にデータが出力されたところで、センスアンプが起動され、ビット線電位が増幅される。

ＡＣＴＶコマンドが投入されてから、２サイクル後にＲＥＡＤコマンドが投入される。それと同時に列アドレスがアドレスバッファ１０１から内部に取り込まれ、ＲＥＡＤコマンドを受けてコマンドデコーダ１０２から出力されたクロックＡＣＬＫでアドレスレジスタ１０３にラッチされる。さらに、ＲＥＡＤコマンドを受けてコマンドデコーダ１０２から出力されたクロックＹＣＬＫ１で列アドレスが列アドレスラッチ１１０にラッチされる。その後、列アドレス信号は列アドレスカウンタ１１１を通り、列デコーダ１１６にてデコードされて、列アドレスの値に応じたビット線を選択する。このとき、ビット線がセンスアンプにより十分に増幅されていることが、ビット線を選択できる条件になる。ビット線選択後、ビット線のデータは読み出し回路１１７を通り、出力バッファ１２０から外部に出力される。このとき、読み出しデータが出力バッファ１２０から外部に出力されるタイミングは、出力クロック生成回路１１９から生成されたＱＣＬＫ１によって決められる。また、ダブルデータレート・シンクロナスＤＲＡＭでは、読み出し回路１１７から出力バッファ１２０へ出力ビット数（ｎ）の２倍の２ｎビットのデータが読み出され、クロックの立上りと立下りのそれぞれのエッジに同期してｎビットずつデータが出力される。なお、図３０において、列デコーダ入力とカラムセレクト信号が２つずつ示されているのは、バーストモードなどで列アドレスカウンタ１１１により連続したアドレスが生成されそれに基づいてリード動作をする場合を示しているためである。

図３１には図２９のＤＲＡＭにおいて、ｔＲＣＤが２サイクル、ＣＡＳレイテンシが２サイクルの場合のデータ書込み時のタイミングチャートを示す。図３１に示されているように、書込み時にはＡＣＴＶコマンドが投入されるのと同時に行アドレスが内部に取り込まれ、行デコーダ１０９で行アドレスがデコードされてワード線が選択され、メモリセルのデータがビット線に出力される。十分にビット線が開いたところで、センスアンプが起動され、ビット線電位が増幅される。

また、ＡＣＴＶコマンドが投入されてから、２サイクル後にＷＲＩＴＥコマンドが投入され、ＷＲＩＴＥコマンドが投入されるのと同時に列アドレスが内部に取り込まれる。その後、読み出し時と同様に列アドレスがデコードされてビット線が選択される。書込みデータは、ＷＲＩＴＥコマンドが投入されてから（ＣＡＳレイテンシ−１）＝１サイクルで外部より取り込まれる。このとき、ダブルデータレート・シンクロナスＤＲＡＭではクロックの立上りと立下りの両エッジでそれぞれｎビットの書込みデータが入力バッファ１２１により内部に取り込まれ、２ｎビットとして書込み回路１１７を通してメモリセルアレイ１２３へと送られ、選択されたビット線を通して、メモリセルへと書込まれる。

１９９９ アイ・エス・エス・シー・シーダイジェスト オブ テクニカルペーパーズの第４１２頁〜第４１３頁（１９９９ ＩＥＥＥ Ｉｎｔｅｒｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ ＣｉｒｃｕｉｔＣｏｎｆｅｒｅｎｃｅ ＷＰ２４．２ "Ａ ２．５Ｖ ３３３Ｍｂ／ｓ／ｐｉｎ １Ｇｂ Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ ＳＤＲＡＭ"、ｐ．４１２−ｐ．４１３）

前記したダブルデータレート・シンクロナスＤＲＡＭは、クロックの立上りと立下りの両エッジでそれぞれリードデータの出力とライトデータの取込みを行なうため、データ転送速度が向上されるという利点を有するものの、コマンドに関しては図３０や図３１に示されているように、ＡＣＴＶコマンド入力からカラムコマンドの入力まで１サイクル空いてしまうためコマンドの転送効率が低く、コマンドを出力するＣＰＵはＡＣＴＶコマンド出力後１サイクル待機してからカラムコマンドを出力することとなるため、システム全体の性能が充分に上がらないという不具合がある。

そこで、ＡＣＴＶコマンド投入後に投入されるカラムコマンドの投入タイミングを１サイクル前倒しにして投入する方式のシンクロナスＤＲＡＭについて検討した。カラムコマンドの投入タイミングを１サイクル前倒しすることで、ＣＰＵは１サイクル早く他の処理へ移行することができるようになるため、システム全体の性能が向上するという利点がある。しかも、この場合、前倒しのレイテンシを可変とすることで、各種システムへの対応が可能となる。

しかしながら、このような、カラムコマンドの前倒し投入を実現するには、図２９に示されているような構成のダブルデータレート・シンクロナスＤＲＡＭ等では不可能であることが分かった。具体的には、ＲＥＡＤコマンドが前倒しに投入されることにより、列アドレスも前倒しに投入されてしまい、センスアンプでビット線のデータが増幅される前に、ビット線が選択されることになる。この結果、正しいデータが読み出されない。また、ＷＲＩＴＥコマンドが前倒しに投入されることにより、書き込み回路に正しい書き込みデータが入力される前に、ビット線が選択されることになり、正しいデータが書き込まれないためである。

本発明の目的は、読出しコマンドや書込みコマンドが前倒しに投入され、列アドレスが前倒しに投入された場合でも、正しいデータの読出しおよび書込みが可能なクロック同期型の半導体記憶装置を提供することにある。

この発明の他の目的は、サイクル時間を短縮してデータ転送速度を高速化することができるクロック同期型の半導体記憶装置を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。

前記目的を達成するために、本発明に係る半導体記憶装置は、ダブルデータレート・シンクロナスＤＲＡＭのような半導体メモリにおいて、読出しまたは書込みコマンドの投入サイクルを指定する値（前倒しレイテンシ）を設定可能なレジスタを設けるとともに、列アドレスラッチ回路と列デコーダの間の列アドレス系の信号経路上に、前記レジスタに設定された前倒しレイテンシに応じて所定のサイクル時間だけ信号を遅延させるためのタイミング調整用レジスタを設けるようにした。

すなわち、メモリセルが接続されたワード線とビット線を有するメモリセルアレイと、外部から入力される行アドレスをラッチする行アドレスラッチ回路と、行アドレスをデコードして前記メモリセルアレイ内のワード線を選択する行デコーダと、外部から入力される列アドレスをラッチする列アドレスラッチ回路と、列アドレスをデコードして前記メモリセルアレイ内のビット線を選択する列デコーダと、前記メモリセルアレイから読み出されたデータを外部に出力する出力バッファと、外部から入力されるデータを取り込む入力バッファと、前記入力バッファおよび出力バッファにおけるデータの取込みタイミングおよびデータの出力タイミングを指定する値を設定可能な第１のレジスタとを備え、前記入力バッファおよび出力バッファは前記第１のレジスタに設定された値に応じて動作のタイミングが決定されるように構成されてなる半導体記憶装置において、データの読出し指令または書込み指令の投入タイミングを指定する値を設定可能な第２のレジスタを設けるとともに、前記列アドレスラッチ回路と前記列デコーダとの間の列アドレス系信号経路上には、前記第２のレジスタに設定された値に応じて所定の時間だけ信号を遅延させるためのタイミング調整回路を設けたものである。

上記手段によれば、前記第２のレジスタに設定された値（カラムコマンド前倒しレイテンシの値）に応じて前記タイミング調整回路が列アドレス系の信号の伝搬遅延時間を制御できるため、読出し指令または書込み指令（カラムコマンド）が前倒しに投入されることにより列アドレスが前倒しに取り込まれた場合でも、ビット線の電位が増幅されるタイミングに合わせて、列アドレスデコーダによるビット線選択が行なわれ、正しいデータを読み出すことができる。さらに、入力バッファにより書き込みデータが取り込まれた後に、ビット線が選択されることになり、選択されたワード線に接続されているメモリセルに正しいデータを書き込むことができる。

また、第１のレジスタに設定される値（ＣＡＳレイテンシ）が変更されても、第２のレジスタに設定された値（カラムコマンド前倒しレイテンシの値）は独立に設定されており、これにより前記タイミング調整回路も独立に制御されるため、正しい動作が保証される。さらに、第１のレジスタの設定値（ＣＡＳレイテンシ）が変更されず第２のレジスタの設定値（カラムコマンド前倒しレイテンシの値）が変更された場合でも、第１のレジスタの設定値（ＣＡＳレイテンシ）とは独立に制御される前記タイミング調整回路により、列アドレス系の信号の伝搬遅延時間が調整され、ビット線の電位が増幅されるタイミングおよび書込みデータが入力されるタイミングに合わせて、ビット線を選択できるので、正しい動作が保証される。

また、望ましくは、外部から供給される制御信号に基づいて内部回路の制御に用いられる内部制御信号を生成する回路と、前記第２のレジスタに設定された値に応じて所定のサイクル時間だけ前記内部制御信号を遅延させるための遅延制御回路とが設けられ、前記タイミング調整回路は前記遅延制御回路で調整された内部制御信号によって制御されて列アドレス系の信号のタイミング調整を行なうように構成する。これにより、前記タイミング調整回路を制御する信号を系統立てて効率良く生成することができる。

さらに、望ましくは、前記内部制御信号に基づいて前記出力バッファの動作タイミングを与える信号を生成する回路を設け、該回路は前記遅延制御回路で生成された内部制御信号によって制御され、前記第２のレジスタに設定された値に応じて発生する信号を遅延可能に構成する。これにより、前記タイミング調整回路および出力バッファの動作タイミングを与える信号を生成する回路を共通の信号で制御することができ、制御回路の構成を簡略化することができる。

なお、前記タイミング調整回路を設ける位置は前記列アドレスラッチ回路と前記列デコーダとの間であればどこでもよいが、前記列アドレスラッチ回路にラッチされた列アドレスを自動的に更新する列アドレスカウンタを備える場合、前記タイミング調整回路は前記列アドレスカウンタと前記列デコーダとの間の列アドレス系信号経路上あるいは前記列アドレスラッチ回路と前記列アドレスカウンタとの間に設けるのが望ましい。これにより、クロックに同期して動作する半導体記憶装置では、アドレスラッチおよびアドレス更新動作と列アドレスのデコード動作とを別のサイクルに分散して実行させることで、サイクルタイムの短縮が可能となる。

また、前記メモリセルアレイの正規のメモリ列と置換可能な複数の予備メモリ列と、不良を有するメモリ列のアドレスを記憶可能な救済アドレス記憶回路と、入力された列アドレスと前記救済アドレス記憶回路に記憶されたアドレスとを比較するアドレス比較回路と、該アドレス比較回路の比較結果に基づく信号をデコードして前記予備メモリ列のいずれかを選択する冗長列デコーダとをさらに備える場合には、前記列アドレス比較回路は前記列アドレスカウンタから出力されるアドレスとを前記救済アドレス記憶回路に記憶されたアドレスとを比較するように構成され、前記アドレス比較回路と前記冗長列デコーダとの間の信号経路上に第２のタイミング調整回路を設けるようにしてもよい。第２のタイミング調整回路を設けることにより、列アドレス系の信号の伝達タイミングをより最適に制御することが可能となり、タイミングクロックに同期して動作する半導体記憶装置では、アドレスラッチおよびアドレス更新動作並びにアドレス比較動作と列アドレスのデコード動作とを別のサイクルに分散して実行させることで、サイクルタイムの短縮が可能となる。

さらに、前記列デコーダの前段に前記列アドレスをプリデコードする列プリデコーダを備える場合には、前記タイミング調整回路は前記列アドレスカウンタと前記列プリデコーダとの間に、また前記第２のタイミング調整回路は前記列アドレス比較回路と前記列プリデコーダとの間にそれぞれ設けるようにする。タイミング調整回路は列デコーダに近いほどその数が多くなるが、このような構成により、タイミング調整回路の回路規模を増大させることなく、サイクルタイムの短縮が可能となる。

ただし、前記列デコーダの前段に前記列アドレスをプリデコードする列プリデコーダを備える場合に、前記タイミング調整回路は前記列プリデコーダと前記列デコーダとの間に、また前記第２のタイミング調整回路は前記列アドレス比較回路と前記列デコーダとの間にそれぞれ設けることも可能である。タイミング調整回路は列デコーダに近いほど最適な動作配分が容易となるので、このような構成により、多少回路規模は大きくなるが、一層サイクルタイムの短縮が可能となる。

さらに、前記メモリセルアレイの正規のメモリ列と置換可能な複数の予備メモリ列と、不良を有するメモリ列のアドレスを記憶可能な救済アドレス記憶回路と、入力された列アドレスと前記救済アドレス記憶回路に記憶されたアドレスとを比較するアドレス比較回路と、該アドレス比較回路の比較結果に基づく信号をデコードして前記予備メモリ列のいずれかを選択する冗長列デコーダとをさらに備える場合、前記列アドレスラッチ回路と前記アドレス比較回路との間に前記第３のタイミング調整回路を設けるようにしても良い。これにより、一層最適な動作配分が可能となり、より一層サイクルタイムの短縮が可能となる。

また、外部から供給されるコマンドに基づいて動作する半導体記憶装置である場合、前記第２のレジスタに設定される値は、動作開始コマンドが投入された後に投入される前記読出しまたは書込みコマンドが前倒しに投入されるべきサイクル数を指定する値とする。これにより、既存のダブルデータレート・シンクロナスＤＲＡＭのようなクロック同期型メモリにおいて、サイクルタイムの短縮が可能となる。

さらに、前記第２のレジスタに設定される値は、外部から供給される前記コマンドが前記第２のレジスタへの設定を指示している時に外部からのアドレスが入力される端子の状態に基づいて設定されるように構成する。これにより、何ら新たな外部端子を設けることなく前記第２のレジスタへの設定が可能となる。

また、望ましくは、前記タイミング調整回路は、信号遅延手段を有する遅延経路と、信号遅延手段を有さず入力された信号をそのまま出力するスルー経路と、前記第２のレジスタに設定された値に応じて入力信号を前記複数の経路のいずれを通過させるか切り換える切換え手段とにより構成する。これにより、比較的簡単な回路構成で制御が容易なタイミング調整回路を実現することができる。

さらに、望ましくは、前記タイミング調整回路の信号遅延手段を有する前記遅延経路には、前記内部制御信号によって動作するマスタスレーブ構成のラッチ手段を配置する。これにより、回路を制御するクロック信号のキューなどによりタイミング調整回路の入力端子から出力端子へ入力信号がすり抜けて所望の遅延が得られなくなってしまうのを確実に防止することができる。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。

すなわち、本発明によれば、読出しコマンドや書込みコマンドが前倒しに投入され、列アドレスが前倒しに投入された場合でも、正しいデータの読出しおよび書込みが可能なクロック同期型の半導体記憶装置を実現することができる。また、サイクル時間を短縮してデータ転送速度を高速化することができるクロック同期型の半導体記憶装置を実現することができる。

本発明を適用した半導体記憶装置の一例としてのダブルデータレート・シンクロナスＤＲＡＭの一実施形態を示すブロック構成図である。 図１に示されている遅延制御回路の構成例を示す回路構成図である。 図２に示した遅延制御回路の入出力信号のタイミングを示すタイミングチャートである。 列アドレスラッチの具体例を示す回路図である。 列アドレスラッチ等を構成するクロックドインバータの回路構成図である。 図１に示したタイミング調整回路の一具体例を示す回路図である。 図１に示したタイミング調整回路の他の構成例を示す回路図である。 図１に示したタイミング調整回路の第３の構成例を示す回路図である。 タイミング可変回路の一構成例を示す回路図である。 図１に示した実施形態のダブルデータレート・シンクロナスＤＲＡＭにおいて、ｔＲＣＤが２サイクル、ＣＡＳレイテンシが２サイクル、カラムコマンド前倒しレイテンシ（ＡＬ）が０サイクルの場合の読み出し動作時の内部の主要な信号タイミングチャートである。 図１０と同一条件における実施形態のダブルデータレート・シンクロナスＤＲＡＭの書込み動作時の内部の主要な信号のタイミングチャートである。 図１の実施形態のダブルデータレート・シンクロナスＤＲＡＭにおいて、ｔＲＣＤが２サイクル、ＣＡＳレイテンシが２サイクル、カラムコマンド前倒しレイテンシ（ＡＬ）が１サイクルの場合の読み出し動作時の内部の主要な信号のタイミングチャートである。 図１２と同一条件における実施形態のダブルデータレート・シンクロナスＤＲＡＭの書込み動作時の内部の主要な信号タイミングチャートである。 図１の実施形態のダブルデータレート・シンクロナスＤＲＡＭにおいて、ｔＲＣＤが２サイクル、ＣＡＳレイテンシが２サイクル、カラムコマンド前倒しレイテンシ（ＡＬ）が０サイクルの場合（Ａ）と１サイクルの場合（Ｂ）の読み出し動作時の主要な回路の動作順序を示すタイミングチャートである。 ＡＣＴＶコマンドからビット線が増幅されるまでの時間が短い場合において、カラムコマンド前倒しレイテンシ（ＡＬ）が０サイクルの場合（Ａ）と１サイクルの場合（Ｂ）の読み出し動作時の主要な回路の動作順序を示すタイミングチャートである。 第１の実施形態のダブルデータレート・シンクロナスＤＲＡＭにおけるコマンドの種類とコマンドコードとの関係を示すコマンド構成図である。 第１の実施形態のダブルデータレート・シンクロナスＤＲＡＭにおいて、エクステンディッド・モードレジスタセット・コマンドで設定される値の例（Ａ）とモードレジスタセット・コマンドで設定される値の例（Ｂ）を示す説明図である。 本発明を適用したダブルデータレート・シンクロナスＤＲＡＭの第２の実施形態を示すブロック構成図である。 図１８に示したダブルデータレート・シンクロナスＤＲＡＭにおいて、ｔＲＣＤが２サイクル、ＣＡＳレイテンシが２サイクル、カラムコマンド前倒しレイテンシ（ＡＬ）が１サイクルの場合の読み出し動作時の内部の主要な信号のタイミングチャートである。 本発明を適用したダブルデータレート・シンクロナスＤＲＡＭの第３の実施形態を示すブロック構成図である。 図２０に示したダブルデータレート・シンクロナスＤＲＡＭにおいて、ｔＲＣＤが２サイクル、ＣＡＳレイテンシが２サイクル、カラムコマンド前倒しレイテンシ（ＡＬ）が１サイクルの場合の読み出し動作時の内部の主要な信号のタイミングチャートである。 本発明を適用したダブルデータレート・シンクロナスＤＲＡＭの第４の実施形態を示すブロック構成図である。 図２２に示したダブルデータレート・シンクロナスＤＲＡＭにおいて、ｔＲＣＤが２サイクル、ＣＡＳレイテンシが２サイクル、カラムコマンド前倒しレイテンシ（ＡＬ）が１サイクルの場合の読み出し動作時の内部の主要な信号のタイミングチャートである。 本発明を適用したダブルデータレート・シンクロナスＤＲＡＭの第５の実施形態を示すブロック構成図である。 図２４に示したダブルデータレート・シンクロナスＤＲＡＭにおいて、ｔＲＣＤが２サイクル、ＣＡＳレイテンシが２サイクル、カラムコマンド前倒しレイテンシ（ＡＬ）が２サイクルの場合の読み出し動作時の内部の主要な信号のタイミングチャートである。 図２４の実施形態における遅延制御回路の具体的な構成例を示す回路図である。 本発明を適用したダブルデータレート・シンクロナスＤＲＡＭの第６の実施形態を示すブロック構成図である。 図２７に示したダブルデータレート・シンクロナスＤＲＡＭにおいて、ｔＲＣＤが２サイクル、ＣＡＳレイテンシが２サイクル、カラムコマンド前倒しレイテンシ（ＡＬ）が１．５サイクルの場合の読み出し動作時の内部の主要な信号のタイミングチャートである。 従来のダブルデータレート・シンクロナスＤＲＡＭの概略構成を示すブロック図である。 図２９に示した従来のダブルデータレート・シンクロナスＤＲＡＭにいて、ｔＲＣＤが２サイクル、ＣＡＳレイテンシが２サイクルの場合の読み出し動作時の内部の主要な信号のタイミングチャートである。 図３０と同一条件における従来のダブルデータレート・シンクロナスＤＲＡＭの書込み動作時の内部の主要な信号のタイミングチャートである。

以下、本発明に係る半導体記憶装置の好適な実施の形態について、添付図面を用いて説明する。

図１は、本発明を適用したダブルデータレート・シンクロナスＤＲＡＭの第１の実施形態を示すブロック図である。

図１のＤＲＡＭは、複数のメモリセルがマトリックス状に配置された例えば４つのバンクからなり全体で２５６メガビットのような記憶容量を有するメモリセルアレイ１２３と、外部から入力されるアドレスデータ（以下、アドレスと略す）をマルチプレックス方式で内部に取り込むアドレスバッファ１０１と、前記アドレスバッファ１０１により取り込まれたアドレスをラッチするアドレスレジスタ１０３と、前記アドレスレジスタ１０３にラッチされたアドレスのうち行アドレスをラッチする行アドレスラッチ１０４と、フューズを用いて行アドレスの救済アドレスを記憶する行救済アドレス記憶回路１０６と、前記救済アドレスと行アドレスを比較する行アドレス比較回路１０５と、行アドレスをプリデコードする行アドレスプリデコーダ１０７と、行アドレスをデコードしてメモリアレイ１２３内の対応するワード線を選択する冗長行アドレスデコーダ１０８および行アドレスデコーダ１０９と、前記アドレスレジスタ１０３にラッチされたアドレスのうち列アドレスをラッチする列アドレスラッチ１１０と、ラッチされた列アドレスを内部で自動的に更新する列アドレスカウンタ１１１と、列アドレスの救済アドレスを記憶する列救済アドレス記憶回路１１３と、前記救済アドレスと列アドレスを比較する列アドレス比較回路１１２と、列アドレスをプリデコードする列アドレスプリデコーダ１１４と、列アドレスをデコードしてメモリアレイ１２３内の対応するカラム（ビット線）を選択する冗長列アドレスデコーダ１１５および列アドレスデコーダ１１６と、外部から入力されるチップセレクト信号／ＣＳなどの制御信号を受けて内部の制御信号を生成するコマンドデコーダ１０２と、前記メモリセルアレイ１２３から読み出されたデータを外部に出力する出力バッファ１２０と、ＣＡＳレイテンシの値に応じて前記出力バッファ１２０にデータを送るタイミングが制御される出力レジスタ１１８と、前記出力レジスタ１１８から出力されるデータのタイミングを制御する出力クロック生成回路１１９と、外部から入力されるデータを受ける入力バッファ１２１と、ＣＡＳレイテンシの値に応じて前記入力バッファ１２１からのデータを前記メモリセルアレイ１２３に送るタイミングが制御される入力レジスタ１２２と、前記メモリセルアレイ１２３から読み出されたデータを前記出力レジスタ１１８に伝えるとともに前記入力レジスタ１２２からのデータを前記メモリセル１２３に書き込むための読出し／書込み回路１１７とを備えている。

前記コマンドデコーダ１０２に外部から入力される制御信号としては、チップを選択状態にする前記チップセレクト信号／ＣＳの他、互いに逆相の一対のクロックＣＬＫ，／ＣＬＫ、クロックが有効であることを示すクロックイネーブル信号ＣＫＥ、行アドレスストローブ信号／ＲＡＳ（以下、ＲＡＳ信号と称する）、列アドレスストローブ信号／ＣＡＳ（以下、ＣＡＳ信号と称する）、データの書込み動作を指示するライトイネーブル信号／ＷＥ、データの入出力を指示するデータストローブ信号ＤＱＳ、データの入出力を禁止するデータマスク信号ＤＭなどがある。これらの信号のうち符号の前に"／"が付されているものは、ロウレベルが有効レベルであることを意味している。コマンドデコーダ１０２はこれらの制御信号のうちＣＫＥ，／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥとアドレス信号の一部をデコードして、入力コマンドを理解してＣＡＳレイテンシ等が設定されていることを示す信号ＣＬ，ＡＬＥ、読出し／書込み回路１１７に対する読出しや書込みのタイミングを与える内部制御信号ＭＡＥ，ＷＢＥ、列アドレスラッチ回路１１０に対するラッチタイミングを与える制御信号ＷＲＥなどを生成して出力するとともに、クロックＣＬＫ，／ＣＬＫに基づいて互いに位相や周期の異なる複数種類の内部クロックＡＣＬＫ，ＢＣＬＫ，ＱＣＬＫ，ＲＣＬＫ，ＤＣＬＫ，ＹＣＬＫ１〜４を生成して所望の内部回路に供給する。また、前記コマンドデコーダ１０２内には、入力コマンドのうちモードレジスタへの設定を指示するＭＲＳコマンドに応じて設定されるＣＡＳレイテンシの値ＣＬを保持するＣＬ設定レジスタ１３１が設けられている。

また、この実施形態においては、前記コマンドデコーダ１０２内に、モードレジスタへの設定を指示するＭＲＳコマンドによって設定されるカラムコマンドの前倒しレイテンシすなわちＡＣＴＶコマンドに対する通常のカラムコマンドの投入サイクルを何サイクル前に持ってくるか示す値ＡＬを保持するＡＬ設定レジスタ１３２が設けられている。

さらに、コマンドデコーダ１０２から生成されるクロックＱＣＬＫに基づいて、出力レジスタ１１８のラッチタイミングを与える信号ＱＣＬＫ１を形成するため公知のＤＬＬ（Ｄｉｇｉｔａｌ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路等で構成された出力クロック生成回路１１９が設けられている。ＤＬＬ回路は、信号の伝送遅延時間を変化可能な可変遅延回路と本来の読出し信号のパスと遅延時間が等しくなるように構成されたレプリカ回路と、前記可変遅延回路の入力信号の位相と可変遅延回路を通った信号をさらに前記レプリカ回路を通して遅延させた信号の位相とを比較して位相が一致するように前記可変遅延回路の遅延時間を調整できるように構成された回路である。

この実施形態においては、前記出力クロック生成回路１１９の後段に、出力クロック生成回路１１９で生成された信号と遅延制御回路１２６で遅延された信号ＯＲＥ１を入力とする２入力ＡＮＤゲート１３３が設けられており、信号ＯＲＥ１がイネーブル（ハイレベル）の場合は、出力クロック生成回路１１９の出力がＱＣＬＫ１として出力され、ＯＲＥ１がディセーブル（ローレベル）の場合は、ＱＣＬＫ１はローレベルに固定されるようになっている。

さらに、この実施形態においては、前記列プリデコーダ１１４の前段に、設定された前倒しレイテンシＡＬに応じた遅延を与えるための第１のタイミング調整回路１２４が、また前記列アドレス比較回路１１２と前記列プリデコーダ１１４の間に同様の機能を有する第２のタイミング調整回路１２５が配置されている。また、前記コマンドデコーダ１０２より出力されるクロックＹＣＬＫ４および制御信号ＡＬＥに基づいて同じく前記コマンドデコーダ１０２より出力されるタイミング制御信号ＭＡＥ，ＯＲＥ，ＷＢＥを適宜遅延した信号ＭＡＥ１，ＯＲＥ１，ＷＢＥ１を形成するための遅延制御回路１２６が設けられている。

図２は前記遅延制御回路１２６の具体的な回路例を示す。

この遅延制御回路１２６は、コマンドデコーダ１０２から供給される信号ＭＡＥ，ＯＲＥ，ＷＢＥをそれぞれ入力とし内部クロックＹＣＬＫ４と信号ＡＬＥを制御信号とする１ビットの遅延用レジスタ２０１、２０２、２０３によって構成されている。これらのレジスタ２０１〜２０３はそれぞれ入力信号ＭＡＥ，ＯＲＥ，ＷＢＥを信号ＡＬＥに応じて遅延させるためのものであり、このうちレジスタ２０１は、図３（Ａ）の（ｂ）に示すように、信号ＡＬＥがロウレベルすなわちＡＬが"０"のときは信号スルー状態となって入力信号ＭＡＥを僅かに遅延させた信号ＭＡＥ１として出力し、信号ＡＬＥがハイレベルすなわちＡＬが"１"のときは入力信号ＭＡＥをクロックＹＣＬＫ４でラッチしてクロック１周期分だけ遅延させた信号ＭＡＥ１として出力させるように構成されている。

また、レジスタ２０２は、図３（Ｂ）の（ｂ）に示すように、ＡＬが"０"のときは信号スルー状態となって入力信号ＯＲＥを僅かに遅延させた信号ＯＲＥ１として出力し、ＡＬが"１"のときは入力信号ＯＲＥをクロックＹＣＬＫ４でラッチしてクロック１周期分だけ遅延させた信号ＯＲＥ１として出力させるように構成されている。なお、信号ＷＢＥはレジスタ２０３により信号ＭＡＥと同様に遅延されるので、図示を省略する。

さらに、前述の出力クロック生成回路１１９の後段に設けられた入力ＡＮＤゲート１３３には、前記レジスタ２０２で遅延された信号ＯＢＥ１が入力されているため、ＡＬが"０"のときは出力クロック生成回路１１９で生成された信号を僅かに遅延させた信号ＱＣＬＫ１として出力し、ＡＬが"１"のときはクロック１周期分だけ遅延させた信号ＱＣＬＫ１として出力するように動作する。ここで、出力クロック生成回路１１９の入力信号ＱＣＬＫはクロックであるので、出力信号ＱＣＬＫ１は、ＡＬに応じて図３（Ａ）に示す信号ＭＡＥ１と同じような波形となる。

図４は前記列アドレスラッチ回路１１０の具体的な回路構成例を示す。なお、図４の列アドレスラッチ回路１１０はアドレス１ビットに対応する構成であり、かかる回路が列アドレスのビット数分だけ設けられる。

図４のアドレスラッチ回路１１０は、クロックドインバータ６０２〜６０４からなりクロックＢＣＬＫによって動作するマスタラッチＬＴ１とクロックドインバータ６０５〜６０７からなりクロックＢＣＬＫによって動作するスレーブラッチＬＴ２とからなるマスタスレーブ構成のフリップフロップＦＦ１と、クロックドインバータ６０９〜６１１からなり前段フリップフロップＦＦ１の出力を入力としクロックＹＣＬＫ１によって動作するラッチＬＴ３と、クロックドインバータ６１２〜６１５からなり前記フリップフロップＦＦ１の入力と同一の信号を入力としクロックＹＣＬＫ１によって動作するラッチＬＴ４とから構成されている。そして、出力部には、コマンドデコーダ１０２からの制御信号ＷＲＥに応じて前記ラッチＬＴ３またはＬＴ４の出力信号を選択して出力させるクロックドインバータ６１６および６１７が設けられている。

図４の回路には、入力信号ＩＮとして列アドレスの１ビットが供給され、フリップフロップＦＦ１にラッチされる。しかして、出力は制御信号ＷＲＥのレベルに応じて選択されるので、制御信号ＷＲＥがハイレベルにされるデータ書込み時にはインバータ６１６が有効にされてフリップフロップＦＦ１にラッチされたアドレスが出力され、制御信号ＷＲＥがロウハイレベルにされるデータ読出し時にはインバータ６１７が有効にされてラッチＬＴ４のみを経由したアドレスが出力される。これによって、列アドレスラッチ回路１１０は、データ書込み時には読出し時よりも１サイクルすなわちクロックＢＣＬＫの１周期分遅いタイミングで入力アドレスを出力端子ＯＵＴへ伝達させるように制御される。

なお、図４において、各ラッチＬＴ１〜ＬＴ４を構成するインバータのうち、６０４，６０７，６１１，６１５は通常の２素子のＣＭＯＳインバータであり、それら以外および出力選択用インバータ６１６，６１７はクロックドインバータである。また、インバータ６０１，６０８，６１２はクロックドインバータを制御するためクロックＢＣＬＫ，ＹＣＬＫ１の逆相のクロックを形成するためのもの、６１８は制御信号ＷＲＥの逆相の信号を形成するためのもので、それぞれ通常のインバータで構成されている。図５に本実施形態で用いられるクロックドインバータの具体例を示す。

図５に示すように、クロックドインバータは電源電圧Ｖｃｃと接地電位ＧＮＤとの間に直列形態に接続されたＰチャネルＭＯＳＦＥＴ３０１，３０２とＮチャネルＭＯＳＦＥＴ３０３，３０４とから構成され、ＭＯＳＦＥＴ３０２と３０３のゲート端子に入力信号が印加され、ＭＯＳＦＥＴ３０１と３０４のゲート端子には互いに逆相のクロックＣＫ，／ＣＫが印加されることにより、クロックＣＫがハイレベルの期間は電流が遮断されてインバータとして動作しないようにされる。ここで、ＣＫは図４の回路ではクロックＢＣＬＫ，ＹＣＬＫ１に相当する。

図６は図１におけるタイミング調整回路１２４，１２５の具体的な回路構成例を示す。なお、図６の回路はアドレス１ビットに対応する構成であり、タイミング調整回路１２４はかかる回路が列アドレスのビット数分だけ、またタイミング調整回路１２５はかかる回路が予備メモリ列の数分（３２×４＝１２８本）だけ設けられる。

図６のタイミング調整回路は、タイミング信号ＡＬＥによって入力信号ＩＮを相補的に伝達するクロックドインバータ７０２，７０３と、クロックドインバータ７０４およびインバータ７０５からなりコマンドデコーダ１０２からの制御信号ＡＬＥによって入力信号ＩＮをラッチするラッチＬＴ１１と、インバータ７１５，クロックドインバータ７１６からなりタイミング信号ＡＬＥによって入力信号ＩＮをＬＴ１１と相補的にラッチするラッチＬＴ１２と、クロックドインバータ７０３を通過した信号を遅延させる第１のタイミング調整用遅延回路７１７と、７０６〜７１１からなりクロックＹＣＬＫ３またはＹＣＬＫ４によって動作して前記タイミング調整用遅延回路７１７で遅延された信号をラッチするマスタスレーブ構成のフリップフロップからなるレジスタ７１９と、該レジスタ７１９でラッチされた信号を遅延させる第２のタイミング調整用遅延回路７１８とを備えている。そして、出力部には、前記制御信号ＡＬＥに応じて前記タイミング調整用遅延回路７１８またはクロックドインバータ７０２の出力信号を相補的に選択して出力させるクロックドインバータ７１２および７１３が設けられている。

前記タイミング調整用遅延回路７１７，７１８は、例えば複数のインバータを直列に接続して各ゲート遅延時間の和に相当する遅延時間を有する回路として構成される。この遅延用インバータ列には、タイミング調整回路の配置場所やタイミング調整回路に入力される信号種、それぞれの場合に応じて適当な段数が割り当てられる。なお、図２に示されている遅延用レジスタ２０１、２０２、２０３も図６と同様な回路で構成することができる。

図６のタイミング調整回路１２４，１２５は、ＡＬ＝０の場合は、ＡＬＥがロー固定とされるため、制御信号ＡＬＥとそれをインバータ７０１より反転した信号ＡＬＥにより、クロックドインバータ７０３，７１２がディスエイブル、またクロックドインバータ７０２、７１３がイネーブルとなり、ラッチＬＴ１２によるノードＮ７０１のラッチ状態が解除され、インバータ７０２と７１３とを直結するスルーパスが選択され、入力信号ＩＮはほとんど遅延されることなく出力される。なお、このとき、クロックドインバータ７０４がイネーブルとなり、ノードＮ７０２がラッチＬＴ１１により固定状態にされる。

一方、ＡＬ＝１の場合は、制御信号ＡＬＥはハイ固定とされるため、ＡＬＥとそれをインバータ７０１により反転した信号により、クロックドインバータ７０２、７１３がディスエーブルとなり、クロックドインバータ７０３，７１２がイネーブルとなり、ラッチＬＴ１１によるノードＮ７０２のラッチ状態が解除され、タイミング調整用遅延回路７１７を含む遅延側信号パスが選択される。このとき、クロックドインバータ７１６がイネーブルとなり、ノードＮ７０１がラッチＬＴ１２により固定状態にされる。また、ＡＬ＝１の場合、コマンドデコーダ１０２からクロックＹＣＬＫ３またはＹＣＬＫ４が入力され、入力信号ＩＮはレジスタ７１９で一旦ラッチされることで、ＹＣＬＫ３またはＹＣＬＫ４の１サイクル分遅延されて出力される。なお、タイミング調整用遅延回路７１７および７１８は、タイミング調整回路１２４または１２５の配置場所や入力される信号の種類等、それぞれの条件に応じて最適なタイミングの信号が得られるような遅延を与えるように構成される。

図７はタイミング調整回路１２４，１２５の具体的な回路の第２の実施例を示す。この実施例のタイミング調整回路１２４，１２５の構成は、図６のタイミング調整回路１２４，１２５の構成と比較的類似している。異なるのは、図６におけるタイミング調整用遅延回路７１７および７１８の代わりに遅延時間を調整可能なタイミング可変回路８１７，８１８を用いるとともに、タイミング可変回路８１７をクロックドインバータ７０３の後段ではなく前段に、またタイミング可変回路８１８をクロックドインバータ７１２の前段ではなく後段に、それぞれ設けている点のみである。

基本的な動作は図６の回路と同様であり、ＡＬ＝０の場合は、インバータ７０２と７１３とを直結するスルーパスが選択され、入力信号ＩＮはほとんど遅延されることなく出力される。ＡＬ＝１の場合、入力信号ＩＮはレジスタ７１９で一旦ラッチされることで、ＹＣＬＫ３またはＹＣＬＫ４の１サイクル分遅延されて出力される。

前記タイミング可変回路８１７および８１８は、例えば図９に示すような構成とされる。同図より分かるように、タイミング可変回路８１７および８１８は、図６の遅延用タイミング調整回路１２４，１２５におけるレジスタ７１９とタイミング調整用遅延回路７１７または７１８のいずれか一方を省略したような構成を備えている。これにより、タイミング可変回路８１７および８１８は、制御信号ＡＬＥの状態すなわちＡＬの値に応じて、入力信号のタイミングを調整して出力する作用をなす。

図８はタイミング調整回路１２４，１２５の具体的な回路の第３の実施例を示す。

この実施例のタイミング調整回路１２４（１２５）は、制御信号ＡＬＥに応じてクロックＹＣＬＫ３（ＹＣＬＫ４）またはそれをインバータ９０１で反転した信号のいずれかを選択するＮＯＲゲート９０２，９０３と、入力信号ＩＮを遅延させる第１のタイミング可変回路９１０と、タイミング可変回路９１０の出力をラッチするマスタスレーブ構成のフリップフロップからなるレジスタ９１２と、レジスタ９１２の出力を遅延させる第２のタイミング可変回路９１１とから構成されている。前記タイミング可変回路９１０と９１１の構成は、図７の実施例で使用するとした図９に示されている回路と同一の構成を有する回路とすることができる。タイミング可変回路９１０，９１１は、ＡＬの値に応じて、遅延時間が調整される。

この実施例のタイミング調整回路１２４（１２５）は、ＡＬ＝０の場合は、ＡＬＥはロー固定のため、ＮＯＲ９０２、ＮＯＲ９０３の出力はハイ固定となり、クロックドインバータ９０５、クロックドインバータ９０７がディスエーブルとなり、クロックドインバータ９０４、クロックドインバータ９０９がイネーブルとなり、ノードＮ９０１、ノードＮ９０２のラッチが解除されてスルーパスが選択され、入力信号ＩＮはほとんど遅延されることなく出力される。一方、ＡＬ＝１の場合は、ＡＬＥはハイ固定のため、ＮＯＲ９０２、ＮＯＲ９０３の出力はＹＣＬＫ３およびインバータ９０１より生成されるＡＬＥの反転信号に応じて変化する。そして、コマンドデコーダ１０２よりクロックＹＣＬＫ３（ＹＣＬＫ４）が入力されるため、レジスタ９１２で、入力信号ＩＮは１サイクル分遅延されて出力される。

次に、図１のＤＲＡＭの動作について説明する。図１０〜図１３には、ＡＣＴＶコマンドが入力されてからカラムコマンドが入力されるまでの時間ｔＲＣＤが２サイクル、ＣＡＳレイテンシが２サイクルを前提として、図１０にカラムコマンド前倒しレイテンシＡＬが０すなわちカラムコマンドをＡＣＴＶコマンド入力から２サイクル後に入力する時の読み出し動作におけるタイミングチャートを、図１１にＡＬが０の時の書込み動作におけるタイミングチャートを、図１２にＡＬが１すなわちカラムコマンドをＡＣＴＶコマンド入力から１サイクル後に入力する時の読み出し動作におけるタイミングチャートを、図１３にＡＬが１の時の書込み動作におけるタイミングチャートを示す。

先ず、図１０を参照しながら、ＡＬが０の時の読み出し動作を説明する。ＡＣＴＶコマンドが投入されると同時に行アドレスがアドレスバッファ１０１から内部に取り込まれ、ＡＣＴＶコマンドを受けてコマンドデコーダ１０２から出力されたＡＣＬＫでアドレスレジスタ１０３にラッチされる。さらに、ＡＣＴＶコマンドを受けてコマンドデコーダ１０２から出力されるクロックＲＣＬＫによって行アドレスが行アドレスラッチ１０４にラッチされる。その後、行アドレス信号は行アドレス比較回路１０５に入力され、行救済アドレス記憶回路１０６に保存されている救済アドレスと比較され、一致または不一致が判断される。一致した場合は、行プリデコーダ１０７は非活性となり、冗長行デコーダ１０８により冗長ワード線が選択される。不一致の場合は、行プリデコーダ１０７が活性化され、行アドレスラッチ１０４の出力が行プリデコーダ１０７でプリデコードされ、その出力が行デコーダ１０９でデコードされてワード線が選択される。その後、選択されたワード線に接続されているメモリセルからビット線へとデータが出力され、ビット線の電位が十分に開いたところで、センスアンプが起動されたビット線の電位差が増幅される。

図１０では、ＡＬ＝０の場合であるので、ＡＣＴＶコマンドが投入されてから２サイクル後にＲＥＡＤコマンドが投入される。それと同時に列アドレスがアドレスバッファ１０１から内部に取り込まれ、ＲＥＡＤコマンドを受けてコマンドデコーダ１０２から出力されたクロックＡＣＬＫでアドレスレジスタ１０３にラッチされる。さらに、ＲＥＡＤコマンドを受けてコマンドデコーダ１０２から出力されたクロックＹＣＬＫ１で列アドレスが列アドレスラッチ１１０にラッチされる。ここで、ＲＥＡＤコマンドを受けてコマンドデコーダ１０２より生成されるライトレジスタイネーブル信号ＷＲＥはロー固定とされるので、列アドレスは１サイクル分遅延されることなく、列アドレスラッチ１１０から出力される。

その後、列アドレスは列アドレスカウンタ１１１を通り、列アドレス比較回路１１２に入力されて、列救済アドレス記憶回路１１３に保存されている救済アドレスと比較され、一致または不一致が判断される。比較回路１１２からの出力は、第２タイミング調整回路１２５に入力されるが、ＡＬ＝０でＡＬＥがロー固定とされるため、前記第２タイミング調整回路１２５をスルーする。また、第１タイミング調整回路１２４においても、ＡＬＥがロー固定であるため、列アドレスカウンタ１１１からの出力はスルーされ、列プリデコーダ１１４に入力される。比較回路１１２での比較の結果、一致した場合は、第２タイミング調整回路１２５の出力により、列プリデコーダ１１４は非活性となり、冗長列デコーダ１１５により冗長ビット線が選択される。不一致の場合は、第２タイミング調整回路１２５の出力により、列プリデコーダ１１４が活性化され、第１タイミング調整回路１２４の出力が、列プリデコーダ１１４でプリデコードされ、その出力が列デコーダ１１６でデコードされてビット線が選択される。

このとき、ビット線が十分に増幅されていることがビット線選択の条件である。ビット線が選択されることにより、ビット線のデータが読み出し回路１１７に入力される。その後、読み出し回路１１７でリードデータはさらに増幅され、出力レジスタ１１８に送られる。出力レジスタ１１８では、コマンドデコーダ１０２からのＣＡＳレイテンシ情報信号ＣＬと出力クロック生成回路１１９から出力されたクロックＱＣＬＫ１に応じて、出力バッファ１２０にデータが送られ、外部に出力される。このとき、この実施形態のダブルデータレート・シンクロナスＤＲＡＭでは、出力バッファ１２０に２ｎビットのデータが送られ、クロックＱＣＬＫ１の立上りエッジで半分のｎビットのデータが、またＱＣＬＫ１の立下りエッジで残りのｎビットのデータが出力される。

なお、前記読出し動作において、読み出し回路イネーブル信号ＭＡＥおよび出力クロック生成回路イネーブル信号ＯＲＥは、ＲＥＡＤコマンドを受けてコマンドデコーダ１０２から出力され、図２に示される遅延制御回路１２６内の遅延用レジスタ２０１および遅延用レジスタ２０２を通り、それぞれＭＡＥ１、ＯＲＥ１として読み出し回路１１７および出力クロック生成回路１１９に供給される。ここでは、ＡＬ＝０であるので、ＡＬＥはロー固定とされるため、ＭＡＥ、ＯＲＥは遅延用レジスタ２０１および遅延用レジスタ２０２をスルーして、遅延されることなく遅延制御回路１２６からＭＡＥ１、ＯＲＥ１として出力される。

ＡＬが０の時の書込み動作は、図１１に示すように、ＡＣＴＶコマンドが投入されるのと同時に行アドレスが内部に取り込まれ、読み出し時と同様に行アドレスがデコードされてワード線が選択され、メモリセルのデータがビット線に出力される。そして、ビット線の電位が十分に開いたところで、センスアンプが起動され、ビット線電位が増幅される。

ここでは、ＡＬ＝０であるので、ＡＣＴＶコマンドが投入されてから、２サイクル後にＷＲＩＴＥコマンドが投入され、このコマンド投入と同時に列アドレスが内部に取り込まれる。また、ＷＲＩＴＥコマンドを受けてコマンドデコーダ１０２より生成されるライトイネーブル信号ＷＲＥがイネーブル状態（ハイレベル）になるため、コマンドデコーダ１０２より生成されるクロックＹＣＬＫ１により列アドレスラッチ１１０で列アドレスがＷＲＩＴＥコマンド投入より１サイクル分遅延されて出力される。その後、読み出し時と同様に列アドレスがデコードされてビット線が選択される。このとき、ＡＬ＝０のため、第１タイミング調整回路１２４、第２タイミング調整回路１２５への入力信号はスルーされる。書込みデータは、ＷＲＩＴＥコマンドが投入されてから１サイクル（＝ＡＬ＋ＣＡＳレイテンシ−１）で外部より取り込まれる。

この実施形態のダブルデータレート・シンクロナスＤＲＡＭでは、ライトデータは、入力バッファ１２１により内部に取り込まれ、ＷＲＩＴＥコマンドを受けてコマンドデコーダ１０２から出力されるクロックＤＣＬＫの立上りエッジで最初のｎビットのデータが、またクロックＤＣＬＫの立下りエッジで次のｎビットのデータが、それぞれ入力レジスタ１２２にラッチされて２ｎビットのデータとされる。そして、取り込まれたライトデータは、書込み回路１１７を通してメモリセルアレイ１２３へと送られ、さらに選択されたビット線を通して、メモリセルへと書き込まれる。

なお、前記書込み動作では、書込み回路イネーブル信号ＷＢＥは、ＷＲＩＴＥコマンドを受けてコマンドデコーダ１０２から出力され、図２に示される遅延制御回路１２６内の遅延用レジスタ２０３を通り、ＷＢＥ１として書込み回路１１７に入力される。このとき、ＡＬ＝０でＡＬＥはロー固定とされるため、ＷＢＥは遅延用レジスタ２０３をスルーして、遅延制御回路１２６からＷＢＥ１として出力される。

次に、ＡＬ＝１すなわちＡＣＴＶコマンドが投入されてから、１サイクル後にＲＥＡＤコマンドが投入される時の読み出し動作を説明する。図１２に示すように、ＡＣＴＶコマンドが投入されるのと同時に行アドレスが内部に取り込まれ、ＡＬ＝０時と同様に行アドレスがデコードされてワード線が選択され、メモリセルのデータがビット線に出力される。十分にビット線が開いたところで、センスアンプが起動され、ビット線の電位差が増幅される。

そして、ＡＣＴＶコマンドが投入されてから１サイクル後にＲＥＡＤコマンドが投入されると、それと同時に列アドレスがアドレスバッファ１０１により内部に取り込まれ、ＲＥＡＤコマンドを受けてコマンドデコーダ１０２から出力されるクロックＡＣＬＫによりアドレスレジスタ１０３にラッチされる。さらに、ＲＥＡＤコマンドを受けてコマンドデコーダ１０２から出力されるクロックＹＣＬＫ１で列アドレスが列アドレスラッチ１１０にラッチされる。また、読出し時には、ＲＥＡＤコマンドを受けてコマンドデコーダ１０２より生成されるライトレジスタイネーブル信号ＷＲＥはロー固定なので、列アドレスは１サイクル分遅延されることなく、列アドレスラッチ１１０から出力される。

その後、列アドレスは列アドレスカウンタ１１１を通り、列アドレス比較回路１１２に入力され、列救済アドレス記憶回路１１３に保存されている救済アドレスと比較され、一致または不一致が判断される。ここで、ＡＬ＝１の場合、ＡＬＥはハイレベルに固定されるので、比較回路１１２からの出力は、第２タイミング調整回路１２５でラッチされ、列アドレスカウンタ１１１からの出力は第１タイミング調整回路１２４でラッチされる。

そして、ＲＥＡＤコマンドが投入されてから１サイクル後のクロックを受けて、コマンドデコーダ１０２よりクロックＹＣＬＫ３、ＹＣＬＫ４が生成され、それぞれが第１タイミング調整回路１２４、第２タイミング調整回路１２５に入力されるため、前記ＹＣＬＫ３、ＹＬＣＫ４のそれぞれの立上りエッジを受けて、第１タイミング調整回路１２４にラッチされていた列アドレスカウンタ１１１の出力、および第２タイミング調整回路１２５にラッチされていた比較回路１１２の出力がそれぞれ出力される。これにより、前記列アドレスカウンタ１１１の出力、および比較回路１１２の出力は、１サイクル分遅延されたことになる。

その後、比較回路１１２での比較の結果、一致した場合は、第２タイミング調整回路１２５の出力により、列プリデコーダ１１４は非活性となり、冗長列デコーダ１１５により冗長ビット線が選択される。一方、不一致の場合は、タイミング調整回路１２５の出力により、列プリデコーダ１１４が活性化され、第１タイミング調整回路１２４の出力が、列プリデコーダ１１４でプリデコードされ、その出力が列デコーダ１１６でデコードされてビット線が選択される。このとき、列アドレスパスには既に１サイクル分の遅延が含まれているので、ビット線電位は十分に増幅されており、正しいデータを読み出せることになる。その後、ビット線が選択されることにより、ビット線のデータが読み出し回路１１７に入力され、前記読み出し回路１１７にてデータはさらに増幅され、出力レジスタ１１８に送られる。

出力レジスタ１１８では、コマンドデコーダ１０２からのＣＡＳレイテンシ情報信号ＣＬと出力クロック生成回路１１９から生成されたクロックＱＣＬＫ１に応じて、出力バッファ１２０にデータが送られ、外部に出力される。このとき、図１１で説明したのと同様に、ダブルデータレート・シンクロナスＤＲＡＭではクロックの立上りエッジと立下りエッジの両方のタイミングでデータが出力される。

なお、読出し時には、読み出し回路イネーブル信号ＭＡＥおよび出力クロック生成回路イネーブル信号ＯＲＥは、ＲＥＡＤコマンドを受けてコマンドデコーダ１０２から出力され、図２に示される遅延制御回路１２６内の遅延用レジスタ２０１および２０２を通り、それぞれＭＡＥ１、ＯＲＥ１として読み出し回路１１７および出力クロック生成回路１１９に入力されるが、ＡＬ＝１でＡＬＥはハイレベルに固定されるため、ＭＡＥ、ＯＲＥは遅延用レジスタ２０１および２０２内で１サイクル分遅延され、ＭＡＥ１、ＯＲＥ１として出力される。

ＡＬが１の時の書込み動作は、図１３に示されているように、先ずＡＣＴＶコマンドが投入されて、それと同時に行アドレスが内部に取り込まれ、読み出し時と同様に行アドレスがデコードされてワード線が選択され、メモリセルのデータがビット線に出力される。ある程度ビット線の電位差が開いたところで、センスアンプが起動され、ビット線の電位差が増幅される。

そして、ＡＣＴＶコマンドが投入されてから、１サイクル後にＷＲＩＴＥコマンドが投入されると、コマンド投入と同時に列アドレスが内部に取り込まれる。次に、ＷＲＩＴＥコマンドを受けてコマンドデコーダ１０２より生成されるライトレジスタイネーブル信号ＷＲＥがイネーブルになり、コマンドデコーダ１０２より生成されるクロックＢＣＬＫにより列アドレスラッチ１１０で列アドレスが１サイクル分遅延されて出力される。その後、読み出し時と同様に列アドレスがデコードされてビット線が選択される。このとき、ＡＬ＝１によりＡＬＥはハイレベルに固定されるため、第１タイミング調整回路１２４と第２タイミング調整回路１２５に入力された信号は、それぞれ第１タイミング調整回路１２４、第２タイミング調整回路１２５にて１サイクル分遅延されてから出力される。

よって、ＡＬ＝０の時に比べて、ＷＲＩＴＥコマンドが投入されてからビット線が選択されるまでの遅延時間は１サイクル分遅延される。その結果、書込みデータは、ＷＲＩＴＥコマンドが投入されてから２サイクル（＝ＡＬ＋ＣＡＳレイテンシ−１）で外部より取り込むことができる。このとき、ダブルデータレート・シンクロナスＤＲＡＭではクロックの立上りエッジと立下りエッジの両方でデータが取り込まれる。この書込みデータは、入力バッファ１２１により内部に取り込まれ、ＷＲＩＴＥコマンドが投入されてから１サイクル後のクロックを受けてコマンドデコーダ１０２から出力されるクロックＤＣＬＫにより入力レジスタ１２２にラッチされる。

しかして、前記のように、ＡＬ＝１でＷＲＩＴＥコマンドがＡＣＴＶコマンド投入の次のサイクルでＷＲＩＴＥコマンド投入されても、クロックＤＣＬＫが生成されるまでの遅延時間が、ＡＬ＝０時に対して１サイクル分遅延されているので、問題無く前記書込みデータを取り込める。その後、前記書込みデータは、書込み回路１１７を通してメモリセルアレイ１２３へと送られ、さらに選択されたビット線に通して、メモリセルへと書き込まれる。また、書込み回路イネーブル信号ＷＢＥは、ＷＲＩＴＥコマンドを受けてコマンドデコーダ１０２から出力され、図２に示される遅延制御回路１２６内の遅延用レジスタ２０３を通り、ＷＢＥ１として書込み回路１１７に入力されるが、ＡＬ＝１でＡＬＥはハイレベルに固定されるため、ＷＢＥは遅延用レジスタ２０３内で１サイクル分遅延され、ＷＢＥ１として出力される。そのため、ＷＲＩＴＥコマンド投入が１サイクル早くても問題無くメモリセルへのデータの書込みを行なえることとなる。

図１４（Ａ）に、カラムコマンド前倒しレイテンシＡＬが０の時の読み出し動作におけるロー系およびカラム系の信号のタイミングを示す。図１４において、ＡＣＴＶコマンドが投入されてからビット線の電位が十分増幅されるまでの所要時間をｔ０、ＲＥＡＤコマンドが投入されてからＹＣＬＫ１によりカラムアドレスが列アドレスラッチ１１０に取り込まれるまでの所要時間をｔ１、カラムアドレスがラッチされてから列プリデコーダ１１４に入力されるまでの所要時間をｔ２、カラムアドレスがラッチされてから比較回路１１２から比較結果が出力されるまでの所要時間をｔ２'、比較回路１１２の出力からデコーダ１１５，１１６でアドレスがデコードされてビット線が選択されるまでの所要時間をｔ３、ビット線の選択から読み出し回路１１７で増幅された信号が出力されるまでの所要時間をｔ４、読み出し回路１１７の出力から出力レジスタ１１８に入力されるまでの所要時間をｔ５、出力レジスタ１１８への入力から出力バッファ１２０によるデータ出力までの所要時間をｔ６とする。同図から分かるように、ＡＣＴＶコマンドが投入されてからビット線の電位が十分増幅されるまで３サイクル要するとき、ＡＣＴＶコマンドが投入されてから２サイクル後にＲＥＡＤコマンドが投入された場合、ビット線増幅完了時間（ｔ０）とビット線選択時間（２ｔｃｋ＋ｔ１＋ｔ２'＋ｔ３）は同一である。

一方、図１４（Ｂ）にＡＬが１の時の読み出し動作におけるタイミングを示す。この場合、ＡＣＴＶコマンドが投入されてから１サイクル後にＲＥＡＤコマンドが投入され、それから１サイクル後にＹＣＬＫ３、ＹＣＬＫ４の生成が開始されｔ２１時間後にＹＣＬＫ３、ＹＣＬＫ４が出力され、時間ｔ２２後にタイミング調整回路１２４、１２５より列アドレスデータおよび比較回路１１２の出力がラッチされ、さらに時間ｔ３後にビット線が選択される。このとき、ＹＣＬＫ３、ＹＣＬＫ４の生成およびタイミング調整回路１２４、１２５のラッチが終了するまでの所要時間（ｔ２１＋ｔ２２）を、前記ＡＬ＝０のときのＲＥＡＤコマンドが投入されてからカラムアドレスのラッチおよび比較回路１１２から比較結果が出力されるまでの所要時間（ｔ１＋ｔ２'）と同じ、つまり（ｔ２１＋ｔ２２）＝（ｔ１＋ｔ２'）とすることで、ＡＣＴＶコマンドが投入されてから、ビット線が選択されるまでの所要時間は、ＡＬ＝０のときもＡＬ＝１のときもほとんど同一とすることができるため、選択されたメモリセルのデータを正しく読み出せる。

図１５（Ａ）に、ビット線増幅完了までの時間が相対的に短い場合において、ＡＬ＝０時の読み出し動作におけるロー系およびカラム系のタイミングを示す。図１５（Ａ）のタイミングでは、ＡＣＴＶコマンドが投入されてからビット線が十分増幅されるまでの所要時間ｔ０'は、ＡＣＴＶコマンドが投入されてからビット線が選択されるまでの所要時間（２ｔｃｋ＋ｔ１＋ｔ２'＋ｔ３）よりも短い。このような場合、ＲＥＡＤコマンド投入後データが出力されるまでの所要時間（ｔ１＋ｔ２＋ｔ３＋ｔ４＋ｔ５＋ｔ６）が２サイクル（２ｔｃｋ）以内に終了するようにサイクルタイムが決定される。つまり、サイクルタイム（ｔｃｋ）は、カラム系パスにより律速されることとなる。最適なタイミングは、ビット線増幅完了時点（ｔ０'の後端）とカラムデコード終了時点（ｔ３の後端）とが一致する場合であるが、図１５（Ａ）においては、ビット線増幅完了が先に終了するため破線ｔ０で示す時間が無駄になることが分かる。なお、ビット線増幅完了までの時間が相対的に短くなる現象は、プロセスばらつきによって製品間で生じるものである。

前記のようにビット線増幅完了までの時間が相対的に短くなっている製品においては、前記実施形態のように列プリデコーダ１１４の前段に列アドレスを遅延可能なレジスタを挿入して、ＲＥＡＤコマンドを１サイクル前倒しで投入するＡＬ＝１を実現することで、図１５（Ｂ）に示すように、カラムアドレスのラッチ（ｔ１期間）および比較回路１１２の比較（ｔ２'）を第２サイクルにて行ない、ＹＣＬＫ３、４の生成からカラムアドレスのデコードまでを第３サイクルにて行なうことができるようになる。図１５（Ｂ）において、ｔ２１'はクロックからＹＣＬＫ３、４が生成されるまでの所要時間、ｔ２２'はタイミング調整回路１２４，１２５により遅延されたアドレスの出力が確定するまでの所要時間であり、（ｔ２１'＋ｔ２２'）は（ｔ１＋ｔ２'）よりも短いことが必要条件であるが、これは回路的に容易に実現できる。

この結果、ＡＬ＝１の時はビット線が増幅される時間に合わせてビット線を選択できるため、ビット線増幅完了までの時間の差を全所要サイクルの「４」で割った（ｔ０−ｔ０'）／４だけ、サイクル時間を短縮することができる。図１４（Ｂ）のようなタイミング制御に従うと、ＹＣＬＫ３、４の生成からデータの出力までの所要時間（ｔ２１'＋ｔ２２'＋ｔ３＋ｔ４＋ｔ５＋ｔ６）が２サイクルで終われば良いので、ビット線増幅完了までの所要時間がもっと短くなれば、原理的には、（ｔ１＋ｔ２'）または（ｔ２１'＋ｔ２２'＋ｔ３＋ｔ４＋ｔ５＋ｔ６）／２のどちらか遅いほうの時間でサイクルタイムＴｃｋが決まり、ＡＬ＝０の時に比べ、｛（ｔ１＋ｔ２'＋ｔ３＋ｔ４＋ｔ５＋ｔ６）／２−（ｔ１＋ｔ２）｝または｛（ｔ１＋ｔ２'＋ｔ３＋ｔ４＋ｔ５＋ｔ６）／２−（ｔ２１'＋ｔ２２'＋ｔ３＋ｔ４＋ｔ５＋ｔ６）／２｝だけサイクルタイムを短縮することができる。

次に、図１で構成されるダブルデータレート・シンクロナスＤＲＡＭにおける前記カラムコマンド前倒しレイテンシＡＬの設定の仕方、およびＡＬが設定されたときの動作について説明する。

図１の実施形態では、モードレジスタセット（ＭＲＳ）コマンドにより、ＣＡＳレイテンシＣＬがＣＬ設定レジスタ１３１に設定され、エクステンディッドモードレジスタセット（ＥＭＲＳ）コマンドにより、カラムコマンド前倒しレイテンシＡＬがコマンドデコーダ内のＡＬ設定レジスタ１３２に設定される。

図１６にＭＲＳコマンドおよびＥＭＲＳコマンドの具体例を示す。この実施形態においては、ＣＰＵなどの外部装置から供給される制御信号ＣＫＥがハイレベル、／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥがロウレベル、バンクアドレスＢＡ１，ＢＡ０（もしくはアドレスＡ１４，Ａ１３）およびアドレスの所定ビットＡＰ（例えばＡ１０）がローレベルのとき、ＭＲＳコマンドが発行され、アドレスＡ８〜Ａ０の値に応じて各種の値が設定される。また、ＣＫＥ・ＢＡ０（Ａ１４）がハイレベル、／ＣＳ，／ＲＡＳ，／ＷＥ，ＢＡ１（Ａ１３），ＡＰ（Ａ１０）がローレベルのとき、ＥＭＲＳコマンドが発行され、アドレスの値に応じて各種の値が設定される。

また、ＣＫＥ，／ＲＡＳ，／ＷＥがハイレベル、／ＣＳ，／ＣＡＳ，ＡＰ（Ａ１０）がロウレベルのときは読出しを指令するＲＥＡＤコマンドが、ＣＫＥ，／ＲＡＳがハイレベル、／ＣＳ，／ＣＡＳ，／ＷＥ，ＡＰ（Ａ１０）がロウレベルのときは書込みを指令するＷＲＩＴＥコマンドが、ＣＫＥ，／ＣＡＳ，／ＷＥがハイレベル、／ＣＳ，／ＲＡＳがロウレベルのときは動作開始すなわちローアドレスの取込みとバンク（メモリアレイ）の活性化を指令するＡＣＴＶコマンドが、それぞれ発行される。

図１７（Ａ）にはＭＲＳコマンドによるＣＡＳレイテンシの設定におけるアドレスと設定値との関係の一例が示されている。同図に示すように、この実施形態のＤＲＡＭにおいては、アドレスＡ０〜Ａ２でバースト長（ＢＬ）が設定され、Ａ３でバーストタイプ（インターリーブまたはシーケンシャル）が設定され、Ａ４〜Ａ６でＣＡＳレイテンシが設定され、Ａ８で出力クロック生成回路１１９のリセットが設定される。ＣＡＳレイテンシに関しては、例えば（Ａ４、Ａ５、Ａ６）＝（０、１、０）のときはレイテンシが「２」、（Ａ４、Ａ５、Ａ６）＝（１、１、０）のときはレイテンシが「３」に設定される。

図１７（Ｂ）にはＥＭＲＳコマンドによるカラムコマンド前倒しレイテンシの設定におけるアドレスと設定値との関係の一例が示されている。同図に示すように、この実施形態のＤＲＡＭにおいては、Ａ０で出力クロック生成回路１１９の活性／非活性が設定され、Ａ１〜Ａ３でカラムコマンド前倒しレイテンシＡＬが設定される。カラムコマンド前倒しレイテンシＡＬに関しては、例えば（Ａ１、Ａ２、Ａ３）＝（０、０、０）のときにレイテンシが「０」、（Ａ１、Ａ２、Ａ３）＝（１、０、０）のときにレイテンシが「１」、そして（Ａ１、Ａ２、Ａ３）＝（０、１、０）のときにレイテンシが「２」に設定される。

図１８は、本発明を適用したダブルデータレート・シンクロナスＤＲＡＭの第２の実施形態を示す。この第２の実施形態は、第１の実施形態（図１）において列プリデコーダ１１４の前段に設けられているタイミング調整回路１２４，１２５を、列アドレスラッチ１１０と列アドレスカウンタ１１１との間に２２４として設けたものである。他の構成は第１の実施形態と同様であるので、同一の回路ブロックには同一の符号を付して重複した説明は省略する。

図１９には、ｔＲＣＤが２サイクル、ＣＡＳレイテンシが２サイクルを前提として、ＡＬレイテンシが１の時の読み出し動作におけるタイミングチャートを示す。図１９は第１の実施形態におけるタイミングチャートを示す図１２に対応する。

図１２と比較すると明らかなように、この第２実施形態のＤＲＡＭでは、タイミング調整回路２２４が列アドレスカウンタ１１１の前段にあるため、列アドレスカウンタ１１１の出力は第１の実施形態の場合よりも遅いが、列デコーダ１１６または冗長列デコーダ１１５への入力タイミングは第１の実施形態とほぼ同じになる。その結果、第１の実施形態と同じような作用効果が得られる。

第２の実施形態のＤＲＡＭにおけるＡＬ＝０の時の読み出し動作および書込み動作については、第１の実施形態における読み出し動作（図１０）および書込み動作（図１１）より容易に推測できる。また、ＡＬ＝１の時の書込み動作についても、前記読み出し動作（図１９）および第１の実施形態における書込み動作（図１３）より容易に推測できるため、ここでは説明を省略する。

この第２の実施形態は、第１の実施形態に比べてタイミング調整回路の総ビット数が半分以下で済むという利点がある。すなわち、この第２の実施形態におけるタイミング調整回路２２４のビット数は第１の実施形態における第１タイミング調整回路１２４と同じ例えば９×４＝３６ビットのようなビット数であり、予備メモリ列の本数（例えば３２×４＝１２８本）と同じビット数を有する第２タイミング調整回路１２５は不用である。ただし、タイミング調整回路２２４の位置が第１実施形態に比べて前段側にあるため、若干サイクルタイム短縮の効果が小さくなる。

すなわち、第１の実施形態のタイミングを示す図１４（Ｂ）において、第２サイクルにあるＲＥＡＤコマンドが投入されてからＹＣＬＫ１によりカラムアドレスが列アドレスラッチ１１０に取り込まれるまでの所要時間ｔ１は、第２の実施形態においても第２サイクルで実行できるが、第１の実施形態においては第２サイクルにあるカラムアドレスが列プリデコーダ１１４に入力されるまでの所要時間ｔ２は、この第２実施形態では、第３サイクルに入ることとなるため、第１実施形態に比べてサイクルタイム短縮の効果が小さくなる。

図２０は、本発明を適用したダブルデータレート・シンクロナスＤＲＡＭの第３の実施形態を示す。この第３の実施形態は、第１の実施形態（図１）において列プリデコーダ１１４の前段に設けられているタイミング調整回路１２４，１２５を、列アドレスカウンタ１１１と列プリデコーダ１１４との間に３２４として設けたものである。他の構成は第１の実施形態と同様であるので、同一の回路ブロックには同一の符号を付して重複した説明は省略する。

図２１には、ｔＲＣＤが２サイクル、ＣＡＳレイテンシが２サイクルを前提として、ＡＬレイテンシが１の時の読み出し動作におけるタイミングチャートを示す。図２１は第１の実施形態におけるタイミングチャートを示す図１２に対応する。

図１２と比較すると明らかなように、この第３実施形態のＤＲＡＭでは、タイミング調整回路３２４が列アドレス比較回路１１２の前段にあるため、列アドレス比較回路１１２の出力は第１の実施形態の場合よりも遅いが、列デコーダ１１６または冗長列デコーダ１１５への入力タイミングは第１の実施形態とほぼ同じになる。その結果、第１の実施形態と同じような作用効果が得られる。

第３の実施形態のＤＲＡＭにおけるＡＬ＝０の時の読み出し動作および書込み動作については、第１の実施形態における読み出し動作（図１０）および書込み動作（図１１）より容易に推測できる。また、ＡＬ＝１の時の書込み動作についても、前記読み出し動作（図２１）および第１の実施形態における書込み動作（図１３）より容易に推測できるため、ここでは説明を省略する。

本実施形態では、図１に示された第１の実施形態に比べると、ＡＬ＝１の時に効率的な時間配分はできない。さらに、ＡＣＴＶコマンドからビット線が増幅されるまでの時間が短縮されて、ＡＬ＝０時にカラム系パスが律速する場合でも、サイクルタイムの短縮の効果は小さい。但し、タイミング調整回路の数を比較回路出力の数の分だけ減らすことができ、チップサイズ低減に寄与できる。また、第２の実施形態に比べると、ＡＬ＝１の時に効率的な時間配分ができ、ＡＣＴＶコマンドからビット線が増幅されるまでの時間が短縮されて、ＡＬ＝０時にカラム系パスが律速する場合にサイクルタイムを短縮できる。タイミング調整回路３２４のビット数については第２実施形態の場合と同じである。

図２２は、本発明を適用したダブルデータレート・シンクロナスＤＲＡＭの第４の実施形態を示す。この第４の実施形態は、第１の実施形態（図１）において列プリデコーダ１１４の前段に設けられているタイミング調整回路１２４，１２５を、列プリデコーダ１１４の後段に４２４，４２５として設けたものである。他の構成は第１の実施形態と同様であるので、同一の回路ブロックには同一の符号を付して重複した説明は省略する。

図２３には、ｔＲＣＤが２サイクル、ＣＡＳレイテンシが２サイクルを前提として、ＡＬレイテンシが１の時の読み出し動作におけるタイミングチャートを示す。図２３は第１の実施形態におけるタイミングチャートを示す図１２に対応する。

図１２と比較すると明らかなように、この第４実施形態のＤＲＡＭでは、タイミング調整回路４２４，４２５が列プリデコーダ１１４の後段にあるが、図２３に示されている信号のタイミングに関しては第１の実施形態の図１２のタイミングチャートと全く同じである。その結果、第１の実施形態と同じような作用効果が得られる。

第４の実施形態のＤＲＡＭにおけるＡＬ＝０の時の読み出し動作および書込み動作については、第１の実施形態における読み出し動作（図１０）および書込み動作（図１１）より容易に推測できる。また、ＡＬ＝１の時の書込み動作についても、前記読み出し動作（図２３）および第１の実施形態における書込み動作（図１３）より容易に推測できるため、ここでは説明を省略する。

本実施形態では、図１に示された第１の実施形態と同様に、ＡＬ＝１の時に効率的な時間配分ができる。さらに、ＡＣＴＶコマンドからビット線が増幅されるまでの時間が短縮されて、ＡＬ＝０の時にカラム系パスが律速する場合、ＡＬ＝１以上ではパイプライン化の効果によりサイクルタイムを短縮できる。但し、プリデコードされた列アドレス分と比較回路出力数分のタイミング調整回路を持っているため、 タイミング調整回路４２４，４２５のビット数は第１の実施形態よりも多くなる。

図２４は、本発明を適用したダブルデータレート・シンクロナスＤＲＡＭの第５の実施形態を示す。この第５の実施形態は、第１の実施形態（図１）において列プリデコーダ１１４の前段に設けられているタイミング調整回路１２４，１２５に加え、第３実施形態と同様に列アドレスカウンタ１１１と列アドレス比較回路１１２との間にもタイミング調整回路５２４を設けたものである。他の構成は第１の実施形態と同様であるので、同一の回路ブロックには同一の符号を付して重複した説明は省略する。

図２５には、ｔＲＣＤが３サイクル、ＣＡＳレイテンシが２サイクルを前提として、ＡＬレイテンシが２の時の読み出し動作におけるタイミングチャートを示す。

図２５に示されているように、ＡＬ＝２の時の読み出し動作では、ＡＣＴＶコマンドが投入されるのと同時に行アドレスが内部に取り込まれ、行アドレスがデコードされてワード線が選択され、メモリセルのデータがビット線に出力される。十分にビット線が開いたところで、センスアンプが起動され、ビット線電位が増幅される。

ｔＲＣＤが３サイクルでＡＬ＝２の場合、ＡＣＴＶコマンドが投入されてから、１サイクル後にＲＥＡＤコマンドが投入される。それと同時に列アドレスがアドレスバッファ１０１から内部に取り込まれ、ＲＥＡＤコマンドを受けてコマンドデコーダ１０２から出力されたＡＣＬＫでアドレスレジスタ１０３にラッチされる。さらに、ＲＥＡＤコマンドを受けてコマンドデコーダ１０２から出力されたＹＣＬＫ１で列アドレスが列アドレスラッチ１１０にラッチされる。ＲＥＡＤコマンドを受けてコマンドデコーダ１０２より生成されるライトレジスタイネーブル信号ＷＲＥはロー固定なので、列アドレスは１サイクル分遅延されることなく、列アドレスラッチ１１０から出力される。

その後、列アドレスは、列アドレスカウンタ１１１を通り、タイミング調整回路５２４に入力され、ラッチされる。ＲＥＡＤコマンドが投入されてから１サイクル後のクロックを受けて、コマンドデコーダ１０２よりＹＣＬＫ５が生成され、タイミング調整回路５２４に入力される。前記ＹＣＬＫ５の立上りエッジを受けて、タイミング調整回路５２４にラッチされていた列アドレスが出力される。これにより、前記列アドレスは１サイクル分遅延されたことになる。その後、列アドレス比較回路１１２に入力され、列救済アドレス記憶回路１１３に保存されている救済アドレスと比較され、一致または不一致が判断される。ＡＬ＝２の場合、ＡＬＥ１はハイ固定なので、比較回路１１２からの出力は、タイミング調整回路１２５でラッチされ、タイミング調整回路５２４からの出力（前記列アドレスカウンタ１１１の出力）はタイミング調整回路１２４でラッチされる。

そして、ＲＥＡＤコマンドが投入されてから２サイクル後のクロックを受けて、コマンドデコーダ１０２よりＹＣＬＫ３、ＹＣＬＫ４が生成され、それぞれがタイミング調整回路１２４、１２５に入力される。前記ＹＣＬＫ３、ＹＬＣＫ４のそれぞれの立上りエッジを受けて、タイミング調整回路１２４にラッチされていた列アドレスカウンタ１１１の出力、およびタイミング調整回路１２５にラッチされていた比較回路１１２の出力が出力される。これにより、前記列アドレスカウンタ１１１の出力、および比較回路１１２の出力は、１サイクル分遅延されたことになる。

その後、比較回路１１２での比較の結果、一致した場合は、タイミング調整回路１２５の出力により、列プリデコーダ１１４は非活性となり、冗長列デコーダ１１５により冗長ビット線が選択される。不一致の場合は、タイミング調整回路１２４の出力により、列プリデコーダ１１４が活性化され、タイミング調整回路１２４の出力が、列プリデコーダ１１４でプリデコードされ、その出力が列デコーダ１１６でデコードされてビット線が選択される。このとき、列アドレスパスには既に２サイクル分の遅延が含まれているので、ビット線は十分に増幅されており、正しいデータを読み出せることになる。その後、ビット線が選択されることにより、ビット線のデータが読み出し回路１１７に入力され、前記読み出し回路１１７にて再度データは増幅され、出力レジスタ１１８に送られる。

出力レジスタ１１８では、コマンドデコーダ１０２からのＣＡＳレイテンシ情報信号ＣＬと出力クロック生成回路１１９から生成されたＱＣＬＫ１に応じて、出力バッファ１２０にデータが送られ、外部に出力される。このとき、ダブルデータレート・シンクロナスＤＲＡＭではクロックの立上りエッジと立下りエッジの両エッジよりデータが出力される。読み出し回路イネーブル信号ＭＡＥおよび出力クロック生成回路イネーブル信号ＯＲＥは、ＲＥＡＤコマンドを受けてコマンドデコーダ１０２から出力され、図２６に示される遅延制御回路１２６内の第１遅延用レジスタ３２０１および第２遅延用レジスタ３２０２と、第３遅延用レジスタ３２１１および第４遅延用レジスタ３２１２とを通り、それぞれＭＡＥ１、ＯＲＥ１として読み出し回路１１７および出力クロック生成回路１１９に入力される。ＡＬ＝２の場合（ＡＬＥ１、ＡＬＥ２はハイ固定のため）、ＭＡＥ、ＯＲＥはそれぞれ第１遅延用レジスタ３２０１および第２遅延用レジスタ３２０２と、第３遅延用レジスタ３２１１および第４遅延用レジスタ３２１２内で２サイクル分遅延され、ＭＡＥ１、ＯＲＥ１として出力される。

本実施形態では、図１に示された第１の実施形態と同様に、ＡＬ＝２の時に効率的な時間配分が実現できる。さらに、ＡＣＴＶコマンドからビット線が増幅されるまでの時間が短縮されて、ＡＬ＝０時にカラム系パスが律速する場合、ＡＬ＝１以上ではパイプライン化の効果によりサイクルタイムを短縮できる。ただし、回路規模は第１実施形態に比べて若干大きくなる。

図２７は、本発明を適用したダブルデータレート・シンクロナスＤＲＡＭの第６の実施形態を示す。この実施形態は、第５の実施形態（図２４）において、列アドレスカウンタ１１１の直後に設けられているタイミング調整回路５２４を、列アドレスラッチ１１０と列アドレスカウンタ１１１との間に設けたものである。また、この第６の実施形態のダブルデータレート・シンクロナスＤＲＡＭでは、読み出し・書込みデータだけではなく、コマンド入力もダブルデータレートとしている。

図２８には、ｔＲＣＤが２サイクル、ＣＡＳレイテンシが２サイクルを前提として、ＡＬレイテンシが１．５の時の読み出し動作におけるタイミングチャートを示す。

図２８に示されているように、ＡＬ＝１．５の時の読み出し動作では、ＡＣＴＶコマンドが投入されるのと同時に行アドレスが内部に取り込まれ、行アドレスがデコードされてワード線が選択され、メモリセルのデータがビット線に出力される。十分にビット線が開いたところで、センスアンプが起動され、ビット線電位が増幅される。

ＡＬ＝１．５の場合、ＡＣＴＶコマンドが投入されてから、０．５サイクル後にＲＥＡＤコマンドが投入される。それと同時に列アドレスがアドレスバッファ１０１から内部に取り込まれ、ＲＥＡＤコマンドを受けてコマンドデコーダ１０２から出力されたＡＣＬＫでアドレスレジスタ１０３にラッチされる。さらに、ＲＥＡＤコマンドを受けてコマンドデコーダ１０２から出力されたＹＣＬＫ１で列アドレスが列アドレスラッチ１１０にラッチされる。このとき、ＲＥＡＤコマンドを受けてコマンドデコーダ１０２より生成されるライトレジスタイネーブル信号ＷＲＥはロー固定なので、列アドレスは１サイクル分遅延されることなく、列アドレスラッチ１１０から出力され、タイミング調整回路５２４にラッチされる。

そして、ＲＥＡＤコマンドが投入されてから１サイクル後のクロックを受けて、コマンドデコーダ１０２よりＹＣＬＫ５が生成され、タイミング調整回路５２４に入力される。前記ＹＣＬＫ５の立上りエッジを受けて、タイミング調整回路５２４にラッチされていた列アドレスが出力される。これにより、前記列アドレスは０．５サイクル分遅延されたことになる。その後、列アドレスは、列アドレス比較回路１１２に入力され、列救済アドレス記憶回路１１３に保存されている救済アドレスと比較され、一致または不一致が判断される。ＡＬ＝１．５より、ＡＬＥ１はハイ固定なので、比較回路１１２からの出力は、タイミング調整回路１２５でラッチされ、また、列アドレスカウンタ１１１からの出力はタイミング調整回路１２４でラッチされる。

ＲＥＡＤコマンドが投入されてから２サイクル後のクロックを受けて、コマンドデコーダ１０２よりＹＣＬＫ３、ＹＣＬＫ４が生成され、それぞれがタイミング調整回路１２４、１２５に入力される。前記ＹＣＬＫ３、ＹＬＣＫ４のそれぞれの立上りエッジを受けて、タイミング調整回路１２４にラッチされていた列アドレスカウンタ１１の出力、およびタイミング調整回路１２５にラッチされていた比較回路１１２の出力が出力される。これにより、前記列アドレスカウンタ１１１の出力、および比較回路１１２の出力は、１サイクル分遅延されたことになる。

その後、比較回路１１２での比較の結果、一致した場合は、タイミング調整回路１２５の出力により、列プリデコーダ１１４は非活性となり、冗長列デコーダ１１５により冗長ビット線が選択される。不一致の場合は、タイミング調整回路１２４の出力により、列プリデコーダ１１４が活性化され、タイミング調整回路１２４の出力が、列プリデコーダ１１４でプリデコードされ、その出力が列デコーダ１１６でデコードされてビット線が選択される。このとき、列アドレス系の信号パスには既に１．５サイクル分の遅延が含まれているので、ビット線は十分に増幅されており、正しいデータを読み出せることになる。その後、ビット線が選択されることにより、ビット線のデータが読み出し回路１１７に入力され、前記読み出し回路１１７にてデータはさらに増幅され、出力レジスタ１１８に送られ、出力バッファ１２０によりチップ外部へ出力される。

本実施形態においては、第５の実施形態の効果に加えて読み出し・書込みデータだけではなく、コマンド入力もダブルデータレートになった場合にも対応できるという利点がある。

以上説明したように、前記実施形態のダブルデータレート・シンクロナスＤＲＡＭは、カラムコマンドの投入タイミングが前倒しされても、センスアンプで読み出しデータが増幅される前に、ビット線が選択されることはないため、正しいデータを読み出すことができる。さらに、書き込み回路に正しい書き込みデータが入力された後に、ビット線が選択されることになり、正しいデータを書き込むことができる。

また、カラムコマンド前倒しレイテンシが変更されても、センスアンプで読み出しデータが増幅される前に、ビット線が選択されることはないため、正しいデータを読み出すことができる。さらに、書き込み回路に正しい書き込みデータが入力される前に、ビット線が選択されることはないため、正しいデータを書き込むことができる。

さらに、アクティブコマンド投入からビット線が増幅されるまでの時間が短縮され、カラムコマンド前倒しレイテンシＡＬ＝０でカラム系パスがサイクルタイムを律速する場合に、ＡＬ＝１ではパイプライン化の効果によりサイクルタイムを短縮してデータ転送速度を高速化できる。

以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、第１の実施形態（図１）、第２の実施形態（図１８）、第４の実施形態（図２２）、第５の実施形態（図２４）および第６の実施形態（図２７）においては、それぞれ列アドレスカウンタ１１１を省略するようにしても良い。また、上記実施形態においては、いずれもアクティブコマンドからカラムコマンドの投入までのサイクルｔＲＣＤが２サイクルでカラムコマンド前倒しレイテンシが「０」または「１」や「１．５」に設定される場合について説明したが、例えばｔＲＣＤが３サイクル以上の場合にはカラムコマンド前倒しレイテンシを「２」以上に設定することも可能である。このような場合としては、例えばアドレスを３回以上に分けて時分割でチップ内部に取り込むように構成されるメモリなどが考えられる。

以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるダブルデータレート・シンクロナスＤＲＡＭに適用下場合について説明したが、本発明はそれに限定されるものでなく、半導体メモリ特にクロック同期型半導体メモリ一般に利用することができる。

１０１…アドレスバッファ、
１０２…コマンドデコーダ、
１０３…アドレスレジスタ、
１０４…行アドレスラッチ、
１０５…行アドレス比較回路、
１０６…行救済アドレス記憶回路、
１０７…行プリデコーダ、
１０８…冗長行デコーダ、
１０９…行デコーダ、
１１０…列アドレスレジスタ、
１１１…列アドレスカウンタ、
１１２…列アドレス比較回路、
１１３…列救済アドレス記憶回路、
１１４…列プリデコーダ、
１１５…冗長列デコーダ、
１１６…列デコーダ、
１１７…読み出し／書き込み回路、
１１８…出力レジスタ、
１１９…出力クロック生成回路、
１２０…出力バッファ、
１２１…入力バッファ、
１２２…入力レジスタ、
１２３…メモリセルアレイ、
１２４…第１タイミング調整回路、
１２５…第２タイミング調整回路、
１２６…遅延制御回路、
２２４，３２４，４２４，５２４…第３タイミング調整回路、
４２５…第４タイミング調整回路。

Claims (8)

1. 動作開始コマンドを投入した後、カラムコマンドを投入することによって、行アドレス及び列アドレスにより指定されるデータの読み出し又は書き込みが可能な半導体記憶装置であって、
   複数のメモリセルを含むメモリセルアレイと、
   前記動作開始コマンドの投入から前記カラムコマンドの投入までのタイミングを指定するレジスタと、
   前記レジスタの設定値に応じて前記列アドレスを遅延させるタイミング調整回路と、を備え、
   前記タイミング調整回路は、少なくとも前記設定値に基づき生成される内部クロックに同期して前記列アドレスを遅延させるラッチ回路と、遅延量を調整するためのタイミング調整用遅延回路とを含んでいることを特徴とする半導体記憶装置。
2. 前記タイミング調整用遅延回路は、複数の遅延素子が直列接続された回路であることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記タイミング調整回路は、前記ラッチ回路及び前記タイミング調整用遅延回路を経由する第１のパスと、前記ラッチ回路及び前記タイミング調整用遅延回路を経由しない第２のパスを有していることを特徴とする請求項１又は２に記載の半導体記憶装置。
4. 前記タイミング調整回路は、前記設定値に基づいて、前記第１のパス又は第２のパスを選択するパス選択回路をさらに含んでいることを特徴とする請求項３に記載の半導体記憶装置。
5. 前記パス選択回路は、前記ラッチ回路及び前記タイミング調整用遅延回路を含む直接回路の前段及び後段に設けられていることを特徴とする請求項４に記載の半導体記憶装置。
6. 前記パス選択回路は、前記ラッチ回路の前段及び後段、並びに、前記タイミング調整用遅延回路の前段及び後段に設けられていることを特徴とする請求項４に記載の半導体記憶装置。
7. 前記内部クロックは、少なくとも前記カラムコマンド及び前記設定値に基づいて生成されることを特徴とする請求項１乃至６のいずれか一項に記載の半導体記憶装置。
8. 前記行アドレスは前記動作開始コマンドに同期して入力され、前記列アドレスは前記カラムコマンドに同期して入力されることを特徴とする請求項１乃至７のいずれか一項に記載の半導体記憶装置。

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