JP2001236785A - 半導体メモリ装置、バッファ及び信号伝送回路 - Google Patents
半導体メモリ装置、バッファ及び信号伝送回路Info
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Abstract
(57)【要約】
【課題】ＣＡＳ命令の動作遅延機能を具備した半導体メ
モリ装置及びこれに適用されるバッファと信号伝送回路
を提供する。 【解決手段】信号伝送回路は取り込んだ入力信号を遅延
させて送信し、互いに異なる遅延クロック数を持つ多数
の伝送部を具備する。そして、伝送部は伝送スイッチ及
びクロック遅延部を持つ。本発明の半導体メモリ装置は
それぞれ第１ないし第３制御信号に応じて、互いに異な
る遅延クロック数分だけ入力信号を遅延させることがで
きる。従って、本発明の信号伝送回路を内蔵する半導体
メモリ装置によれば、ロー系列の命令の入力とカラム系
列の命令の入力との間の遅延時間の制約が緩和されう
る。
モリ装置及びこれに適用されるバッファと信号伝送回路
を提供する。 【解決手段】信号伝送回路は取り込んだ入力信号を遅延
させて送信し、互いに異なる遅延クロック数を持つ多数
の伝送部を具備する。そして、伝送部は伝送スイッチ及
びクロック遅延部を持つ。本発明の半導体メモリ装置は
それぞれ第１ないし第３制御信号に応じて、互いに異な
る遅延クロック数分だけ入力信号を遅延させることがで
きる。従って、本発明の信号伝送回路を内蔵する半導体
メモリ装置によれば、ロー系列の命令の入力とカラム系
列の命令の入力との間の遅延時間の制約が緩和されう
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
係り、特にロー系列の命令（ＲＡＳ命令）の入力時点か
らカラム系列の命令（ＣＡＳ命令の入力時点までが多様
に調節できる半導体メモリ装置及びこれに適用されうる
バッファ及び信号伝送回路に関する。
係り、特にロー系列の命令（ＲＡＳ命令）の入力時点か
らカラム系列の命令（ＣＡＳ命令の入力時点までが多様
に調節できる半導体メモリ装置及びこれに適用されうる
バッファ及び信号伝送回路に関する。
【０００２】
【従来の技術】一般的に、半導体メモリ装置の入出力動
作は、多数の信号の組合わせにより制御される。たとえ
ば、チップ選択信号（Ｃｈｉｐ Ｓｅｌｅｃｔ ｓｉｇ
ｎａｌ、以下、「ＣＳ信号」という）、カラムアドレス
ストローブ信号（ＣｏｌｕｍｎＡｄｄｒｅｓｓ Ｓｔｒ
ｏｂｅ ｓｉｇｎａｌ、以下、「ＣＡＳ信号」とい
う）、書込みイネーブル信号（Ｗｒｉｔｅ Ｅｎａｂｌ
ｅ ｓｉｇｎａｌ、以下、「ＷＥ信号」という）などに
より、半導体メモリ装置のデータ入出力動作が制御され
る。そして、半導体メモリ装置は、ＣＳ信号、ＣＡＳ信
号、ＷＥ信号を外部に存在するピンを通じて入力する。
外部ピンを通じて入力されるＣＳ信号、ＣＡＳ信号、Ｗ
Ｅ信号はそれぞれのバッファを通じてバッファリングさ
れる。
作は、多数の信号の組合わせにより制御される。たとえ
ば、チップ選択信号（Ｃｈｉｐ Ｓｅｌｅｃｔ ｓｉｇ
ｎａｌ、以下、「ＣＳ信号」という）、カラムアドレス
ストローブ信号（ＣｏｌｕｍｎＡｄｄｒｅｓｓ Ｓｔｒ
ｏｂｅ ｓｉｇｎａｌ、以下、「ＣＡＳ信号」とい
う）、書込みイネーブル信号（Ｗｒｉｔｅ Ｅｎａｂｌ
ｅ ｓｉｇｎａｌ、以下、「ＷＥ信号」という）などに
より、半導体メモリ装置のデータ入出力動作が制御され
る。そして、半導体メモリ装置は、ＣＳ信号、ＣＡＳ信
号、ＷＥ信号を外部に存在するピンを通じて入力する。
外部ピンを通じて入力されるＣＳ信号、ＣＡＳ信号、Ｗ
Ｅ信号はそれぞれのバッファを通じてバッファリングさ
れる。
【０００３】同期式ＤＲＡＭは、外部から入力される外
部クロック信号に同期して動作する。そして、ＣＳ信
号、ＣＡＳ信号、ＷＥ信号をそれぞれのバッファに入力
して組み合わせる同期式ＤＲＡＭは、外部クロック信号
に同期して読み出し及び書込みに関連した信号を発生す
る。
部クロック信号に同期して動作する。そして、ＣＳ信
号、ＣＡＳ信号、ＷＥ信号をそれぞれのバッファに入力
して組み合わせる同期式ＤＲＡＭは、外部クロック信号
に同期して読み出し及び書込みに関連した信号を発生す
る。
【０００４】同期式ＤＲＡＭはロー（Ｒｏｗ）系列の命
令が入力され、次いでＣＳ信号、ＣＡＳ信号、ＷＥ信号
などのカラム系列の命令が入力される。ところで、従来
の同期式ＤＲＡＭは、ロー系列の命令とカラム系列の命
令との間に、少なくともいわゆる「ｔＲＣＤｍｉｎ（Ｒ
ＡＳ ｔｏ ＣＡＳ）」という命令遅延時間が必要であ
る。すなわち、従来の同期式ＤＲＡＭにおいて、カラム
系列の命令の入力は、ロー系列の命令によりロー活性化
が始まった後、「ｔＲＣＤ」という時間分の遅延が必要
である。なぜなら、ロー命令が入力された後に、選択さ
れたローに連結したメモリセルの電荷共有及び感知動作
がある程度なされることにより、データ入出力が可能に
なるためである。
令が入力され、次いでＣＳ信号、ＣＡＳ信号、ＷＥ信号
などのカラム系列の命令が入力される。ところで、従来
の同期式ＤＲＡＭは、ロー系列の命令とカラム系列の命
令との間に、少なくともいわゆる「ｔＲＣＤｍｉｎ（Ｒ
ＡＳ ｔｏ ＣＡＳ）」という命令遅延時間が必要であ
る。すなわち、従来の同期式ＤＲＡＭにおいて、カラム
系列の命令の入力は、ロー系列の命令によりロー活性化
が始まった後、「ｔＲＣＤ」という時間分の遅延が必要
である。なぜなら、ロー命令が入力された後に、選択さ
れたローに連結したメモリセルの電荷共有及び感知動作
がある程度なされることにより、データ入出力が可能に
なるためである。
【０００５】すなわち、従来の同期式ＤＲＡＭは、ロー
系列の命令とカラム系列の命令との間にはｔＲＣＤとい
う時間間隔が必ず要求されるという制約がある。
系列の命令とカラム系列の命令との間にはｔＲＣＤとい
う時間間隔が必ず要求されるという制約がある。
【０００６】
【発明が解決しようとする課題】本発明の目的は、ロー
系列の命令の入力とカラム系列の命令の入力との間の時
間間隔がｔＲＣＤｍｉｎより小さくてもよい半導体メモ
リ装置を提供することである。
系列の命令の入力とカラム系列の命令の入力との間の時
間間隔がｔＲＣＤｍｉｎより小さくてもよい半導体メモ
リ装置を提供することである。
【０００７】本発明の他の目的は、前記半導体メモリ装
置に適用されるバッファと信号伝送回路を提供すること
である。
置に適用されるバッファと信号伝送回路を提供すること
である。
【０００８】
【課題を解決するための手段】前記の本発明の目的を達
成するための本発明の一面は、半導体メモリ装置に関す
る。望ましい実施形態による半導体メモリ装置は、モー
ドセットレジスタ、／ＣＡＳバッファ、／ＣＳバッフ
ァ、／ＷＥバッファを具備する。モードセットレジスタ
は、ＲＡＳ命令からＣＡＳ命令が入力されるまでの遅延
時間に対するプログラミング入力が可能であり、複数の
制御信号を提供する。そして、モードセットレジスタ
は、前記複数の制御信号のうち一つを前記遅延時間に対
応して活性化する。／ＣＡＳバッファは、所定の／ＣＡ
Ｓ信号を取り込んでバッファリングする。そして、／Ｃ
ＡＳバッファは、前記制御信号に応じて所定の遅延クロ
ック数分だけ前記／ＣＡＳ信号を遅延させる。／ＣＳバ
ッファは、所定の／ＣＳ信号を取り込んでバッファリン
グする。そして、／ＣＳバッファは、前記制御信号に応
じて前記遅延クロック数分だけ前記／ＣＳ信号を遅延さ
せる。／ＷＥバッファは、所定の／ＷＥ信号を取り込ん
でバッファリングする。そして、／ＷＥバッファは、前
記制御信号に応じて前記遅延クロック数分だけ前記／Ｗ
Ｅ信号を遅延させる。
成するための本発明の一面は、半導体メモリ装置に関す
る。望ましい実施形態による半導体メモリ装置は、モー
ドセットレジスタ、／ＣＡＳバッファ、／ＣＳバッフ
ァ、／ＷＥバッファを具備する。モードセットレジスタ
は、ＲＡＳ命令からＣＡＳ命令が入力されるまでの遅延
時間に対するプログラミング入力が可能であり、複数の
制御信号を提供する。そして、モードセットレジスタ
は、前記複数の制御信号のうち一つを前記遅延時間に対
応して活性化する。／ＣＡＳバッファは、所定の／ＣＡ
Ｓ信号を取り込んでバッファリングする。そして、／Ｃ
ＡＳバッファは、前記制御信号に応じて所定の遅延クロ
ック数分だけ前記／ＣＡＳ信号を遅延させる。／ＣＳバ
ッファは、所定の／ＣＳ信号を取り込んでバッファリン
グする。そして、／ＣＳバッファは、前記制御信号に応
じて前記遅延クロック数分だけ前記／ＣＳ信号を遅延さ
せる。／ＷＥバッファは、所定の／ＷＥ信号を取り込ん
でバッファリングする。そして、／ＷＥバッファは、前
記制御信号に応じて前記遅延クロック数分だけ前記／Ｗ
Ｅ信号を遅延させる。
【０００９】前記本発明の他の目的を達成するための本
発明の一面は、モードレジスタセット回路を有する半導
体メモリ装置のバッファに関する。望ましい実施形態に
よるバッファは、入力される信号を所定の遅延クロック
数分だけ遅延させて伝送する信号伝送部を具備する。前
記遅延クロック数は、前記モードレジスタセット回路が
発生する所定の制御信号に応じて決定される。
発明の一面は、モードレジスタセット回路を有する半導
体メモリ装置のバッファに関する。望ましい実施形態に
よるバッファは、入力される信号を所定の遅延クロック
数分だけ遅延させて伝送する信号伝送部を具備する。前
記遅延クロック数は、前記モードレジスタセット回路が
発生する所定の制御信号に応じて決定される。
【００１０】前記本発明の他の目的を達成するための本
発明の他の一面は、取り込んだ入力信号を送信する信号
伝送回路に関する。望ましい実施形態による信号伝送回
路は、取り込んだ入力信号を遅延させて送信し、互いに
異なる遅延クロック数を持つ複数の伝送部を具備する。
そして、少なくとも一つの前記伝送部は、対応する制御
信号に応じて、前記入力信号を伝送する伝送スイッチ、
及び、前記制御信号に応じてイネーブルされ、所定のク
ロック信号に応じて前記伝送スイッチから伝送される前
書込み力信号を前記遅延クロック数分だけ遅延させて伝
送するクロック遅延部を具備する。
発明の他の一面は、取り込んだ入力信号を送信する信号
伝送回路に関する。望ましい実施形態による信号伝送回
路は、取り込んだ入力信号を遅延させて送信し、互いに
異なる遅延クロック数を持つ複数の伝送部を具備する。
そして、少なくとも一つの前記伝送部は、対応する制御
信号に応じて、前記入力信号を伝送する伝送スイッチ、
及び、前記制御信号に応じてイネーブルされ、所定のク
ロック信号に応じて前記伝送スイッチから伝送される前
書込み力信号を前記遅延クロック数分だけ遅延させて伝
送するクロック遅延部を具備する。
【００１１】本発明の半導体メモリ装置により、ロー系
列の命令の入力とカラム系列の命令の入力との間の遅延
時間の制約が緩和されうる。
列の命令の入力とカラム系列の命令の入力との間の遅延
時間の制約が緩和されうる。
【００１２】
【発明の実施の形態】本発明と本発明の動作上の利点及
び本発明の実施により達成される目的を十分に理解する
ためには本発明の望ましい実施例を例示する添付図面及
び添付図面に記載された内容を参照せねばならない。
び本発明の実施により達成される目的を十分に理解する
ためには本発明の望ましい実施例を例示する添付図面及
び添付図面に記載された内容を参照せねばならない。
【００１３】以下、添付した図面を参照して本発明の望
ましい実施例を説明することにより、本発明を詳細に説
明する。各図面について、同じ参照符号は同じ構成要素
であることを示す。
ましい実施例を説明することにより、本発明を詳細に説
明する。各図面について、同じ参照符号は同じ構成要素
であることを示す。
【００１４】図１は、本発明の一つの実施形態によるＣ
ＡＳ命令の動作遅延機能を具備した半導体メモリ装置を
概略的に示すブロック図である。本発明の望ましい実施
形態の半導体メモリ装置は、メモリセルアレイ１０１、
ローデコーダ１０３、ローアドレスバッファ１０５、セ
ンスアンプ部１０７、カラムデコーダ１０９、カラムア
ドレスバッファ１１１、入出力回路１１３、モードセッ
トレジスタ１１５及び制御回路１１７などより構成され
る。
ＡＳ命令の動作遅延機能を具備した半導体メモリ装置を
概略的に示すブロック図である。本発明の望ましい実施
形態の半導体メモリ装置は、メモリセルアレイ１０１、
ローデコーダ１０３、ローアドレスバッファ１０５、セ
ンスアンプ部１０７、カラムデコーダ１０９、カラムア
ドレスバッファ１１１、入出力回路１１３、モードセッ
トレジスタ１１５及び制御回路１１７などより構成され
る。
【００１５】メモリセルアレイ１０１は、行と列とに配
列される多数のメモリセルを含む。ローデコーダ１０３
は、ローアドレスＲＡ０〜ＲＡｎ−１に応じて、メモリ
セルアレイ１０１の行を選択する。ローアドレスバッフ
ァ１０５は、外部アドレスＡ ０〜Ａｎ−１をバッファリ
ングする。そして、ローアドレスバッファ１０５は、ロ
ーアドレスストローブ信号／ＲＡＳに応じて、ローアド
レスＲＡ０〜ＲＡｎ− １を生成する。
列される多数のメモリセルを含む。ローデコーダ１０３
は、ローアドレスＲＡ０〜ＲＡｎ−１に応じて、メモリ
セルアレイ１０１の行を選択する。ローアドレスバッフ
ァ１０５は、外部アドレスＡ ０〜Ａｎ−１をバッファリ
ングする。そして、ローアドレスバッファ１０５は、ロ
ーアドレスストローブ信号／ＲＡＳに応じて、ローアド
レスＲＡ０〜ＲＡｎ− １を生成する。
【００１６】カラムデコーダ１０９は、カラムアドレス
ＣＡ０〜ＣＡｎ−１に応じて、メモリセルアレイ１０１
の行を選択する。カラムアドレスバッファ１１１は、外
部アドレスＡ０〜Ａｎ−１をバッファリングする。そし
て、カラムアドレスバッファ１１１は、カラムアドレス
ストローブ信号／ＣＡＳに応じて、カラムアドレスＣＡ
０〜ＣＡｎ−１を生成する。
ＣＡ０〜ＣＡｎ−１に応じて、メモリセルアレイ１０１
の行を選択する。カラムアドレスバッファ１１１は、外
部アドレスＡ０〜Ａｎ−１をバッファリングする。そし
て、カラムアドレスバッファ１１１は、カラムアドレス
ストローブ信号／ＣＡＳに応じて、カラムアドレスＣＡ
０〜ＣＡｎ−１を生成する。
【００１７】複数のセンスアンプを含むセンスアンプ部
１０７は、カラムアドレスＣＡ０〜ＣＡｎ−１に応じて
選択されたセンスアンプを通じて、入出力回路１１３と
メモリセルアレイ１０１のセルとの間でデータを伝送す
る。
１０７は、カラムアドレスＣＡ０〜ＣＡｎ−１に応じて
選択されたセンスアンプを通じて、入出力回路１１３と
メモリセルアレイ１０１のセルとの間でデータを伝送す
る。
【００１８】モードセットレジスタ１１５は、モードレ
ジスタセット（ＭＲＳ）動作によってプログラミングさ
れる第１ないし第３制御信号ＰＲＣＤ０、ＰＲＣＤ１、
ＰＲＣＤ２を発生する。そして、第１ないし第３制御信
号ＰＲＣＤ０、ＰＲＣＤ１、ＰＲＣＤ２のうち一つの信
号が「ハイ」となる。
ジスタセット（ＭＲＳ）動作によってプログラミングさ
れる第１ないし第３制御信号ＰＲＣＤ０、ＰＲＣＤ１、
ＰＲＣＤ２を発生する。そして、第１ないし第３制御信
号ＰＲＣＤ０、ＰＲＣＤ１、ＰＲＣＤ２のうち一つの信
号が「ハイ」となる。
【００１９】制御回路１１７は、クロック信号ＣＬＫ、
書込みイネーブル信号／ＷＥ、チップ選択信号／ＣＳ、
カラムアドレスストローブ信号／ＣＡＳを入力する。さ
らに、制御回路１１７は、ローアドレスストローブ信号
／ＲＡＳと第１ないし第３制御信号ＰＲＣＤ０、ＰＲＣ
Ｄ１、ＰＲＣＤ２に応じて、内部ＣＡＳ信号ＰＣと内部
書込みイネーブル信号ＰＷＲを発生する。
書込みイネーブル信号／ＷＥ、チップ選択信号／ＣＳ、
カラムアドレスストローブ信号／ＣＡＳを入力する。さ
らに、制御回路１１７は、ローアドレスストローブ信号
／ＲＡＳと第１ないし第３制御信号ＰＲＣＤ０、ＰＲＣ
Ｄ１、ＰＲＣＤ２に応じて、内部ＣＡＳ信号ＰＣと内部
書込みイネーブル信号ＰＷＲを発生する。
【００２０】そして、内部ＣＡＳ信号ＰＣと内部書込み
イネーブル信号ＰＷＲは、入出力回路１１３に提供さ
れ、データの入出力を制御する。図１において、参照符
号ＤＩＮとＤＯＵＴはそれぞれ入力データと出力データ
を示す。
イネーブル信号ＰＷＲは、入出力回路１１３に提供さ
れ、データの入出力を制御する。図１において、参照符
号ＤＩＮとＤＯＵＴはそれぞれ入力データと出力データ
を示す。
【００２１】図２は、図１の制御回路１１７を示すブロ
ック図である。図２を参照すれば、制御回路１１７は、
内部クロック発生回路２０１、／ＣＳバッファ２０３、
／ＣＡＳバッファ２０５、／ＷＥバッファ２０７、内部
チップ選択発生部２０９、／ＲＡＳバッファ２１１、内
部ＣＡＳ発生部２１３、内部書込みイネーブル発生部２
１５を含む。
ック図である。図２を参照すれば、制御回路１１７は、
内部クロック発生回路２０１、／ＣＳバッファ２０３、
／ＣＡＳバッファ２０５、／ＷＥバッファ２０７、内部
チップ選択発生部２０９、／ＲＡＳバッファ２１１、内
部ＣＡＳ発生部２１３、内部書込みイネーブル発生部２
１５を含む。
【００２２】内部クロック発生回路２０１は、外部のク
ロック信号ＣＬＫに同期し、一定のパルス幅を持つ内部
クロック信号ＰＣＬＫを発生する。
ロック信号ＣＬＫに同期し、一定のパルス幅を持つ内部
クロック信号ＰＣＬＫを発生する。
【００２３】／ＣＳバッファ２０３は、チップ選択信号
／ＣＳを取り込んで初期チップ選択信号ＴＣＳを発生す
る。初期チップ選択信号ＴＣＳは、チップ選択信号／Ｃ
Ｓに対して所定の遅延クロック数分だけ遅延した信号で
ある。そして、前記遅延クロック数は、モードセットレ
ジスタ（図１の１１５参照）から供給される第１ないし
第３制御信号ＰＲＣＤ０、ＰＲＣＤ１、ＰＲＣＤ２に応
じて、内部クロック信号ＰＣＬＫの０クロック、１クロ
ック、２クロックに決定されうる。
／ＣＳを取り込んで初期チップ選択信号ＴＣＳを発生す
る。初期チップ選択信号ＴＣＳは、チップ選択信号／Ｃ
Ｓに対して所定の遅延クロック数分だけ遅延した信号で
ある。そして、前記遅延クロック数は、モードセットレ
ジスタ（図１の１１５参照）から供給される第１ないし
第３制御信号ＰＲＣＤ０、ＰＲＣＤ１、ＰＲＣＤ２に応
じて、内部クロック信号ＰＣＬＫの０クロック、１クロ
ック、２クロックに決定されうる。
【００２４】／ＣＡＳバッファ２０５は、カラムアドレ
スストローブ信号／ＣＡＳを取り込んで初期ＣＡＳ信号
ＴＣＡＳを発生する。初期カス信号ＴＣＡＳは、カラム
アドレスストローブ信号／ＣＡＳに対して所定の遅延ク
ロック数分だけ遅延された信号である。／ＷＥバッファ
２０７は、書込みイネーブル信号／ＷＥを取り込んで初
期書込みイネーブル信号ＴＷＥを発生する。初期書込み
イネーブル信号ＴＷＥは、書込みイネーブル信号／ＷＥ
に対して所定の遅延クロック数分だけ遅延された信号で
ある。
スストローブ信号／ＣＡＳを取り込んで初期ＣＡＳ信号
ＴＣＡＳを発生する。初期カス信号ＴＣＡＳは、カラム
アドレスストローブ信号／ＣＡＳに対して所定の遅延ク
ロック数分だけ遅延された信号である。／ＷＥバッファ
２０７は、書込みイネーブル信号／ＷＥを取り込んで初
期書込みイネーブル信号ＴＷＥを発生する。初期書込み
イネーブル信号ＴＷＥは、書込みイネーブル信号／ＷＥ
に対して所定の遅延クロック数分だけ遅延された信号で
ある。
【００２５】／ＣＡＳバッファ２０５と／ＷＥバッファ
２０７における遅延クロック数は、／ＣＳバッファ２０
３における遅延クロック数と同様に、内部クロック信号
ＰＣＬＫを基準にして０クロック、１クロック、２クロ
ックに決定されうる。
２０７における遅延クロック数は、／ＣＳバッファ２０
３における遅延クロック数と同様に、内部クロック信号
ＰＣＬＫを基準にして０クロック、１クロック、２クロ
ックに決定されうる。
【００２６】内部チップ選択発生部２０９は、初期チッ
プ選択信号ＴＣＳを取り込んで、内部クロック信号ＰＣ
ＬＫに応じて、内部チップ選択信号ＰＣＳを発生する。
プ選択信号ＴＣＳを取り込んで、内部クロック信号ＰＣ
ＬＫに応じて、内部チップ選択信号ＰＣＳを発生する。
【００２７】／ＲＡＳバッファ２１１は、ローアドレス
ストローブ信号／ＲＡＳを取り込んで、初期ＲＡＳ信号
ＰＲＡＬを発生する。初期ＲＡＳ信号ＰＲＡＬは、カラ
ムアドレスストローブ信号／ＣＡＳが「ロー」から「ハ
イ」となれば、「ハイ」となる。そして、初期ＲＡＳ信
号ＰＲＡＬはカラム系列の命令が入力される時、「ハ
イ」状態を維持する。
ストローブ信号／ＲＡＳを取り込んで、初期ＲＡＳ信号
ＰＲＡＬを発生する。初期ＲＡＳ信号ＰＲＡＬは、カラ
ムアドレスストローブ信号／ＣＡＳが「ロー」から「ハ
イ」となれば、「ハイ」となる。そして、初期ＲＡＳ信
号ＰＲＡＬはカラム系列の命令が入力される時、「ハ
イ」状態を維持する。
【００２８】内部ＣＡＳ発生部２１３は、初期ＣＡＳ信
号ＴＣＡＳを取り込んで、内部カス信号ＰＣを発生す
る。そして、内部ＣＡＳ信号ＰＣは、内部チップ選択信
号ＰＣＳと初期ＲＡＳ信号ＰＲＡＬが「ハイ」の状態に
おいて、内部クロック信号ＰＣＬＫに応じて発生する。
号ＴＣＡＳを取り込んで、内部カス信号ＰＣを発生す
る。そして、内部ＣＡＳ信号ＰＣは、内部チップ選択信
号ＰＣＳと初期ＲＡＳ信号ＰＲＡＬが「ハイ」の状態に
おいて、内部クロック信号ＰＣＬＫに応じて発生する。
【００２９】内部書込みイネーブル発生部２１５は、初
期書込みイネーブル信号ＴＷＥを取り込んで、内部書込
みイネーブル信号ＰＷＲを発生する。そして、内部書込
みイネーブル信号ＰＷＲは、内部チップ選択信号ＰＣＳ
と初期ＲＡＳ信号ＰＲＡＬが「ハイ」の状態において内
部クロック信号ＰＣＬＫに応じて発生する。
期書込みイネーブル信号ＴＷＥを取り込んで、内部書込
みイネーブル信号ＰＷＲを発生する。そして、内部書込
みイネーブル信号ＰＷＲは、内部チップ選択信号ＰＣＳ
と初期ＲＡＳ信号ＰＲＡＬが「ハイ」の状態において内
部クロック信号ＰＣＬＫに応じて発生する。
【００３０】図３は、図２の／ＣＳバッファ２０３の具
体的な構成例を示す図面であり、この構成例は、図２の
／ＣＡＳバッファ２０５及び／ＷＥバッファ２０７も適
用されうる。本明細書では、説明の便宜のために、／Ｃ
Ｓバッファ２０３を代表として説明する。
体的な構成例を示す図面であり、この構成例は、図２の
／ＣＡＳバッファ２０５及び／ＷＥバッファ２０７も適
用されうる。本明細書では、説明の便宜のために、／Ｃ
Ｓバッファ２０３を代表として説明する。
【００３１】図３を参照すれば、／ＣＳバッファ２０３
は、バッファ部３０１、信号伝送部３０３、ラッチ部３
０５よりなる。バッファ部３０１は、チップ選択信号／
ＣＳを取り込んでバッファリングし、バッファリング信
号ＳＩＧＢＵＦを出力する。そして、バッファリング信
号ＳＩＧＢＵＦは、信号伝送部３０３に提供される。信
号伝送部３０３は、入力されるバッファリング信号ＳＩ
ＧＢＵＦを所定の遅延クロックで遅延させる。遅延クロ
ックは、モードセットレジスタ１１５（図１参照）から
提供される第１ないし第３制御信号ＰＲＣＤ０、ＰＲＣ
Ｄ１、ＰＲＣＤ２により決定される。第１ないし第３制
御信号ＰＲＣＤ０、ＰＲＣＤ１、ＰＲＣＤ２は、モード
レジスタセットの動作時に、モードセットレジスタ１１
５にプログラミングされる値である。そして、第１ない
し第３制御信号ＰＲＣＤ０、ＰＲＣＤ１、ＰＲＣＤ２
は、それぞれ、カラム系列の命令の遅延が０クロック、
１クロック、２クロックである時、「ハイ」となる。
は、バッファ部３０１、信号伝送部３０３、ラッチ部３
０５よりなる。バッファ部３０１は、チップ選択信号／
ＣＳを取り込んでバッファリングし、バッファリング信
号ＳＩＧＢＵＦを出力する。そして、バッファリング信
号ＳＩＧＢＵＦは、信号伝送部３０３に提供される。信
号伝送部３０３は、入力されるバッファリング信号ＳＩ
ＧＢＵＦを所定の遅延クロックで遅延させる。遅延クロ
ックは、モードセットレジスタ１１５（図１参照）から
提供される第１ないし第３制御信号ＰＲＣＤ０、ＰＲＣ
Ｄ１、ＰＲＣＤ２により決定される。第１ないし第３制
御信号ＰＲＣＤ０、ＰＲＣＤ１、ＰＲＣＤ２は、モード
レジスタセットの動作時に、モードセットレジスタ１１
５にプログラミングされる値である。そして、第１ない
し第３制御信号ＰＲＣＤ０、ＰＲＣＤ１、ＰＲＣＤ２
は、それぞれ、カラム系列の命令の遅延が０クロック、
１クロック、２クロックである時、「ハイ」となる。
【００３２】すなわち、第１制御信号ＰＲＣＤ０が「ハ
イ」の場合には、カラム系列の命令が入力されると、半
導体メモリ装置が直ちに動作を開始することを意味す
る。従って、第１制御信号ＰＲＣＤ０が「ハイ」なら
ば、本発明の半導体メモリ装置は、既存の半導体メモリ
装置のように遅延させることなく、動作する。
イ」の場合には、カラム系列の命令が入力されると、半
導体メモリ装置が直ちに動作を開始することを意味す
る。従って、第１制御信号ＰＲＣＤ０が「ハイ」なら
ば、本発明の半導体メモリ装置は、既存の半導体メモリ
装置のように遅延させることなく、動作する。
【００３３】また、第２制御信号ＰＲＣＤ１が「ハイ」
ならば、本発明の半導体メモリ装置は、カラム系列の命
令の入力から１クロック分だけ遅延して動作を開始す
る。従って、本発明の半導体メモリ装置は、カラム系列
の命令が既存の半導体メモリ装置のカラム系列の入力よ
りも１クロック先に入力されても正常に動作する。
ならば、本発明の半導体メモリ装置は、カラム系列の命
令の入力から１クロック分だけ遅延して動作を開始す
る。従って、本発明の半導体メモリ装置は、カラム系列
の命令が既存の半導体メモリ装置のカラム系列の入力よ
りも１クロック先に入力されても正常に動作する。
【００３４】また、第３制御信号ＰＲＣＤ２が「ハイ」
ならば、本発明の半導体メモリ装置では、カラム系列の
命令が従来の半導体メモリ装置よりも２クロック先に入
力されても正常に動作する。
ならば、本発明の半導体メモリ装置では、カラム系列の
命令が従来の半導体メモリ装置よりも２クロック先に入
力されても正常に動作する。
【００３５】信号伝送部３０３は、第１、第２及び第３
伝送部３０７、３２７、３４７より構成される。第１伝
送部３０７は、第１制御信号ＰＲＣＤ０が「ハイ」であ
る時、バッファリング信号ＳＩＧＢＵＦを遅延させずに
ラッチ部３０５に提供する。そして、第２伝送部３２７
は、第２制御信号ＰＲＣＤ１が「ハイ」である時、バッ
ファリング信号ＳＩＧＢＵＦを内部クロック信号ＰＣＬ
Ｋの１クロック分だけ遅延させてラッチ部３０５に提供
する。
伝送部３０７、３２７、３４７より構成される。第１伝
送部３０７は、第１制御信号ＰＲＣＤ０が「ハイ」であ
る時、バッファリング信号ＳＩＧＢＵＦを遅延させずに
ラッチ部３０５に提供する。そして、第２伝送部３２７
は、第２制御信号ＰＲＣＤ１が「ハイ」である時、バッ
ファリング信号ＳＩＧＢＵＦを内部クロック信号ＰＣＬ
Ｋの１クロック分だけ遅延させてラッチ部３０５に提供
する。
【００３６】第２伝送部３２７は、伝送スイッチ３３
１、ラッチ部３３３、遅延部３３５及びクロック遅延部
３３７で構成される。伝送スイッチ３３１は、「ハイ」
状態の第２制御信号ＰＲＣＤ１に応じて、バッファリン
グ信号ＳＩＧＢＵＦを伝送する。クロック遅延部３３７
は、バッファリング信号ＳＩＧＢＵＦがラッチ部３３３
及び遅延部３３５を経た信号を入力信号とする。クロッ
ク遅延部３３７は、遅延部３３５の出力信号を内部クロ
ック信号ＰＣＬＫに応じてラッチ部３０５に伝送する。
すなわち、クロック遅延部３３７に入力される遅延部３
３５の出力信号は、内部クロック信号ＰＣＬＫが「ハ
イ」から「ロー」そして再び「ハイ」になる時、ラッチ
部３０５に伝送される。従って、クロック遅延部３３７
は、内部クロック信号ＰＣＬＫを基準として、入力され
る信号を１クロックだけ遅延させる。
１、ラッチ部３３３、遅延部３３５及びクロック遅延部
３３７で構成される。伝送スイッチ３３１は、「ハイ」
状態の第２制御信号ＰＲＣＤ１に応じて、バッファリン
グ信号ＳＩＧＢＵＦを伝送する。クロック遅延部３３７
は、バッファリング信号ＳＩＧＢＵＦがラッチ部３３３
及び遅延部３３５を経た信号を入力信号とする。クロッ
ク遅延部３３７は、遅延部３３５の出力信号を内部クロ
ック信号ＰＣＬＫに応じてラッチ部３０５に伝送する。
すなわち、クロック遅延部３３７に入力される遅延部３
３５の出力信号は、内部クロック信号ＰＣＬＫが「ハ
イ」から「ロー」そして再び「ハイ」になる時、ラッチ
部３０５に伝送される。従って、クロック遅延部３３７
は、内部クロック信号ＰＣＬＫを基準として、入力され
る信号を１クロックだけ遅延させる。
【００３７】第２伝送部３２７のラッチ部３３３及び遅
延部３３５は、カラム系列の命令信号と内部クロック信
号ＰＣＬＫとの間のセットアップ時間とホールド時間と
を調節する。
延部３３５は、カラム系列の命令信号と内部クロック信
号ＰＣＬＫとの間のセットアップ時間とホールド時間と
を調節する。
【００３８】第３伝送部３４７は、第３制御信号ＰＲＣ
Ｄ２が「ハイ」である時、バッファリング信号ＳＩＧＢ
ＵＦを内部クロック信号ＰＣＬＫの２クロック分だけ遅
延させてラッチ部３０５に提供する。
Ｄ２が「ハイ」である時、バッファリング信号ＳＩＧＢ
ＵＦを内部クロック信号ＰＣＬＫの２クロック分だけ遅
延させてラッチ部３０５に提供する。
【００３９】第３伝送部３４７の構成は第２伝送部３３
７の構成と似ている。ただし、第３伝送部３４７を構成
する遅延クロック部３５７は、第２伝送部３２７を構成
する遅延クロック部３３７とは違い、入力される信号を
内部クロック信号ＰＣＬＫを基準にして２クロック分だ
け遅延させる。
７の構成と似ている。ただし、第３伝送部３４７を構成
する遅延クロック部３５７は、第２伝送部３２７を構成
する遅延クロック部３３７とは違い、入力される信号を
内部クロック信号ＰＣＬＫを基準にして２クロック分だ
け遅延させる。
【００４０】図４は、図２の内部チップ選択発生部２０
９の具体的な構成例を示す図面である。図４を参照すれ
ば、内部チップ選択発生部２０９は、インバータ４０
１、遅延部４０３、伝送トランジスタ４０５及びラッチ
部４０７より構成される。内部チップ選択発生部２０９
は、内部クロック信号ＰＣＬＫの「ハイ」に応じて、初
期チップ選択信号ＴＣＳをラッチし、内部チップ選択信
号ＰＣＳを発生する。
９の具体的な構成例を示す図面である。図４を参照すれ
ば、内部チップ選択発生部２０９は、インバータ４０
１、遅延部４０３、伝送トランジスタ４０５及びラッチ
部４０７より構成される。内部チップ選択発生部２０９
は、内部クロック信号ＰＣＬＫの「ハイ」に応じて、初
期チップ選択信号ＴＣＳをラッチし、内部チップ選択信
号ＰＣＳを発生する。
【００４１】図５は、図２の内部ＣＡＳ発生部２１３の
具体的な構成例を示す図面であり、この構成例は、図２
の内部書込みイネーブル発生部２１５にも適用されう
る。本明細書では、説明の便宜のために、内部ＣＡＳ発
生部２１３を代表として説明する。
具体的な構成例を示す図面であり、この構成例は、図２
の内部書込みイネーブル発生部２１５にも適用されう
る。本明細書では、説明の便宜のために、内部ＣＡＳ発
生部２１３を代表として説明する。
【００４２】図５を参照すれば、内部ＣＡＳ発生部２１
３は、遅延部５０１、インバータ５０３、第１伝送トラ
ンジスタ５０５、第１ラッチ部５０７、第２伝送トラン
ジスタ５０９及び第２ラッチ部５１１より構成される。
内部ＣＡＳ発生部２１３は、初期ＣＡＳ信号ＰＲＡＬと
内部チップ選択信号ＰＣＳが「ハイ」である時にイネー
ブルされる。そして、第１伝送トランジスタ５０５は、
内部クロック信号ＰＣＬＫの立下がりエッジに応答し
て、遅延部５０１とインバータ５０３を経た初期ＣＡＳ
信号ＴＣＡＳを伝送する。そして、第１ラッチ部５０７
は、第１伝送トランジスタ５０５により伝送された信号
をラッチする。
３は、遅延部５０１、インバータ５０３、第１伝送トラ
ンジスタ５０５、第１ラッチ部５０７、第２伝送トラン
ジスタ５０９及び第２ラッチ部５１１より構成される。
内部ＣＡＳ発生部２１３は、初期ＣＡＳ信号ＰＲＡＬと
内部チップ選択信号ＰＣＳが「ハイ」である時にイネー
ブルされる。そして、第１伝送トランジスタ５０５は、
内部クロック信号ＰＣＬＫの立下がりエッジに応答し
て、遅延部５０１とインバータ５０３を経た初期ＣＡＳ
信号ＴＣＡＳを伝送する。そして、第１ラッチ部５０７
は、第１伝送トランジスタ５０５により伝送された信号
をラッチする。
【００４３】そして、第２伝送トランジスタ５０９は、
内部クロック信号ＰＣＬＫの立上がりエッジに応答し
て、第１ラッチ部５０７によりラッチされた信号を伝送
する。そして、第２ラッチ部５１１は、第２伝送トラン
ジスタ５０９により伝送された信号をラッチする。
内部クロック信号ＰＣＬＫの立上がりエッジに応答し
て、第１ラッチ部５０７によりラッチされた信号を伝送
する。そして、第２ラッチ部５１１は、第２伝送トラン
ジスタ５０９により伝送された信号をラッチする。
【００４４】図６は、第１制御信号ＰＲＣＤ０が「ハ
イ」の場合における図２の主要信号のタイミング図であ
る。図６を参照すれば、内部ＣＡＳ信号ＰＣと内部書込
みイネーブル信号ＰＷＲは、カラム系列の命令が入力さ
れるｔ１の時点から遅延せずに「ハイ」に活性化され
る。従って、図６の場合には、カラム系列の命令が遅延
せずに入力されることが分かる。
イ」の場合における図２の主要信号のタイミング図であ
る。図６を参照すれば、内部ＣＡＳ信号ＰＣと内部書込
みイネーブル信号ＰＷＲは、カラム系列の命令が入力さ
れるｔ１の時点から遅延せずに「ハイ」に活性化され
る。従って、図６の場合には、カラム系列の命令が遅延
せずに入力されることが分かる。
【００４５】図７は、第２制御信号ＰＲＣＤ１が「ハ
イ」の場合における図２の主要信号のタイミング図であ
る。図７を参照すれば、内部ＣＡＳ信号ＰＣと内部書込
みイネーブル信号ＰＷＲは、カラム系列の命令が入力さ
れるｔ２の時点から１クロック分だけ遅延されて「ハ
イ」に活性化される。従って、図７の場合には、カラム
系列の命令は入力時点から１クロック分だけ遅延されて
入力されたような作動をするのが分かる。
イ」の場合における図２の主要信号のタイミング図であ
る。図７を参照すれば、内部ＣＡＳ信号ＰＣと内部書込
みイネーブル信号ＰＷＲは、カラム系列の命令が入力さ
れるｔ２の時点から１クロック分だけ遅延されて「ハ
イ」に活性化される。従って、図７の場合には、カラム
系列の命令は入力時点から１クロック分だけ遅延されて
入力されたような作動をするのが分かる。
【００４６】図８は、第３制御信号ＰＲＣＤ２が「ハ
イ」の場合における図２の主要信号のタイミング図であ
る。図８を参照すれば、内部ＣＡＳ信号ＰＣと内部書込
みイネーブル信号ＰＷＲは、カラム系列の命令が入力さ
れるｔ３時点から２クロック分だけ遅延されて「ハイ」
に活性化される。従って、図８の場合には、カラム系列
の命令が２クロック遅延されて入力されることが分か
る。
イ」の場合における図２の主要信号のタイミング図であ
る。図８を参照すれば、内部ＣＡＳ信号ＰＣと内部書込
みイネーブル信号ＰＷＲは、カラム系列の命令が入力さ
れるｔ３時点から２クロック分だけ遅延されて「ハイ」
に活性化される。従って、図８の場合には、カラム系列
の命令が２クロック遅延されて入力されることが分か
る。
【００４７】本発明の望ましい実施形態による半導体メ
モリ装置は、ロー系列の命令からカラム系列の命令を入
力までを多様に制御することができる。すなわち、チッ
プ選択信号／ＣＳ、カラムアドレスストローブ信号／Ｃ
ＡＳ、書込みイネーブル信号／ＷＥを入力するバッファ
がモードセットレジスタ１１５から提供される第１ない
し第３制御信号ＰＲＣＤ０、ＰＲＣＤ１、ＰＲＣＤ２に
従って制御され、内部ＣＡＳ信号ＰＣと内部書込みイネ
ーブル信号ＰＷＲが活性化される時点が可変である。
モリ装置は、ロー系列の命令からカラム系列の命令を入
力までを多様に制御することができる。すなわち、チッ
プ選択信号／ＣＳ、カラムアドレスストローブ信号／Ｃ
ＡＳ、書込みイネーブル信号／ＷＥを入力するバッファ
がモードセットレジスタ１１５から提供される第１ない
し第３制御信号ＰＲＣＤ０、ＰＲＣＤ１、ＰＲＣＤ２に
従って制御され、内部ＣＡＳ信号ＰＣと内部書込みイネ
ーブル信号ＰＷＲが活性化される時点が可変である。
【００４８】本発明の技術的思想によるカラム系列の命
令の入力時点の制御技術は、既存のカラム系列の命令の
入力時点の制御技術に比べ、簡単に実現することができ
るという長所を持つ。さらに、本発明の半導体メモリ装
置は、ｔＲＣＤが調節されていないカラム系列の命令が
印加されても、内部的にカラム系列の命令が遅延されて
ｔＲＣＤを守る。
令の入力時点の制御技術は、既存のカラム系列の命令の
入力時点の制御技術に比べ、簡単に実現することができ
るという長所を持つ。さらに、本発明の半導体メモリ装
置は、ｔＲＣＤが調節されていないカラム系列の命令が
印加されても、内部的にカラム系列の命令が遅延されて
ｔＲＣＤを守る。
【００４９】本発明は、図面に図示された特定の実施形
態を参考として説明されたが、これは例示的なものに過
ぎずに、本技術分野の通常の知識を持った者ならばこれ
から多様な変形及び均等な他実施形態が可能だという点
を理解することができる。従って、本発明の真の技術的
な請求範囲の技術的思想により定められなければいであ
ろう。
態を参考として説明されたが、これは例示的なものに過
ぎずに、本技術分野の通常の知識を持った者ならばこれ
から多様な変形及び均等な他実施形態が可能だという点
を理解することができる。従って、本発明の真の技術的
な請求範囲の技術的思想により定められなければいであ
ろう。
【００５０】
【発明の効果】本発明の半導体メモリ装置によれば、カ
ラム系列の命令の入力時点が多様に制御されうる。そし
て、本発明の半導体メモリ装置によれば、ｔＲＣＤと関
係なく内部的にカラム系列の命令が遅延されて内部的に
ｔＲＣＤを守ることができる。従って、本発明の半導体
メモリ装置によれば、ロー系列の命令の入力とカラム系
列の命令の入力との間の遅延時間の制約が緩和されう
る。
ラム系列の命令の入力時点が多様に制御されうる。そし
て、本発明の半導体メモリ装置によれば、ｔＲＣＤと関
係なく内部的にカラム系列の命令が遅延されて内部的に
ｔＲＣＤを守ることができる。従って、本発明の半導体
メモリ装置によれば、ロー系列の命令の入力とカラム系
列の命令の入力との間の遅延時間の制約が緩和されう
る。
【００５１】さらに、本発明のバッファ及び信号の伝送
回路は、本発明のカス命令の動作遅延機能を具備した半
導体メモリ装置に適用されうる。
回路は、本発明のカス命令の動作遅延機能を具備した半
導体メモリ装置に適用されうる。
【図１】本発明の望ましい実施形態によるＣＡＳ命令の
動作遅延機能を具備した半導体メモリ装置を概略的に示
すブロック図である。
動作遅延機能を具備した半導体メモリ装置を概略的に示
すブロック図である。
【図２】図１の制御回路を示すブロック図である。
【図３】図２の／ＣＳバッファの具体的な構成例を示す
図面である（この構成例は、図２の／ＣＡＳバッファ及
び／ＷＥバッファにも適用されうる）。
図面である（この構成例は、図２の／ＣＡＳバッファ及
び／ＷＥバッファにも適用されうる）。
【図４】図２の内部チップ選択発生部の具体的な構成例
を示す図面である。
を示す図面である。
【図５】図２の内部カス発生部の具体的な構成例を示す
図面である（この構成例は、図２の内部書込みイネーブ
ル発生部も適用されうる）。
図面である（この構成例は、図２の内部書込みイネーブ
ル発生部も適用されうる）。
【図６】第１制御信号が「ハイ」の場合における図２の
主要信号のタイミング図である。
主要信号のタイミング図である。
【図７】第２制御信号が「ハイ」の場合における図２の
主要信号のタイミング図である。
主要信号のタイミング図である。
【図８】第３制御信号が「ハイ」の場合における図２の
主要信号のタイミング図である。
主要信号のタイミング図である。
１０１ セルアレイ １０３ ローデコーダ １０５ ローアドレスバッファ １０７ センスアンプ部 １０９ カラムデコーダ １１１ カラムアドレスバッファ １１３ 出入力回路 １１５ モードセットレジスタ １１７ 制御回路
Claims (23)
- 【請求項１】 取り込んだ入力信号を送信する信号伝送
回路において、 前記入力信号を遅延させて送信する、互いに異なる遅延
クロック数を持つ複数の伝送部を具備し、 少なくとも一つの前記伝送部は、 対応する制御信号に応じて、前記入力信号を伝送する伝
送スイッチと、 前記対応する制御信号に応じてイネーブルされ、所定の
クロック信号に応じて、前記伝送スイッチから伝送され
る前記入力信号を対応する遅延クロック数分だけ遅延さ
せて伝送するクロック遅延部とを有することを特徴とす
る信号伝送回路。 - 【請求項２】 前記少なくとも一つの伝送部は、さら
に、前記伝送スイッチと前記クロック遅延部との間に配
置され、前記伝送スイッチにより伝送された前記入力信
号をラッチし遅延させるラッチ部及び遅延部を具備する
ことを特徴とする請求項１に記載の信号伝送回路。 - 【請求項３】 前記クロック遅延部は、 前記対応する制御信号に応じてイネーブルされ、前記ク
ロック信号の第１状態に応じて、前記伝送スイッチから
伝送される前記入力信号を伝送する第１伝送ゲートと、 前記第１伝送ゲートにより伝送される信号をラッチする
第１ラッチと、 前記制御信号に応じてイネーブルされ、前記クロック信
号の第２状態に応じて、前記第１ラッチによりラッチさ
れた信号を伝送する第２伝送ゲートと、 前記第２伝送ゲートにより伝送される信号をラッチする
第２ラッチと、 前記制御信号に応じてイネーブルされ、前記クロック信
号の第１状態に応じて、前記第２ラッチによりラッチさ
れる信号を伝送する第３伝送ゲートをと具備することを
特徴とする請求項１に記載の信号伝送回路。 - 【請求項４】 前記少なくとも一つの伝送部は、さら
に、前記伝送スイッチと前記クロック遅延部との間に配
置され、前記伝送スイッチにより伝送された前記入力信
号をラッチし遅延させるラッチ部及び遅延部を具備する
ことを特徴とする請求項３に記載の信号伝送回路。 - 【請求項５】 モードレジスタセット回路を持つ半導体
メモリ装置のバッファにおいて、 入力される信号を所定の遅延クロック数分だけ遅延させ
て伝送する信号伝送部を具備し、 前記モードレジスタセット回路が発生する所定の制御信
号に応じて前記遅延クロック数が決定されることを特徴
とする半導体メモリ装置のバッファ。 - 【請求項６】 前記バッファは、取り込んだ入力信号を
バッファリングして前記信号伝送部に提供するバッファ
部をさらに具備することを特徴とする請求項５に記載の
半導体メモリ装置のバッファ。 - 【請求項７】 前記バッファは、前記信号伝送部から伝
送される信号をラッチするラッチ部をさらに具備するこ
とを特徴とする請求項５に記載の半導体メモリ装置のバ
ッファ。 - 【請求項８】 前記信号伝送部は、前記バッファリング
信号を遅延させて送信する、互いに異なる遅延クロック
を持つ複数の伝送部を具備し、 少なくとも一つの前記伝送部は、 対応する制御信号に応じて、前記入力信号を伝送する伝
送スイッチと、 前記制御信号に応じてイネーブルされ、所定のクロック
信号に応じて、前記伝送スイッチから伝送される前記入
力信号を前記遅延クロック数分だけ遅延させて伝送する
クロック遅延部とを有することを特徴とする請求項５に
記載の半導体メモリ装置のバッファ。 - 【請求項９】 前記クロック遅延部は、 前記制御信号に応じてイネーブルされ、前記クロック信
号の第１状態に応じて、前記伝送スイッチから伝送され
る前記入力信号を伝送する第１伝送ゲートと、 前記第１伝送ゲートにより伝送される信号をラッチする
第１ラッチと、 前記制御信号に応じてイネーブルされ、前記クロック信
号の第２状態に応じて、前記第１ラッチによりラッチさ
れる信号を伝送する第２伝送ゲートと、 前記第２伝送ゲートにより伝送される信号をラッチする
第２ラッチと、 前記制御信号に応じてイネーブルされ、前記クロック信
号の第１状態に応じて、前記第２ラッチによりラッチさ
れる信号を伝送する第３伝送ゲートとを具備することを
特徴とする請求項８に記載の半導体メモリ装置のバッフ
ァ。 - 【請求項１０】 半導体メモリ装置において、 ＲＡＳ命令からＣＡＳ命令が入力されるまでの遅延時間
に対するプログラミング入力が可能で、複数の制御信号
を提供するモードセットレジスタであり、前記複数の制
御信号のうち一つを前記遅延時間に対応して活性化する
前記モードセットレジスタと、 所定の／ＣＡＳ信号を取り込んでバッファリングする／
ＣＡＳバッファであり、前記制御信号に応じて所定の遅
延クロック数分だけ前記／ＣＡＳ信号を遅延させる前記
／ＣＡＳバッファと、 所定の／ＣＳ信号を取り込んでバッファリングする／Ｃ
Ｓバッファであり、前記制御信号に応じて前記遅延クロ
ック数分だけ前記／ＣＳ信号を遅延させる前記／ＣＳバ
ッファと、 所定の／ＷＥ信号を取り込んでバッファリングする／Ｗ
Ｅバッファであり、前記制御信号に応じて前記遅延クロ
ック数分だけ前記／ＷＥ信号を遅延させる前記／ＷＥバ
ッファをと具備することを特徴とする半導体メモリ装
置。 - 【請求項１１】 前記／ＣＡＳバッファ、前記／ＣＳバ
ッファ及び前記／ＷＥバッファのそれぞれは、 取り込んだ入力信号を遅延させて送信する、互いに異な
る遅延クロックを持つ多数の伝送部を具備し、 少なくとも一つの前記伝送部は、 対応する制御信号に応じて、前記入力信号を伝送する伝
送スイッチと、 前記制御信号に応じてイネーブルされ、所定のクロック
信号に応じて、前記伝送スイッチから伝送される前記入
力信号を前記遅延クロック数分だけ遅延させて出力端に
伝送するクロック遅延部とを有することを特徴とする請
求項１０に記載の半導体メモリ装置。 - 【請求項１２】 前記クロック遅延部は、 前記制御信号に応じてイネーブルされ、前記クロック信
号の第１状態に応じて、前記伝送スイッチから伝送され
る前記入力信号を伝送する第１伝送ゲートと、 前記第１伝送ゲートにより伝送される信号をラッチする
第１ラッチと、 前記制御信号に応じてイネーブルされ、前記クロック信
号の第２状態に応じて 、前記第１ラッチによりラッチされる信号を伝送する第
２伝送ゲートと、 前記第２伝送ゲートにより伝送される信号をラッチする
第２ラッチと、 前記制御信号に応じてイネーブルされ、前記クロック信
号の第１状態に応じて、前記第２ラッチによりラッチさ
れる信号を伝送する第３伝送ゲートとを具備することを
特徴とする請求項１１に記載の半導体メモリ装置。 - 【請求項１３】 半導体メモリ装置において、 外部ロー系列の命令、前記外部ロー系列の命令からの遅
延がｔＲＣＤｍｉｎ（最小ＲＡＳ入力後ＣＡＳ入力遅延
時間）より小さい外部カラム系列の命令、及び、前記外
部カラム系列の命令に応じて時間間隔が決められた少な
くとも一つの制御信号に応答し、 対応する前記外部ロー系列の命令に比べて少なくともｔ
ＲＣＤｍｉｎだけ遅延させた内部カラム系列の命令を発
し、前記半導体メモリ装置内でｔＲＣＤｍｉｎを確保す
る制御回路を備えることを特徴とする半導体メモリ装
置。 - 【請求項１４】 前記少なくとも一つの制御信号は、内
部クロック信号の周期の整数倍に前記時間間隔を決定
し、前記時間間隔は、前記外部カラム系列の命令からの
前記内部カラム系列の命令の遅延を決定することを特徴
とする請求項１３に記載の半導体メモリ装置。 - 【請求項１５】 前記半導体メモリ装置は、前記少なく
とも一つの制御信号を発生する３つのモードレジスタを
さらに備えることを特徴とする請求項１３に記載の半導
体メモリ装置。 - 【請求項１６】 前記制御回路は、外部チップ選択信号
（／ＣＳ）に応答し、 前記外部カラム系列の命令は、外部カラムアドレスのス
トローブ信号（／ＣＡＳ）あるいは外部書込みイネーブ
ル信号（／ＷＥ）であり、 前記外部ロー系列の命令は、ローアドレスのストローブ
信号（／ＲＡＳ）であることを特徴とする請求項１３に
記載の半導体メモリ装置。 - 【請求項１７】 前記制御回路は、 前記少なくとも一つの制御信号、内部クロック信号及び
前記外部カラム系列の命令に応答して初期カラム系列の
命令を発生する、カラム系列の命令信号のバッファと、 前記初期カラム系列の命令、前記内部クロック信号及び
内部チップ選択信号に応答して内部カラム系列の命令を
発する、内部カラム系列の命令信号の発生器を備えるこ
とを特徴とする請求項１３に記載の半導体メモリ装置。 - 【請求項１８】 前記半導体メモリ装置は、 前記外部ロー系列の命令に応答して初期ロー系列の命令
を発生する、ロー系列の命令信号のバッファをさらに備
え、 前記内部カラム系列の命令信号の発生器は、前記初期ロ
ー系列の命令に応答することを特徴とする請求項１７に
記載の半導体メモリ装置。 - 【請求項１９】 前記半導体メモリ装置は、 前記少なくとも一つの制御信号、前記内部クロック信号
及び外部チップ選択信号に応答して初期チップ選択信号
を発生する、チップ選択信号のバッファと、 前記初期チップの選択信号及び前記内部クロック信号に
応答して前記内部チップの選択信号を発生する内部チッ
プの選択信号の発生器をさらに備えることを特徴とする
請求項１８に記載の半導体メモリ装置。 - 【請求項２０】 前記半導体メモリ装置は、前記少なく
とも一つの制御信号を発生する３つのモードレジスタを
さらに備えることを特徴とする請求項１９に記載の半導
体メモリ装置。 - 【請求項２１】 前記制御回路は、 前記少なくとも一つの制御信号、内部クロック信号及び
前記外部カラム系列の命令に応答して初期カラム系列の
命令を発生する、カラム系列の命令信号のバッファと、 前記初期カラム系列の命令、前記内部クロック信号及び
内部チップの選択信号に応答して内部カラム系列の命令
を発生する、初期カラム系列の命令信号の発生器を備え
ることを特徴とする請求項１４に記載の半導体メモリ装
置。 - 【請求項２２】 前記半導体メモリ装置は、 前記外部ロー系列の命令に応答して初期ロー系列の命令
を発生する、ロー系列の命令信号のバッファをさらに備
え、 前記内部カラム系列の命令信号の発生器は、前記内部ロ
ー系列の命令に応答することを特徴とする請求項２１に
記載の半導体メモリ装置。 - 【請求項２３】 前記半導体メモリ装置は、 前記少なくとも一つの制御信号、前記内部クロック信号
及び外部チップの選択信号に応答して初期チップ選択信
号を発生する、チップ選択信号のバッファと、 前記内部チップ選択信号及び前記内部クロック信号に応
答して前記内部チップの選択信号を発生する、内部チッ
プの選択信号の発生器をさらに備えることを特徴とする
請求項２２に記載の半導体メモリ装置。
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