JP2007095260A - 半導体メモリ装置 - Google Patents

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Abstract

【課題】多重ＯＤＴ抵抗を備えて読み出し／書き込み動作時に複数のメモリモジュールまたはメモリランクに独立したＯＤＴ抵抗を割り当て、チャネルインピーダンスを最適化させる半導体メモリ装置を提供すること。
【解決手段】外部から印加されるコード制御信号に応じて複数のコード信号を出力するコードチャネルと、チップ選択信号とオンダイターミネーション制御信号と前記複数のコード信号をデコードしてターミネーション抵抗値を選択するための複数の選択信号を出力するターミネーション抵抗デコーダと、前記複数の選択信号に応じてデータの出力端に互いに異なるターミネーション抵抗値を出力するＯＤＴ部とを備える。
【選択図】図３

Description

本発明は、半導体メモリ装置に関し、特に、読み出し／書き込み動作時に多重ＯＤＴ（Ｏｎ Ｄｉｅ Ｔｅｒｍｉｎａｔｉｏｎ）抵抗を備えてデータバスト動作中にターミネーションの組み合わせを変更することで、チャネルインピーダンスを最適化させることができる技術に関する。
通常、半導体メモリ装置は、論理的に区分される位置を持つ格納場所がそれぞれのアドレスを有しており、前記格納場所は、ローアドレス及びコラムアドレスの２つの軸から構成された行列を有するメモリアレイを備える。また、半導体メモリ装置は、前記メモリアレイにデータを格納（write）し、読み出す（read）ための機能を行うために、論理回路、命令、アドレス及びデータの移動通路（インターフェース）を備えていなければならない。
半導体メモリ装置は、デスクトップパソコン及びラップトップなど主記憶装置を必要とするコンピューティング分野に適用され、デジタルコンバージェンス分野及びデジタル・ホーム・アプライアンスなどへと、その応用分野が拡大しつつあるのが現状である。
このような半導体メモリ装置の名称は、メモリアレイを構成する格納単位（Ｃｅｌｌ、Ｓｔｏｒａｇｅ ｃｅｌｌ）の種類によって決定されるが、最も商業的な半導体メモリ格納装置はＤＲＡＭメモリ装置である。
図１は、従来のＤＲＡＭメモリ装置に関する構成図である。
図１に示すように、従来のＤＲＡＭメモリ装置は、コマンド入力バッファ１０、アドレス入力バッファ１１、ＯＤＴ受信部１２、ローアドレスマルチプレクサ１３、アドレスルータ１４、コマンドデコーダコマンドデコーダ１５、ＲＴＴ（Ｔｅｒｍｉｎａｔｉｏｎ Ｒｅｇｉｓｔｅｒ）デコーダ及びＭＲＳ（Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ Ｓｅｔ）１６、メモリバンク１７、Ｘ−デコーダ１８、Ｙ−デコーダ１９、Ｉ／Ｏ増幅器アレイ２０、Ｉ／Ｏレジスタ２１及びＯＤＴ部２２を備える。
このようなＤＲＡＭメモリ装置の機能的な構成は、大きく分けてメモリセルアレイを含むＤＲＡＭコアアレイ、データのアクセス及び制御信号を提供する周辺回路ブロック及びデータ、制御信号、アドレスなどを伝送するＤＲＡＭインターフェース装置などに分類される。
ここで、ＤＲＡＭコアアレイは、データを格納し参照することが可能であり、このような動作は、ランダムに与えられたアドレスに反応してアクセス位置が決定される。そして、ＤＲＡＭインターフェース装置を構成する一部分であるコマンド入力バッファ及びアドレス入力バッファがタイミングとデータの位置情報を提供する。また、ＤＲＡＭインターフェース装置を構成する一部分であるデータ入／出力バッファは、選択されたメモリセルアレイにデータを格納したり、選択されたメモリセルアレイからデータを参照したりする時、データの移動通路としての機能を行う。
前述のように、ＤＲＡＭメモリ装置は、メモリセルアレイを含むＤＲＡＭコアアレイを有しており、この時、各メモリセルは１つのトランジスタとキャパシタとから構成されている。そのため、ＤＲＡＭメモリ装置はデータを格納してから一定の時間が経つと、そのデータが消失し、周期的なリフレッシュ動作を行わなければならないという短所がある。しかしながら、ＤＲＡＭメモリ装置は、同じ容量容量のセルアレイを構成する場合に、相対的に省スペース化と低コスト化が実現できるという側面から、前述した短所にもかかわらず、最も広く用いられる半導体メモリとなっている。
このような半導体メモリ装置に含まれる論理回路は、様々な形態の動作を具現するものであって、各種のデコーダ、カウンタ、及び論理組合せ回路などを意味する。ここで、半導体メモリ装置においては、メモリ機能が最も重要な要素ではあるものの、このようなメモリ機能が効果的に行われるには、最小限の論理回路が必要とされ、メモリ装置で求められる機能に応じて、それぞれ異なる形態の論理回路が具現される。
また、半導体メモリ装置の情報が移動する通路として定義されるＤＲＡＭインターフェース装置とは、半導体メモリ装置にデータを読み書きする動作を行うように、命令（またはプロトコル）、アドレス、データの情報が移動する通路のことをいう。このようなＤＲＡＭインターフェース装置は、通常、独立したパッケージから構成されるそれぞれの半導体装置どうしの信号伝達体系を構成する理論、物理的な構成要素、及び各種のタイミング情報を包括する。
前述したＤＲＡＭインターフェース装置の基本的な構成は、ドライバ、トランシーバなどを含む出力バッファと、バス、及び受信器などを含む入力バッファとから構成される。ＤＲＡＭインターフェース装置において、データまたは他の信号をやり取りする速度を、通常、動作周波数で表し、伝送されるデータの容量を単位時間を基準に換算してバンド幅単位で表すこともある。したがって、ＤＲＡＭインターフェース装置の最終の目標は、速い速度で安全にデータを伝送することにある。
図２は、このような構成を有する従来の半導体メモリ装置に関する動作タイミング図である。
図２の動作タイミング図を参照すれば、従来の半導体メモリ装置は、ＭＲＳに予め設定されたコード（ＡＤＤ）に応じて、ＯＤＴ制御信号ＯＤＴをイネーブルさせる。そうすると、ＯＤＴ制御信号のイネーブル区間の間に出力ＤＱを介して固定されたＯＤＴ抵抗値が設定される。
特開２００５−２２８４５８
しかしながら、このような従来の半導体メモリ装置では、データの伝達時にターミネーション装置が提供する物理的なＯＤＴ抵抗が１つしかない。そのため、チャネルに割り当てられたメモリのローディングに関係なく、同じＯＤＴ抵抗値が提供されて信号効率を最適化できないという問題がある。
したがって、本発明は、上記した従来技術の問題を解決するためになされたものであって、その目的は、多重ＯＤＴ抵抗を備えて読み出し／書き込み動作時に複数のメモリモジュールまたはメモリランクに独立したＯＤＴ抵抗を割り当て、チャネルインピーダンスを最適化させることにある。
上記目的を達成するため、本発明に係る半導体メモリ装置は、外部から印加されるコード制御信号に応じて、複数のコード信号を出力するコードチャネルと、チップ選択信号とオンダイターミネーション制御信号と前記複数のコード信号とをデコードして、ターミネーション抵抗値を選択するための複数の選択信号を出力するターミネーション抵抗デコーダと、前記複数の選択信号に応じて、データの出力端にターミネーション抵抗値を形成するオンダイターミネーション部とを備えたことを特徴とする。また、前記複数の選択信号を格納するレジスタをさらに備えたことを特徴とする。また、前記オンダイターミネーション部が、前記オンダイターミネーション制御信号の活性化区間の間に、前記コード制御信号の変更状態に応じて前記ターミネーション抵抗値を変更することを特徴とする。また、前記オンダイターミネーション部が、前記オンダイターミネーション制御信号の位相が変更される場合に、前記コード制御信号の状態に応じて前記ターミネーション抵抗値を変更することを特徴とする。また、前記コードチャネルは、入力されるコード制御信号に対して半クロック以上の遅延時間をもってコード信号を出力するように構成されていることを特徴とする。また、前記コードチャネルが、前記コード制御信号と基準電圧とを比較して増幅する増幅手段と、該増幅手段の出力をラッチするラッチ手段と、該ラッチ手段の出力を反転及び非反転遅延して、前記複数のコード信号を出力する遅延手段と、を備えたことを特徴とする。また、前記ラッチ手段が、内部クロックの状態に応じて、前記増幅手段の出力信号を選択的に出力する複数のスイッチ部と、該複数のスイッチ部の出力を一定時間ラッチする複数のラッチと、を備えたことを特徴とする。また、前記チップ選択信号をバッファリングして出力するコマンド入力バッファと、前記オンダイターミネーション制御信号をバッファリングして出力するオンダイターミネーション受信部と、をさらに備えたことを特徴とする。また、前記コマンド入力バッファが、前記チップ選択信号と基準電圧とを比較及び増幅する第１増幅器と、該第１増幅器の出力を一定時間遅延する第１遅延部と、該第１遅延部の出力を一定時間ラッチする第１ラッチ部と、を備えたことを特徴とする。また、前記オンダイターミネーション受信部が、前記オンダイターミネーション制御信号と基準電圧とを比較及び増幅する第２増幅器と、該第２増幅器の出力を一定時間遅延する第２遅延部と、該第２遅延部の出力を一定時間ラッチする第２ラッチ部とを備えたことを特徴とする。また、前記ターミネーション抵抗デコーダが、前記コマンド入力バッファと前記オンダイターミネーション受信部との出力を論理組み合わせする論理組合せ手段と、該論理組合せ手段の出力と前記複数のコード信号とをＮＡＮＤ演算する複数のＮＡＮＤゲートと、該複数のＮＡＮＤゲートの出力を反転して、前記複数の選択信号を出力する反転手段とを備えたことを特徴とする。また、前記論理組合せ手段が、前記コマンド入力バッファの出力を反転する第１インバータと、該第１インバータの出力と前記オンダイターミネーション受信部の出力とをＮＡＮＤ演算する第１ＮＡＮＤゲートと、該第１ＮＡＮＤゲートの出力を反転する第２インバータとを備えたことを特徴とする。また、前記オンダイターミネーション部が、電源電圧端に並列接続されて、それぞれのゲート端子を介して前記複数の選択信号の反転信号が印加される複数のＰＭＯＳトランジスタと、接地電圧端に並列接続されて、それぞれのゲート端子を介して前記複数の選択信号が印加される複数のＮＭＯＳトランジスタと、前記複数のＰＭＯＳトランジスタと前記複数のＮＭＯＳトランジスタとの間に接続されている複数の抵抗とを備えたことを特徴とする。また、スイッチング信号に応じて活性化状態を制御されて、前記データの出力端から印加された信号と入力された基準電圧とを比較して、メモリセルに出力する差動増幅器構造の第１受信部と、メモリセルから印加された信号をバッファリングして、データの出力端に出力する第２受信部とをさらに備えたことを特徴とする。
また、上記目的を達成するために、本発明に係る半導体メモリ装置は、メモリセルのデータを読み出し／書き込み制御する複数のメモリバンクと、外部から印加されるコード制御信号に応じて、複数のコード信号を出力するコードチャネルと、チップ選択信号をバッファリングして出力するコマンド入力バッファと、オンダイターミネーション制御信号をバッファリングして出力するオンダイターミネーション受信部と、前記コマンド入力バッファの出力と前記オンダイターミネーション受信部の出力及び前記複数のコード信号をデコードして、ターミネーション抵抗値を選択するための複数の選択信号を出力するターミネーション抵抗デコーダと、前記複数の選択信号の活性化状態に応じて、データの出力端にターミネーション抵抗値を形成するオンダイターミネーション部とを備えたことを特徴とする。また、前記複数の選択信号を格納するレジスタをさらに備えたことを特徴とする。また、前記オンダイターミネーション部が、前記複数のメモリバンクの書き込み動作が開始する時点の前に、前記ターミネーション抵抗値を変更することを特徴とする。また、オンダイターミネーション部が、前記複数のメモリバンクの読み出し／書き込み動作中に前記ターミネーション抵抗値を変更することを特徴とする。また、前記オンダイターミネーション部が、前記複数のメモリバンクの読み出し動作と書き込み動作時に、前記ターミネーション抵抗値がように形成することを特徴とする。
さらに、上記目的を達成するために、本発明に係る半導体メモリ装置は、１つのデータチャネルに接続されている複数のメモリモジュールと、前記複数のモジュールにそれぞれ接続されて、論理的または物理的なメモリ動作単位を有する複数のランクとを備え、前記複数のランクは、チップ選択信号、オンダイターミネーション制御信号及びターミネーション抵抗値を選択するためのコード制御信号の組み合わせに応じて、前記複数のメモリモジュールの読み出し／書き込み動作中に、ターミネーション抵抗値を割り当てるためのターミネーション抵抗制御手段とを備えたことを特徴とする。また、前記複数のランクが、それぞれ独立して駆動される前記オンダイターミネーション制御信号と、前記チップ選択信号に応じて、前記ターミネーション抵抗値を制御することを特徴とする。また、前記複数のランクが、排他的にデータチャネルを共有することを特徴とする。また、前記複数のランクが、１つのデータチャネルを共有する場合に、前記チップ選択信号に応じていずれか１つが選択されることを特徴とする。一のランクが読み出し／書き込み動作時には、その他のランクは、各ランクに対する入力インピーダンスに応じたターミネーション抵抗値を形成することを特徴とする。また、前記複数のランクのうち、任意のランクのターミネーション抵抗値の変更時点は、他のランクの読み出し動作の開始前であることを特徴とする。また、前記複数のランクが、読み出し動作または書き込み動作の切り替え時に、前記ターミネーション抵抗値を変更することを特徴とする。
本説明によれば、多重ＯＤＴ抵抗を備えて読み出し／書き込み読み出し／書き込みの動作時に、複数のメモリモジュールまたはメモリランクに独立したＯＤＴ抵抗を割り当て、チャネルインピーダンスを最適化させることができるという効果を奏する。
以下、添付する図面を参照しつつ本発明の一実施形態について説明する。
図３は、本発明に係る半導体メモリ装置の構成図である。
図３に示すように、本発明は、コマンド入力バッファ１００、アドレス入力バッファ１１０、ＯＤＴ受信部１２０、コードチャネル１３０、ローアドレスマルチプレクサ１４０、アドレスルータ１５０、コマンドデコーダ１６０、ＲＴＴデコーダ及びレジスタ１７０、メモリバンク１８０（メモリセルのデータを読み出し／書き込み制御する）、Ｘ−デコーダ１９０、Ｙ−デコーダ２００、Ｉ／Ｏ増幅器アレイ２１０、Ｉ／Ｏレジスタ２２０及びＯＤＴ部２３０を備える。
ここで、コマンド入力バッファ１００は、ローアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップ選択信号／ＣＳなどの命令信号ＣＭＤをバッファリングして、コマンドデコーダ１６０とＲＴＴデコーダ及びレジスタ１７０に出力する。前記／ＲＡＳ、／ＣＡＳ、／ＷＥ及び／ＣＳ信号の「／」は、ネガティブアクティブ信号を表し、ロー状態である場合にアクティブになることを意味する。
そして、アドレス入力バッファ１１０は、アドレスＡＤＤ及びバンク選択信号ＢＳをバッファリングして、アドレスルータ１５０に出力する。
ＯＤＴ受信部１２０は、ＯＤＴ制御信号ＯＤＴを受信して、ＲＴＴデコーダ及びレジスタ１７０に出力する。
コードチャネル１３０は、ＯＤＴ抵抗を選択するためのコード制御信号ＲＣを受信して、ＲＴＴデコーダ及びレジスタ１７０にコード信号を出力する。
アドレスルータ１５０は、アドレス入力バッファ１１０の出力とコマンドデコーダ１６０の出力を受信して、コラムアドレスＣＡＤＤをＹ−デコーダ２００に出力し、ローアドレスＲＡＤＤをローアドレスマルチプレクサ１４０に出力する。
また、ローアドレスマルチプレクサ１４０は、ローアドレスＲＡＤＤをマルチプレクシングして、Ｘ−デコーダ１９０に出力する。
コマンドデコーダ１６０は、コマンド入力バッファ１００の出力をデコードして、アドレスルータ１５０に出力する。ＲＴＴデコーダ及びレジスタ１７０は、ＯＤＴ受信部１２０の出力と、コマンド入力バッファ１００の出力及びコードチャネル１３０の出力をデコーディング及び格納して、選択信号Ｓ０〜Ｓ３をＯＤＴ部２３０に出力する。ここで、ＲＴＴデコーダ及びレジスタ１７０は、ＯＤＴ抵抗を選択するためのＲＴＴデコーダの出力デコード信号または選択信号Ｓ０〜Ｓ３をレジスタ（図示せず）に格納する。
Ｉ／Ｏ増幅器アレイ２１０は、これと対応する複数のメモリバンク１８０から印加されるデータを増幅して、Ｉ／Ｏレジスタ２２０に出力する。
ＯＤＴ部２３０は、ＲＴＴデコーダ及びレジスタ１７０から印加される選択信号Ｓ０〜Ｓ３に応じてＯＤＴ抵抗値を制御し、Ｉ／Ｏバスに形成する。
図４は、図３のコマンド入力バッファ１００と、ＯＤＴ受信部１２０、ＲＴＴデコーダ及びレジスタ１７０に関する詳細回路図である。
図４に示すように、まず、コマンド入力バッファ１００は、増幅器Ａ１とインバータＩＶ１、ＩＶ２及び第１ラッチ部１０１を備える。ここで、増幅器Ａ１は、電源電圧基準電圧とチップ選択信号／ＣＳとを比較及び増幅して出力する。インバータＩＶ１、ＩＶ２は、増幅器Ａ１の出力を非反転遅延して出力する。第１ラッチ部１０１は、インバータＩＶ２の出力を一定時間ラッチして、インバータＲＴＴデコーダ及びレジスタ１７０に出力する。
そして、ＯＤＴ受信部１２０は、増幅器Ａ２とインバータＩＶ３、ＩＶ４及び第２ラッチ部１２１を備える。ここで、増幅器Ａ２は、電源電圧基準電圧とＯＤＴ制御信号ＯＤＴとを比較及び増幅して出力する。インバータＩＶ３、ＩＶ４は、増幅器Ａ２の出力を非反転遅延して出力する。第２ラッチ部１２１は、インバータＩＶ４の出力を一定時間ラッチして、ＲＴＴデコーダ及びレジスタ１７０に出力する。
また、ＲＴＴデコーダ及びレジスタ１７０は、複数のインバータＩＶ５〜ＩＶ１０と、複数のＮＡＮＤゲートＮＤ１〜ＮＤ５とを備える。
ここで、ＮＡＮＤゲートＮＤ１は、インバータＩＶ５を介して反転された第１ラッチ部１０１の出力と第２ラッチ部１２１の出力とをＮＡＮＤ演算する。インバータＩＶ６は、ＮＡＮＤゲートＮＤ１の出力を反転する。
ＮＡＮＤゲートＮＤ２は、コード信号／ｉＲＣ０、／ｉＲＣ１とインバータＩＶ６の出力をＮＡＮＤ演算して、選択信号／Ｓ０を出力する。ＮＡＮＤゲートＮＤ３は、コード信号ｉＲＣ０、／ｉＲＣ１とインバータＩＶ６の出力をＮＡＮＤ演算して、選択信号／Ｓ１を出力する。ＮＡＮＤゲートＮＤ４は、コード信号／ｉＲＣ０、ｉＲＣ１とインバータＩＶ６の出力をＮＡＮＤ演算して、選択信号／Ｓ２を出力する。ＮＡＮＤゲートＮＤ５は、コード信号ｉＲＣ０、ｉＲＣ１とインバータＩＶ６の出力をＮＡＮＤ演算して、選択信号／Ｓ３を出力する。
また、インバータＩＶ７は、選択信号／Ｓ０を反転して、選択信号Ｓ０を出力し、インバータＩＶ８は、選択信号／Ｓ１を反転して、選択信号Ｓ１を出力する。そして、インバータＩＶ９は、選択信号／Ｓ２を反転して、選択信号Ｓ２を出力し、インバータＩＶ１０は、選択信号／Ｓ３を反転して、選択信号Ｓ３を出力する。
図５は、図３のコードチャネル１３０に関する詳細回路図である。
図５に示すように、コードチャネル１３０は、増幅器Ａ３、Ａ４と、ラッチ部１３１、１３２及び複数のインバータＩＶ１１〜ＩＶ１４とを備える。
ここで、増幅器Ａ３は、電源電圧基準電圧とコード制御信号Ｒ０ＲＣ０とを比較及び増幅して出力する。第１ラッチ部１３１は、増幅器Ａ３の出力を一定時間ラッチする。インバータＩＶ１１は、第１ラッチ部１３１の出力を反転して、コード信号ｉＲＣ０を出力し、インバータＩＶ１２は、コード信号ｉＲＣ０を反転して、／ｉＲＣ０を出力する。
また、増幅器Ａ４は、電源電圧基準電圧とコード制御信号Ｒ１ＲＣ１とを比較及び増幅して出力する。第２ラッチ部１３２は、増幅器Ａ４の出力を一定時間ラッチする。インバータＩＶ１３は、第２ラッチ部１３２の出力を反転して、コード信号ｉＲＣ１を出力し、インバータＩＶ１４は、コード信号ｉＲＣ１を反転して、／ｉＲＣ１を出力する。
図６は、図３のＯＤＴ部２３０及びＩ／Ｏレジスタ２２０に関する詳細回路図である。
図６に示すように、ＯＤＴ部２３０は、複数のＰＭＯＳトランジスタＰ１〜Ｐ４と、複数のＮＭＯＳトランジスタＮ１〜Ｎ４及び複数の抵抗Ｒ１〜Ｒ８とを備える。
ここで、ＰＭＯＳトランジスタＰ１と、抵抗Ｒ１、Ｒ２及びＮＭＯＳトランジスタＮ１は、電源電圧ＶＤＤＱ印加端と接地電圧ＶＳＳＱ印加端との間に直列接続される。ＰＭＯＳトランジスタＰ１は、ゲート端子を介して選択信号／Ｓ０が印加され、ＮＭＯＳトランジスタＮ１は、ゲート端子を介して選択信号Ｓ０が印加される。
そして、ＰＭＯＳトランジスタＰ２と、抵抗Ｒ３、Ｒ４及びＮＭＯＳトランジスタＮ２は、電源電圧ＶＤＤＱ印加端と接地電圧ＶＳＳＱ印加端との間に直列接続される。そして、ＰＭＯＳトランジスタＰ２は、ゲート端子を介して選択信号／Ｓ１が印加され、ＮＭＯＳトランジスタＮ２は、ゲート端子を介して選択信号Ｓ１が印加される。
また、ＰＭＯＳトランジスタＰ３と、抵抗Ｒ５、Ｒ６及びＮＭＯＳトランジスタＮ３は、電源電圧ＶＤＤＱ印加端と接地電圧ＶＳＳＱ印加端との間に直列接続される。そして、ＰＭＯＳトランジスタＰ３は、ゲート端子を介して選択信号／Ｓ２が印加され、ＮＭＯＳトランジスタＮ３は、ゲート端子を介して選択信号Ｓ２が印加される。
同様に、ＰＭＯＳトランジスタＰ４と、抵抗Ｒ７、Ｒ８及びＮＭＯＳトランジスタＮ４は、電源電圧ＶＤＤＱ印加端と接地電圧ＶＳＳＱ印加端との間に直列接続される。そして、ＰＭＯＳトランジスタＰ４は、ゲート端子を介して選択信号／Ｓ３が印加され、ＮＭＯＳトランジスタＮ４は、ゲート端子を介して選択信号Ｓ３が印加される。
Ｉ／Ｏレジスタ２２０は、受信部Ｂ１、Ｂ２を備える。ここで、受信部Ｂ１は、基準電圧ＶＲＥＦを基準として、Ｉ／Ｏバスから印加された出力ＤＱの信号を受信して、コアメモリセルを含むＤＲＡＭコア、すなわちＩ／Ｏ増幅器アレイ２１０に出力する。受信部Ｂ２は、コアから印加された信号をバッファリングして、Ｉ／Ｏバスを介して出力ＤＱに出力する。
図７は、図６の受信部Ｂ１に関する詳細回路図である。
図７に示すように、受信部Ｂ１は、複数のＰＭＯＳトランジスタＰ５〜Ｐ８と、複数のＮＭＯＳトランジスタＮ５〜Ｎ７及びインバータＩＶ１５とを備え、スイッチング信号ＳＷに応じて活性化状態を制御されて、基準電圧ＶＲＥＦと入力信号とを比較する差動増幅器の構造に形成される。
ここで、複数のＰＭＯＳトランジスタＰ５〜Ｐ８は、共通ソース端子を介して電源電圧が印加され、ＰＭＯＳトランジスタＰ６、Ｐ７のゲート端子が互いに接続される。また、ＰＭＯＳトランジスタＰ５、Ｐ８は、ゲート端子を介してスイッチング信号ＳＷが印加される。
ＮＭＯＳトランジスタＮ５は、ゲート端子を介して基準電圧ＶＲＥＦが印加され、ＮＭＯＳトランジスタＮ６は、ゲート端子を介して入力信号ＩＮが印加される。また、前記ＰＭＯＳトランジスタＰ５、Ｐ６のドレイン端子は、ＮＭＯＳトランジスタＮ５のドレイン端子と、前記ＰＭＯＳトランジスタＰ７、Ｐ８のドレイン端子は、ＮＭＯＳトランジスタＮ６のドレイン端子とそれぞれ接続される。
インバータＩＶ１５は、ＮＭＯＳトランジスタＮ６のドレイン端子信号を反転して、出力信号ＯＵＴを出力する。ＮＭＯＳトランジスタＮ７は、ＮＭＯＳトランジスタＮ５、Ｎ６のソース端子と接地電圧端との間に接続されて、ゲート端子を介してスイッチング信号ＳＷが印加される。
図８は、図４及び図５のラッチ部１０１、１２１、１３１、１３２に関する詳細回路図である。ここで、それぞれのラッチ部１０１、１２１、１３１、１３２に関する詳細な回路は、いずれも同一であるため、本発明ではラッチ部１０）の構成をその実施形態として説明する。
第１ラッチ部１０１は、複数のインバータＩＶ１６〜ＩＶ２３と伝送ゲートＴ１、Ｔ２とを備える。このように構成される第１ラッチ部１０１は、内部クロックＩＣＬＫに応じて伝送ゲートＴ１、Ｔ２が交互にスイッチング動作を行って、入力信号ＩＮＰＵＴをラッチし、出力信号ＯＵＴＰＵＴを出力する。
このように構成される本発明の動作過程について、図９の動作タイミング図を参照して説明すれば、以下の通りである。
図９に示すように、本発明のＲＴＴデコーダ及びレジスタ１７０は、コマンド入力バッファ１００の出力とＯＤＴ受信部１２０の出力及びコードチャネル１３０の出力をデコードして、ＯＤＴ抵抗値を選択するための選択信号Ｓ０〜Ｓ３を出力する。
ここで、コードチャネル１３０に入力されるコード制御信号ＲＣは、単一ビートビット、２ビットまたは複数のビートビットからなることができる。そして、コード制御信号ＲＣの入力時点は、半クロック以上の遅延時間を有することが好ましい。
本発明は、このような選択信号Ｓ０〜Ｓ３が４つから構成されることをその実施形態として説明しており、これによりコード制御信号ＲＣが４ビットである場合、１６つのＯＤＴ抵抗値を変更できるようにする。
［表１］は、コード制御信号ＲＣに応じた複数のターミネーション抵抗値を表す。
Figure 2007095260
すなわち、コード制御信号ＲＣが「１」に入力される場合、ＲＴＴデコーダ及びレジスタ１７０はこれをデコードして、選択信号Ｓ３、Ｓ２、Ｓ１を「０」に出力し、選択信号Ｓ０を「１」に出力する。これにより、ＯＤＴ部２３０のトランジスタのうち、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１がターンオンする。これにより、抵抗Ｒ１、Ｒ２の抵抗分割値に応じて、ＯＤＴ抵抗値が「３０」に出力される。
したがって、図９の動作タイミング図に示すように、ＯＤＴ制御信号ＯＤＴが活性化状態を維持する区間の間に、該当するＤＲＡＭのＯＤＴ抵抗値を指定するためのコード制御信号ＲＣが変更される場合、出力ＤＱのＯＤＴ抵抗値がコード制御信号ＲＣに応じて変更されることが分かる。すなわち、ＯＤＴ抵抗値は入力されるコード制御信号ＲＣが変更されない場合、同じ値を維持し続ける。
また、本発明では、ＯＤＴ制御信号ＯＤＴが活性化状態を維持する区間の間に、コード制御信号ＲＣに応じてＯＤＴ抵抗値が変更されることをその実施形態として説明したが、本発明はこれに限るものではなく、ＯＤＴ制御信号ＯＤＴの位相が変更される時点でＯＤＴ抵抗値が変更されるように制御することもできる。
また、前記オンダイターミネーション部が、前記複数のメモリバンクの書き込み動作が開始する時点の前に、前記ターミネーション抵抗値を変更することができる。また、前記オンダイターミネーション部が、前記複数のメモリバンクの読み出し／書き込み動作中に前記ターミネーション抵抗値を変更することができる。また、前記オンダイターミネーション部が、前記複数のメモリバンクの読み出し動作と書き込み動作時に、前記ターミネーション抵抗値が出力されることができる。
図１０は、本発明に係る半導体メモリ装置の動作を説明するための図である。
本発明は、１つのメモリチャネルＣＨ上に、物理的に区分される２つのメモリモジュールＭ１、Ｍ２があり、ソケットが２つである場合は、最大で２つのモジュールＭ１、Ｍ２を装着できる。そして、１つのモジュールＭ１に物理的または論理的に区分される２つのランク０、１があり、１つのモジュールＭ２に物理的または論理的に区分される２つのランク２、３が形成される。したがって、本発明は、メモリモジュールＭ１、Ｍ２に４つのランク０〜ランク３を装着して拡張性を維持できるようにする。
ここで、各ランク０〜ランク３は、論理的メモリの動作単位を表し、各ランク０〜ランク３は、独立したＯＤＴ制御信号／ＯＤＴ０〜／ＯＤＴ３を有する。そして、各ランク０〜ランク３は、論理的に区分するために、それぞれ独立のチップ選択信号／ＣＳ０〜／ＣＳ３に応じて動作する。また、各ランク０〜ランク３は、データの読み出し／書き込み動作が行われる間に、互いに異なるＯＤＴ抵抗値を有する。
これにより、チップ選択信号／ＣＳ０〜／ＣＳ３に応じて選択されたメモリ装置において、それぞれのメモリランク０〜ランク３は、従属するＯＤＴ制御信号／ＯＤＴ０〜／ＯＤＴ３に反応して、コード制御信号ＲＣに応じてＯＤＴ抵抗を駆動する。結局、ＯＤＴ抵抗を選択し、駆動するための信号の組み合わせは、「ＯＤＴ制御信号ＯＤＴ＋コード制御信号ＲＣ＋チップ選択信号ＣＳ」となる。前記複数のランクは、チップ選択信号、オンダイターミネーション制御信号及びターミネーション抵抗値を選択するためのコード制御信号の組み合わせに応じて、前記複数のメモリモジュールの読み出し／書き込み動作中に、ターミネーション抵抗値を割り当てるためのターミネーション抵抗制御手段とを備えたことを特徴とする。
また、各ランク０〜ランク３は、それ以外のクロックＣＬＫ、命令信号ＣＭＤ、アドレスＡＤＤ、出力データＤＱのチャネル及びデータストローブ信号ＤＱＳを互いに排他的に共有する。
このような本発明は、１つのメモリ制御部ＣＯＮがランク０のＤＲＡＭからデータを読み出す場合、ランク１のＤＲＡＭにハイ状態のＯＤＴ信号／ＯＤＴ１を印加して非活性化させる。この時、ランク１のＤＲＡＭは、ランク０と共有されたデータバス上にＯＤＴ抵抗を形成する。
すなわち、複数のランク０〜ランク３から構成されるメモリシステムにおいて、任意のランクが読み出しまたは書き込み動作を行っている場合、同時に他のランクは、互いに異なるＯＤＴ抵抗値を駆動できるようになる。ここで、１つのランクの読み出し動作中に設定されるＯＤＴ抵抗値と、書き込み動作中に設定されるＯＤＴ抵抗値とは互いに異なるように設定されることもできる。
したがって、それぞれのランク０〜ランク３は、互いに異なるＯＤＴ抵抗値を駆動できるため、データチャネルの観点からデータ入／出力動作の進行中にＯＤＴインピーダンスは多様な値に最適化されて変更できる。
また、前記複数のランクは、チップ選択信号、オンダイターミネーション制御信号及びターミネーション抵抗値を選択するためのコード制御信号の組み合わせに応じて、前記複数のメモリモジュールの読み出し／書き込み動作中に、ターミネーション抵抗値を割り当てるためのターミネーション抵抗制御手段をもつ。
また、前記複数のランクが、１つのデータチャネルを共有する場合に、前記チップ選択信号に応じていずれか１つが選択される。
ここで、ターミネーション抵抗値が変更される時点は、メモリランクの書き込み動作が開始する時点の前になるか、他のランクの書き込み動作が開始する時点の前になることもできる。また、任意のメモリランクが書き込み動作から読み出し動作へ動作を切り替える時点でＯＤＴインピーダンスを変更することもできる。
なお、本発明は、上記した実施の形態に限定されるものではなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
従来の半導体メモリ装置に関する構成図である。 従来の半導体メモリ装置に関する動作タイミング図である。 本発明に係る半導体メモリ装置の構成図である。 図３のコマンド入力バッファとＯＤＴ受信部、ＲＴＴデコーダ及びレジスタに関する詳細回路図である。 図３のコードチャネルに関する詳細回路図である。 図３のＯＤＴ部及びＩ／Ｏレジスタに関する詳細回路図である。 図６の受信部に関する詳細回路図である。 図４及び図５のラッチ部に関する詳細回路図である。 本発明に係る半導体メモリ装置の動作タイミング図である。 本発明に係る半導体メモリ装置の動作を説明するための図である。

Claims (26)

  1. 外部から印加されるコード制御信号に応じて、複数のコード信号を出力するコードチャネルと、
    チップ選択信号とオンダイターミネーション制御信号と前記複数のコード信号とをデコードして、ターミネーション抵抗値を選択するための複数の選択信号を出力するターミネーション抵抗デコーダと、
    前記複数の選択信号に応じて、ターミネーション抵抗値を、データの出力端に形成するオンダイターミネーション部と
    を備えたことを特徴とする半導体メモリ装置。
  2. 前記複数の選択信号を格納するレジスタをさらに備えたことを特徴とする請求項１に記載の半導体メモリ装置。
  3. 前記オンダイターミネーション部が、前記オンダイターミネーション制御信号の活性化区間の間に、前記コード制御信号の変更状態に応じて前記ターミネーション抵抗値を変更することを特徴とする請求項１に記載の半導体メモリ装置。
  4. 前記オンダイターミネーション部が、前記オンダイターミネーション制御信号の位相が変更される場合に、前記コード制御信号の状態に応じて前記ターミネーション抵抗値を変更することを特徴とする請求項１に記載の半導体メモリ装置。
  5. 前記コードチャネルは、入力されるコード制御信号に対して半クロック以上の遅延時間をもってコード信号を出力するように構成されていることを特徴とする請求項１に記載の半導体メモリ装置。
  6. 前記コードチャネルが、
    前記コード制御信号と基準電圧とを比較して増幅する増幅手段と、
    該増幅手段の出力をラッチするラッチ手段と、
    該ラッチ手段の出力を反転及び非反転遅延して、前記複数のコード信号を出力する遅延手段と
    を備えたことを特徴とする請求項１に記載の半導体メモリ装置。
  7. 前記ラッチ手段が、
    内部クロックの状態に応じて、前記増幅手段の出力信号を選択的に出力する複数のスイッチ部と、
    該複数のスイッチ部の出力を一定時間ラッチする複数のラッチと
    を備えたことを特徴とする請求項６に記載の半導体メモリ装置。
  8. 前記チップ選択信号をバッファリングして出力するコマンド入力バッファと、
    前記オンダイターミネーション制御信号をバッファリングして出力するオンダイターミネーション受信部と
    をさらに備えたことを特徴とする請求項１に記載の半導体メモリ装置。
  9. 前記コマンド入力バッファが、
    前記チップ選択信号と基準電圧とを比較及び増幅する第１増幅器と、
    該第１増幅器の出力を一定時間遅延する第１遅延部と、
    該第１遅延部の出力を一定時間ラッチする第１ラッチ部と
    を備えたことを特徴とする請求項８に記載の半導体メモリ装置。
  10. 前記オンダイターミネーション受信部が、
    前記オンダイターミネーション制御信号と基準電圧とを比較及び増幅する第２増幅器と、
    該第２増幅器の出力を一定時間遅延する第２遅延部と、
    該第２遅延部の出力を一定時間ラッチする第２ラッチ部と
    を備えたことを特徴とする請求項８に記載の半導体メモリ装置。
  11. 前記ターミネーション抵抗デコーダが、
    前記コマンド入力バッファと前記オンダイターミネーション受信部との出力を論理組み合わせする論理組合せ手段と、
    該論理組合せ手段の出力と前記複数のコード信号とをＮＡＮＤ演算する複数のＮＡＮＤゲートと、
    該複数のＮＡＮＤゲートの出力を反転して、前記複数の選択信号を出力する反転手段と
    を備えたことを特徴とする請求項８に記載の半導体メモリ装置。
  12. 前記論理組合せ手段が、
    前記コマンド入力バッファの出力を反転する第１インバータと、
    該第１インバータの出力と前記オンダイターミネーション受信部の出力とをＮＡＮＤ演算する第１ＮＡＮＤゲートと、
    該第１ＮＡＮＤゲートの出力を反転する第２インバータと
    を備えたことを特徴とする請求項１１に記載の半導体メモリ装置。
  13. 前記オンダイターミネーション部が、
    電源電圧端に並列接続されて、それぞれのゲート端子を介して前記複数の選択信号の反転信号が印加される複数のＰＭＯＳトランジスタと、
    接地電圧端に並列接続されて、それぞれのゲート端子を介して前記複数の選択信号が印加される複数のＮＭＯＳトランジスタと、
    前記複数のＰＭＯＳトランジスタと前記複数のＮＭＯＳトランジスタとの間に接続されている複数の抵抗と
    を備えたことを特徴とする請求項１に記載の半導体メモリ装置。
  14. スイッチング信号に応じて活性化状態を制御されて、前記データの出力端から印加された信号と入力された基準電圧とを比較して、メモリセルに出力する差動増幅器構造の第１受信部と、
    メモリセルから印加された信号をバッファリングして、データの出力端に出力する第２受信部と
    をさらに備えたことを特徴とする請求項１に記載の半導体メモリ装置。
  15. メモリセルのデータを読み出し／書き込み制御する複数のメモリバンクと、
    外部から印加されるコード制御信号に応じて、複数のコード信号を出力するコードチャネルと、
    チップ選択信号をバッファリングして出力するコマンド入力バッファと、
    オンダイターミネーション制御信号をバッファリングして出力するオンダイターミネーション受信部と、
    前記コマンド入力バッファの出力と前記オンダイターミネーション受信部の出力及び前記複数のコード信号をデコードして、ターミネーション抵抗値を選択するための複数の選択信号を出力するターミネーション抵抗デコーダと、
    前記複数の選択信号の活性化状態に応じて、データの出力端にターミネーション抵抗値を形成するオンダイターミネーション部と
    を備えたことを特徴とする半導体メモリ装置。
  16. 前記複数の選択信号を格納するレジスタをさらに備えたことを特徴とする請求項１５に記載の半導体メモリ装置。
  17. 前記オンダイターミネーション部が、前記複数のメモリバンクの書き込み動作が開始する時点の前に、前記ターミネーション抵抗値を変更することを特徴とする請求項１５に記載の半導体メモリ装置。
  18. オンダイターミネーション部が、前記複数のメモリバンクの読み出し／書き込み動作中に前記ターミネーション抵抗値を変更することを特徴とする請求項１５に記載の半導体メモリ装置。
  19. 前記オンダイターミネーション部が、前記複数のメモリバンクの読み出し動作と書き込み動作時に、前記ターミネーション抵抗値がように形成することを特徴とする請求項１５に記載の半導体メモリ装置。
  20. １つのデータチャネルに接続されている複数のメモリモジュールと、
    前記複数のモジュールにそれぞれ接続されて、論理的または物理的なメモリ動作単位を有する複数のランクと
    を備え、
    前記複数のランクは、チップ選択信号、オンダイターミネーション制御信号及びターミネーション抵抗値を選択するためのコード制御信号の組み合わせに応じて、前記複数のメモリモジュールの読み出し／書き込み動作中に、ターミネーション抵抗値を割り当てるためのターミネーション抵抗制御手段と
    を備えたことを特徴とする半導体メモリ装置。
  21. 前記複数のランクが、それぞれ独立して駆動される前記オンダイターミネーション制御信号と、前記チップ選択信号に応じて、前記ターミネーション抵抗値を制御することを特徴とする請求項２０に記載の半導体メモリ装置。
  22. 前記複数のランクが、排他的にデータチャネルを共有することを特徴とする請求項２０に記載の半導体メモリ装置。
  23. 前記複数のランクが、１つのデータチャネルを共有する場合に、前記チップ選択信号に応じていずれか１つが選択されることを特徴とする請求項２０に記載の半導体メモリ装置。
  24. 一のランクが読み出し／書き込み動作時には、その他のランクは、各ランクに対する入力インピーダンスに応じたターミネーション抵抗値を形成することを特徴とする請求項２０に記載の半導体メモリ装置。
  25. 前記複数のランクのうち、任意のランクのターミネーション抵抗値の変更時点は、他のランクの読み出し動作の開始前であることを特徴とする請求項２０に記載の半導体メリ装置。
  26. 前記複数のランクが、読み出し動作または書き込み動作の切り替え時に、前記ターミネーション抵抗値を変更することを特徴とする請求項２０に記載の半導体メモリ装置。
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