DE102006029962A1

DE102006029962A1 - Halbleiterspeichervorrichtung

Info

Publication number: DE102006029962A1
Application number: DE102006029962A
Authority: DE
Inventors: Yong-Ki Ichon Kim; Kyung-Hoon Ichon Kim
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 2005-09-29
Filing date: 2006-06-29
Publication date: 2007-04-12
Also published as: TWI310948B; JP2007095260A; TW200713324A; JP4996149B2; CN100568380C; US7977968B2; US20090066363A1; KR100805696B1; KR20070036578A; US7449914B2; CN1941166A; US20070070763A1

Abstract

Eine Halbleiterspeichervorrichtung schließt einen Code-Kanal zum Ausgeben einer Mehrzahl von Code-Signalen auf der Grundlage eines Code-Steuersignals, das von einer externen Quelle eingegeben wird; einen Abschlusswiderstandsdecoder zum Decodieren eines Chip-Auswahlsignals, eines matrizeneigenen Abschluss-(ODT-)Steuersignals und der Mehrzahl von Code-Signalen und zum Ausgeben einer Mehrzahl von Auswahlsignalen auf der Grundlage decodierter Signale und einen ODT-Block zum Versehen eines Ausgangsdatenkissens mit einer Impedanz eines Abschlusswiderstands, die im Ansprechen auf die Mehrzahl von Auswahlsignalen ausgewählt ist, ein.

Description

Gebiet der Erfindung
Die vorliegende Erfindung betrifft eine Halbleiterspeichervorrichtung; und insbesondere eine Halbleiterspeichervorrichtung, die mehrfache matrizeneigene Abschluss-(ODT-)Widerstände zum Optimieren einer Kanalimpedanz einschließt.

Beschreibung des verwandten Sachstandes

Im Allgemeinen enthält eine Halbleiterspeichervorrichtung ein Speicherfeld, das eine Matrix aufweist, die aus einer Zeilenadresse und einer Spaltenadresse besteht. Die Halbleiterspeichervorrichtung enthält ferner einen DRAM-Schnittstellenblock, z.B. eine Logikschaltung, eine Befehlsschnittstelle, eine Adressenschnittstelle und eine Datenschnittstelle zum Schreiben von Daten in das Speicherfeld und zum Lesen von Daten aus dem Speicherfeld.

Die Halbleiterspeichervorrichtung ist anwendbar auf Vorrichtungen, wie etwa Tisch- und Laptop-Computer, die eine Speichereinheit erfordern. In jüngerer Zeit haben Halbleiterspeichervorrichtungen ihr Anwendungspotential auf digitale Hausgerätevorrichtungen erweitert.

Die Halbleiterspeichervorrichtung wird gemäß einer Einheitszelle oder einer Speicherzelle klassifiziert, die das Speicherfeld ausbilden. Ein dynamischer Schreib-Lese-Speicher (DRAM, Dynamic Random Acess Memory) ist einer der kommerziell bekanntesten Halbleiterspeichervorrichtungen.

1 ist ein Blockdiagramm, das eine DRAM-Vorrichtung gemäß dem verwandten Sachstand zeigt.

Wie gezeigt, beinhaltet die DRAM-Vorrichtung einen Befehlseingabepuffer 10, einen Adresseneingabepuffer 11, einen ODT-Empfänger 12, einen Zeilenadressenmultiplexer 13, einen Adressen-Router 14, einen Befehlsdecoder 15, einen Abschlusswiderstands-(RTT-)Decoder & Modusregistersatz (MRS) 16, eine Speicherbank 17, einen X-Decoder 18, einen Y-Decoder 19, ein Eingangs/Ausgangs-(I/O-)Verstärkerfeld 20, ein Eingangs/Ausgangs-(I/O-)Register 21 und einen ODT-Block 22.

Die obige DRAM-Vorrichtung wird funktionsmäßig klassifiziert in ein DRAM-Kernfeld, das ein Speicherzellenfeld, einen peripheren Logikblock zum Durchführen eines Datenzugriffs und zum Bereitstellen von Steuersignalen und einen DRAM-Schnittstellenblock zum Übertragen der Daten, einer Adresse und der Steuersignale beinhaltet.

Hierin kann das DRAM-Kernfeld Daten an einen vorbestimmten Ort im Ansprechen auf eine Zufallsadresse schreiben und Daten aus dieser auslesen. Der DRAM-Schnittstellenblock, wie etwa der Befehlseingabepuffer 10 und der Adresseneingabepuffer 11, stellt eine Information einer Lese- und Schreibzeitgebung und eines Datenorts bereit. Zusätzlich stellt ein Daten-Eingabe/Ausgabe-(I/O-)Puffer, der als einer der DRAM-Schnittstellenblöcke arbeitet, einen Datenübertragungspfad bereit, wenn die Daten in ein ausgewähltes Speicherzellenfeld geschrieben werden oder wenn die Daten aus dem ausgewählten Speicherzellenfeld gelesen werden.

Dabei enthält die DRAM-Vorrichtung das DRAM-Kernfeld, das das Speicherzellenfeld beinhaltet. Jede Speicherzelle weist einen Transistor und einen Kondensator auf. Dementsprechend führt die DRAM-Vorrichtung periodisch einen Wiederauffrischungsbetrieb durch, weil Daten nach einer vorbestimmten Zeit nach einem Schreiben der Daten zerstört werden. Trotz der obigen Schwäche wird die DRAM-Vorrichtung weit verbreitet als eine Halbleiterspeichervorrichtung verwendet, weil die DRAM-Vorrichtung mit relativ geringen Abmessungen und niedrigen Kosten implementiert werden kann.

Ferner schließt die DRAM-Vorrichtung eine Mehrzahl von Logikschaltungen, wie etwa verschiedene Decoder, Zähler und Kombinationen davon ein. Obwohl die Speicherzelle zum Speichern von Daten in der DRAM-Vorrichtung das wichtigste Element ist, sind die obigen Logikschaltungen auch zum Durchführen des Speicherbetriebs erforderlich. Ferner werden die mehrfachen Logikschaltungen gemäß einer Funktion, die von der DRAM-Vorrichtung benötigt wird, kombiniert und implementiert.

Zusätzlich wird der DRAM-Schnittstellenblock als der Datenübertragungspfad betrieben, der einen Befehl, eine Adresse und Daten überträgt, um so die Daten in die DRAM-Vorrichtung zu schreiben oder die Daten aus der DRAM-Vorrichtung zu lesen.

Im Allgemeinen weist der DRAM-Schnittstellenblock einen Ausgangspuffer, wie etwa einen Treiber und einen Sendeempfänger, und einen Eingangspuffer, wie etwa einen Bus und einen Empfänger aus. In dem DRAM-Schnittstellenblock wird eine Übertragungsrate zwischen Daten oder zwischen anderen Signalen als eine Betriebsfrequenz dargestellt; und eine Kapazität der übertragenen Daten wird als eine Bandbreite durch ein Konvertieren der Kapazität in eine Zeiteinheit dargestellt. In dem DRAM-Schnittstellenblock ist es wichtig, die Daten mit einer Sicherheit schnell zu übertragen.

2 ist ein Zeitgebungsdiagramm, das einen Betrieb einer Halbleiterspeichervorrichtung des verwandten Sachstands beschreibt.

Wie gezeigt, ermöglicht es die Halbleiterspeichervorrichtung des verwandten Sachstandes, dass ein ODT-Steuersignal ODT auf der Grundlage eines vorbestimmten Codes, z.B. eines Adressensignals ADD, durch einen Modusregistersatz (MRS) eingestellt wird. Dementsprechend wird eine feste Impedanz eines ODT-Widerstands über ein Ausgangsdatenkissen DQ eingestellt, während das ODT-Steuersignal ODT freigegeben wird.

Unterdessen schließt die Halbleiterspeichervorrichtung nur einen ODT-Widerstand, der von einer ODT-Vorrichtung bereitgestellt wird, während eines Übertragens von Daten ein. Dementsprechend wird eine feste Impedanz des ODT-Widerstands ungeachtet der Anzahl von Speicherzellen bereitgestellt, die einem Kanal zugeordnet sind. Folglich ist es schwierig, eine Effizienz eines übertragenen Signals zu optimieren.

Zusammenfassung der Erfindung

Es ist deswegen eine Aufgabe der vorliegenden Erfindung, eine matrizeneigene Abschluss-(ODT-)Steuervorrichtung bereitzustellen, die mehrfache matrizeneigene Abschluss-(ODT-)Widerstände zum Optimieren einer Kanalimpedanz aufweist, indem ein unabhängiger ODT-Widerstand jeder einer Mehrzahl von Speicherbänken während eines Lese- oder Schreibbetriebs zugeordnet wird.

In Übereinstimmung mit der vorliegenden Erfindung ist eine Halbleiterspeichervorrichtung bereitgestellt, welche einschließt: einen Code-Kanal zum Ausgeben einer Mehrzahl von Code-Signalen auf der Grundlage eines Code-Steuersignals, das aus einer externen Quelle eingegeben wird; einen Abschlusswi derstandsdecoder zum Decodieren eines Chip-Auswahlsignals, eines matrizeneigenen Abschluss-(ODT-)Steuersignals und der Mehrzahl von Code-Signalen und zum Ausgeben einer Mehrzahl von Auswahlsignalen auf der Grundlage decodierter Signale; und einen ODT-Block, der ein Ausgangsdatenkissen mit einer Impedanz eines Abschlusswiderstands versieht, die im Ansprechen auf die Mehrzahl von Auswahlsignalen ausgewählt ist.

In Übereinstimmung mit einem Aspekt der vorliegenden Erfindung ist eine Halbleiterspeichervorrichtung bereitgestellt, welche einschließt: eine Mehrzahl von Speicherbänken zum Steuern eines Lese-/Schreibbetriebs von Daten in Speicherzellen; einen Code-Kanal zum Ausgeben einer Mehrzahl von Code-Signalen auf der Grundlage eines Code-Steuersignals, das aus einer externen Quelle eingegeben wird; einen Befehlseingangspuffer zum Puffern eines Chip-Auswahlsignals und zum Ausgeben eines gepufferten Signals; einen matrizeneigenen Abschluss-(ODT-)Empfänger zum Empfangen eines ODT-Steuersignals und zum Ausgeben eines empfangenen Signals; einen Abschlusswiderstandsdecoder zum Decodieren des gepufferten Signals aus dem Befehlseingabepuffer, des empfangenen Signals aus dem ODT-Empfänger und der Mehrzahl von Code-Signalen und zum Ausgeben einer Mehrzahl von Auswahlsignalen auf der Grundlage decodierter Signale; und einen ODT-Block zum Versehen eines Ausgangsdatenkissens mit einer Impedanz eines Abschlusswiderstands, der im Ansprechen auf die Mehrzahl von Auswahlsignalen ausgewählt ist.

In Übereinstimmung mit einem Aspekt der vorliegenden Erfindung ist eine Halbleiterspeichervorrichtung bereitgestellt, welche einschließt: eine Mehrzahl von Speichermodulen, die mit einem Datenkanal verbunden sind; und eine Mehrzahl von Rängen, die mit einer Mehrzahl von Speichermodulen verbunden sind und eine logische Speicherbetriebseinheit oder eine physikalische Speicherbetriebseinheit aufweisen, wobei die Mehrzahl von Rängen eine Abschlusswiderstands-Steuereinheit zum Zuordnen einer unterschiedlichen Impedanz eines Abschlusswiderstands zu der Mehrzahl von Reihen während Lese- und Schreibbetriebsschritten der Mehrzahl von Speichermodulen einschließen, gemäß einer Kombination eines Chip-Auswahlsignals, eines matrizeneigenen Abschluss-(ODT-)Steuersignals und eines Code-Steuersignals.

Kurze Beschreibung der Zeichnungen
Die obigen und anderen Aufgaben und Merkmale der vorliegenden Erfindung werden aus der folgenden Beschreibung der bevorzugten Ausführungsformen, die in Verbindung mit den zugehörigen Zeichnungen genommen werden, offensichtlich werden. In den Zeichnungen zeigen:
1 ein Blockdiagramm, das eine DRAM-Vorrichtung des verwandten Sachstandes zeigt;
2 ein Zeitgebungsdiagramm, das einen Betrieb einer Halbleiterspeichervorrichtung des verwandten Sachstandes beschreibt;
3 ein Blockdiagramm, das eine Halbleiterspeichervorrichtung in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung zeigt;
4 ein detailliertes Schaltungsdiagramm, das einen Befehlseingabepuffer, einen matrizeneigenen Abschluss-(ODT-) Empfänger und einen Abschlusswiderstands-(RTT-)Decoder & Modusregistersatz (MRS), der in 3 gezeigt ist, veranschaulicht;
5 ein detailliertes Schaltungsdiagramm, das einen Code-Kanal, der in 3 gezeigt ist, veranschaulicht;
6 ein detailliertes Schaltungsdiagramm, das einen ODT-Block und ein Eingangs-/Ausgangsregister, die in 3 gezeigt sind, veranschaulicht;
7 ein detailliertes Schaltungsdiagramm, das einen Empfänger des Eingangs-/Ausgangsregisters, der in 6 gezeigt ist, veranschaulicht;
8 ein detailliertes Schaltungsdiagramm, das eine Verriegelungseinheit, die in den 4 bis 5 gezeigt ist, veranschaulicht;
9 ein Zeitgebungsdiagramm, das einen Betrieb der in den 3 bis 8 gezeigten Halbleiterspeichervorrichtung beschreibt; und
10 ein Diagramm, das einen Betrieb einer Halbleiterspeichervorrichtung in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung veranschaulicht.
Detaillierte Beschreibung der Erfindung
Nachstehend wird eine Halbleiterspeichervorrichtung in Übereinstimmung mit der vorliegenden Erfindung im Detail unter Bezugnahme auf die zugehörigen Zeichnungen beschrieben werden.
3 ist ein Blockdiagramm, das eine Halbleiterspeichervorrichtung in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung zeigt.
Wie gezeigt, schließt die Halbleiterspeichervorrichtung in Übereinstimmung mit der Ausführungsform der vorliegenden Erfindung einen Befehlseingabepuffer 100, einen Adresseingabepuffer 110, einen ODT-Empfänger 120, einen Code-Kanal 130, einen Zeilenadress-Multiplexer 140, einen Adress-Router 150, einen Befehlsdecoder 160, ein Abschlusswiderstand-(RTT-)Decoder & Register 170, eine Speicherbank 180, einen X-Decoder 190, einen Y-Decoder 200, ein Eingangs/Ausgangs-(I/O-)Verstärkerfeld 210, ein Eingangs/Ausgangs-(I/O-)Register 220 und einen ODT-Block 230 ein.
Der Befehlseingabepuffer 100 empfängt und puffert ein Befehlssignal CMD, wie etwa ein Zeilenadressabtast-(RAS-)Signal/RAS, ein Spaltenadressabtast-(CAS-)Signal/CAS, ein Schreibfreigabesignal/WE und ein Chip-Auswahlsignal/CS, um das gepufferte Signal in den Befehlsdecoder 160 und das RTT-Decoder & Register 170 auszugeben. Hierin bezeichnet '/' des RAS-Signals/RAS, des CAS-Signals/CAS, des Schreibfreigabesignals/WE und des Chip-Auswahlsignals/CS ein negatives aktives Signal, d.h. eines, das mit einem logischen Pegel "NIEDRIG" aktiviert wird.
Der Adresseingabepuffer 110 empfängt und puffert ein Adresssignal ADD und ein Bankauswahlsignal BS, um das gepufferte Signal zum dem Adress-Router 150 auszugeben.
Der ODT-Empfänger 120 empfängt ein ODT-Steuersignal ODT, um das empfangene Signal zu dem RTT-Decoder & Register 170 auszugeben.
Der Code-Kanal 130 empfängt ein Code-Steuersignal RC, um das empfangene Signal zu dem RTT-Decoder & Register 170 auszugeben. Hierin dient das Code-Steuersignal RC einem Auswählen von einem einer Mehrzahl von ODT-Widerständen.
Der Adress-Router 150 empfängt Ausgaben, die aus dem Adresseingabepuffer 110 und dem Befehlsdecoder 160 ausgegeben werden, um eine Spaltenadresse CADD zu dem Y-Decoder 200 und eine Zeilenadresse RADD zu dem Zeilenadress-Multiplexer 140 auszugeben.
Der Zeilenadress-Multiplexer 140 empfängt und multiplexiert die Zeilenadresse RADD, um das multiplexierte Signal zu dem X-Decoder 190 auszugeben.
Der Befehlsdecoder 160 decodiert einen Ausgang des Befehlseingabepuffers 100, um das decodierte Signal zu dem Adress-Router 150 auszugeben.
Das RTT-Decoder & Register 170 empfängt und decodiert Ausgänge des Befehlseingabepuffers 100, des ODT-Empfängers 120 und des Code-Kanals 130, um die decodierten Signale als erste bis vierte Auswahlsignale S0 bis S3 zu dem ODT-Block 230 auszugeben. Hierin speichert ein Register, das in dem RTT-Decoder & Register 170 bereitgestellt ist, die ersten bis vierten Auswahlsignale S0 bis S3 oder ein Decodiersignal, das von dem RTT-Decoder zum Auswählen eines gewünschten ODT-Widerstands ausgegeben wird.
Das I/O-Verstärkerfeld 210 verstärkt Daten, die aus der entsprechenden Speicherbank 180 ausgegeben werden, um das verstärkte Signal zu dem I/O-Register 220 auszugeben.
Der ODT-Block 230 steuert eine Impedanz des ODT-Widerstands, um die gesteuerte Impedanz zu einem Eingabe/Ausgabe-(I/O-)Bus auf der Grundlage der ersten bis vierten Auswahlsignale S0 bis S3 auszugeben, die aus dem RTT-Decoder & Register 170 ausgegeben werden.
4 ist ein detailliertes Schaltungsdiagramm, das den Befehlseingabepuffer 100, den ODT-Empfänger 120 und das RTT- Decoder & Register 170 veranschaulicht, die in 3 gezeigt sind.
Wie gezeigt, weist der Befehlseingabepuffer 100 eine erste Verstärkereinheit A1, erste und zweite Inverter IV1 und IV2 und eine erste Catch 101 auf. Hierbei vergleicht die erste Verstärkereinheit A1 eine Quellenspannung mit dem Chip-Auswahlsignal/CS und verstärkt das Vergleichsergebnis. Die ersten und zweiten Inverter IV1 und IV2 verzögern einen Ausgang der ersten Verstärkereinheit A1 ohne ein Invertieren. Die erste Verriegelungseinheit 101 verriegelt einen Ausgang des zweiten Invertierers IV2 für eine vorbestimmte Zeit, um das verriegelte Signal zu dem RTT-Decoder & Register 170 auszugeben.
Der ODT-Empfänger 120 schließt eine zweite Verstärkereinheit A2, dritte und vierte Invertierer IV3 und IV4 und eine zweite Verriegelungseinheit 121 ein. Hierin vergleicht die zweite Verstärkereinheit A2 die Quellenspannung mit dem ODT-Steuersignal ODT und verstärkt das Vergleichsergebnis. Die dritten und vierten Invertierer IV3 und IV4 verzögern einen Ausgang der zweiten Verstärkereinheit A2 ohne ein Invertieren. Die zweite Catch- bzw. Verriegelungseinheit 121 verriegelt einen Ausgang des vierten Invertierers IV4 um eine vorbestimmte Zeit, um das verriegelte Signal zu dem RTT-Decoder & Register 170 auszugeben.
Das RTT-Decoder & Register 170 schließt eine Mehrzahl von Invertierern IV5 bis IV10 und eine Mehrzahl von NAND-Gattern ND1 bis ND5 ein. Hierin invertiert ein fünfter Verstärker IV5 einen Ausgang der ersten Verriegelungseinheit 101. Ein erstes NAND-Gatter ND1 führt einen NAND-Betrieb von Ausgängen des fünften Invertierers IV5 und der zweiten Verriegelungseinheit 121 aus. Ein sechster Invertierer IV6 invertiert einen Ausgang des ersten NAND-Gatters ND1.
Ein zweites NAND-Gatter ND2 führt einen NAND-Betrieb der ersten und zweiten Code-Schienensignale/iRC0 und/iRC1 und eines Ausgangs des sechsten Invertierers IV6 durch, um ein erstes Auswahlschienensignal/S0 auszugeben. Ein drittes NAND-Gatter ND3 führt einen NAND-Betrieb eines ersten Code-Signals iRC0, des zweiten Code-Schienensignals/iRC1 und des Ausgangs des sechsten Invertierers IV6 aus, um ein zweites Auswahlschienensignal/S1 auszugeben. Ein viertes NAND-Gatter ND4 führt einen NAND-Betrieb des ersten Code-Schienensignals/IRC0, eines zweiten Code-Signals/IRC1 und des Ausgangs des sechsten Invertierers IV6 durch, um ein drittes Auswahlschienensignal/S2 auszugeben. Ein fünftes NAND-Gatter ND5 führt einen NAND-Betrieb der ersten und zweiten Code-Signale/iRC0 und/iRC1 und des Ausgangs des sechsten Invertierers IV6 durch, um ein viertes Auswahlschienensignal/S3 auszugeben.
Zusätzlich invertiert ein siebter Invertierer IV7 das erste Auswahlschienensignal/S0, um das erste Auswahlsignal S0 auszugeben. Ein achter Invertierer IV8 invertiert das zweite Auswahlschienensignal/S1, um das zweite Auswahlsignal S1 auszugeben. Ein neunter Invertierer IV9 invertiert das dritte Auswahlschienensignal/s2, um das dritte Auswahlsignal S2 auszugeben. Ein zehnter Invertierer IV10 invertiert das vierte Auswahlschienensignal/S3, um das vierte Auswahlsignal S3 auszugeben.
5 ist ein detailliertes Schaltungsdiagramm, das den in 3 gezeigten Code-Kanal 130 veranschaulicht.
Wie gezeigt, schließt der Code-Kanal 130 erste und zweite Verstärkereinheiten A3 und A4, erste und zweite Verriegelungsein heiten 131 und 132 und eine Mehrzahl von Invertierern IV11 bis IV14 ein.
Hierin vergleicht die erste Verstärkereinheit A3 die Quellenspannung mit einem ersten Code-Steuersignal RC0 und verstärkt das Vergleichsergebnis. Die erste Verriegelungseinheit 131 verriegelt einen Ausgang der ersten Verstärkereinheit A3 für eine vorbestimmte Zeit. Ein erster Invertierer IV11 invertiert einen Ausgang der ersten Verriegelungseinheit 131, um das invertierte Signal als das erste Code-Signal iRC0 auszugeben. Ein zweiter Invertierer IV12 invertiert das erste Code-Signal iRC0, um das invertierte Signal als das erste Code-Schienensignal/iRC0 auszugeben.
Zusätzlich vergleicht die zweite Verstärkereinheit A4 die Quellenspannung mit einem zweiten Code-Steuersignal RC1 und verstärkt das Vergleichsergebnis. Die zweite Verriegelungseinheit 132 verriegelt einen Ausgang der zweiten Verstärkereinheit A4 für eine vorbestimmte Zeit. Ein dritter Invertierer IV13 invertiert einen Ausgang der zweiten Verriegelungseinheit 132, um das invertierte Signal als das Code-Signal iRC1 auszugeben. Ein vierter Invertierer IV14 invertiert das zweite Code-Signal iRC1, um das invertierte Signal als das zweite Code-Schienensignal/iRC1 auszugeben.
6 ist ein detailliertes Schaltungsdiagramm, das den ODT-Block 230 und das I/O-Register 220, die in 3 gezeigt sind, veranschaulicht.
Wie gezeigt, schließt der ODT-Block 230 eine Mehrzahl von PMOS-Transistoren P1 bis P4, eine Mehrzahl von NMOS-Transistoren N1 bis N4 und eine Mehrzahl von Widerständen R1 bis R8 ein.
Hierin sind ein erster PMOS-Transistor P1, erste und zweite Widerstände R1 und R2 und ein erster NMOS-Transistor N1 in Reihe zwischen dem Quellenspannungsanschluss VDDQ und einem Massespannungsanschluss VSSQ verbunden. Das erste Auswahlschienensignal/S0 wird an ein Gatter des ersten PMOS-Transistors P1 angelegt, und das erste Auswahlsignal S0 wird an ein Gatter des ersten NMOS-Transistors N1 angelegt.
Gleichermaßen sind ein zweiter PMOS-Transistor P2, dritte und vierte Widerstände R3 und R4 und ein zweiter NMOS-Transistor N2 in Reihe zwischen dem Quellenspannungsanschluss VDDQ und dem Massespannungsanschluss VSSQ verbunden. Das zweite Auswahlschienensignal/S1 wird an ein Gatter des zweiten PMOS-Transistors P2 angelegt, und das zweite Auswahlsignal S1 wird an ein Gatter des zweiten NMOS-Transistors N2 angelegt.
Ein dritter PMOS-Transistor P3, fünfte und sechste Widerstände R5 und R6 und ein dritter NMOS-Transistor N3 sind in Reihe zwischen dem Quellenspannungsanschluss VDDQ und dem Massespannungsanschluss VSSQ verbunden. Das dritte Auswahlschienensignal/S2 wird an ein Gatter des dritten PMOS-Transistors P3 angelegt, und das dritte Auswahlsignal S2 wird an ein Gatter des dritten NMOS-Transistors N3 angelegt.
Ein vierter PMOS-Transistor P4, siebte und achte Widerstände R7 und R8 und ein vierter NMOS-Transistor N4 sind in Reihe zwischen dem Quellenspannungsanschluss VDDQ und dem Massespannungsanschluss VSSQ verbunden. Das vierte Auswahlschienensignal/S3 wird an ein Gatter des vierten PMOS-Transistors P4 angelegt, und das vierte Auswahlsignal S3 wird an ein Gatter des vierten NMOS-Transistors N4 angelegt.
Das I/O-Register 220 schließt erste und zweite Empfänger B1 und B2 ein. Hierein empfängt der erste Empfänger B1 ein Sig nal, das an ein Ausgangsdatenkissen DQ angelegt ist, über den I/O-Bus auf der Grundlage einer Referenzspannung VREF, um das empfangene Signal zu einem Kern, d.h. dem I/O-Verstärkerfeld 210 auszugeben. Der zweite Empfänger B3 empfängt und puffert ein Signal, das von dem Kern angelegt ist, um das gepufferte Signal zu dem Ausgangsdatenkissen DQ über den I/O-Bus auszugeben.
7 ist ein detailliertes Schaltungsdiagramm, das den ersten Empfänger B1 des I/O-Registers, das in 6 gezeigt ist, veranschaulicht.
Wie gezeigt, schließt der erste Empfänger B1 eine Mehrzahl von PMOS-Transistoren P5 bis P8, eine Mehrzahl von NMOS-Transistoren N5 bis N7 und einen Invertierer IV15 ein. Dementsprechend bildet der erste Empfänger B1 einen Differenzverstärker, der die Referenzspannung VREF mit einem Eingangssignal IN auf der Grundlage eines Schaltsignals SW vergleicht.
Im Detail sind die Sources erster bis vierter PMOS-Transistoren P5 bis P8 gemeinsam zum Empfangen der Quellenspannung; jedes Gate der zweiten und dritten PMOS-Transistoren P6 und P7 ist verbunden; und jedes Gate der ersten und vierten PMOS-Transistoren P5 und P8 empfängt das Schaltsignal SW.
Ein Gate eines ersten NMOS-Transistors N5 empfängt die Referenzspannung VREF, und ein Gate eines zweiten NMOS-Transistors N6 empfängt das Eingangssignal IN. Hierin sind Drains der ersten und zweiten PMOS-Transistoren P5 und P6 mit einem Drain des ersten NMOS-Transistors N5 verbunden; und Drains der dritten und vierten PMOS-Transistoren P7 und P8 sind mit einem Drain des zweiten NMOS-Transistors N6 verbunden.
Der Invertierer IV15 invertiert ein Signal, das an das Drain des zweiten NMOS-Transistors N6 angelegt ist, um das invertierte Signal als ein Ausgangssignal OUT auszugeben.
Der dritte NMOS-Transistor N7, der zwischen der Massespannung und Sources der ersten und zweiten NMOS-Transistoren N5 und N6 verbunden ist, schließt ein Gate zum Empfangen des Schaltsignals SW ein.
8 ist ein detailliertes Schaltungsdiagramm, das die erste Verriegelungseinheit 101 des Befehlseingabepuffers 100 veranschaulicht, der in den 4 bis 5 gezeigt ist.
Hierin weist jede der zweiten Verriegelungseinheit 121 des ODT-Empfängers 120 und der ersten und zweiten Verriegelungseinheiten 131 und 132 des Code-Kanals 130 den gleichen Schaltungsaufbau wie die erste Verriegelungseinheit 101 des Befehlseingabepuffers 100 auf, und somit wird die erste Verriegelungseinheit 101 als ein beispielhafter Aufbau beschrieben werden.
Wie gezeigt, schließt die erste Verriegelungseinheit 101 eine Mehrzahl von Invertierern IV16 bis IV23 und erste und zweite Transfer-Gatter T1 und T2 ein. Dementsprechend verriegelt die erste Verriegelungseinheit 101 ein Eingangssignal EINGANG gemäß einem Schaltbetrieb der ersten und zweiten Transfer-Gatter T1 und T2 im Ansprechen auf einen internen Takt ICLK, um das verriegelte Signal als ein Ausgangssignal AUSGANG auszugeben.
Nachstehend wird unter Bezugnahme auf 9 ein Betrieb für die Halbleiterspeichervorrichtung der vorliegenden Erfindung beschrieben werden.
9 ist ein Zeitgebungsdiagramm, das einen Betrieb der Halbleiterspeichervorrichtung, die in den 3 bis 8 gezeigt ist, beschreibt.
Wie gezeigt, empfängt das RTT-Decoder & Register 170 die Ausgänge des Befehlseingabepuffers 100, des ODT-Empfängers 120 und des Code-Kanals 130 und decodiert diese, um die ersten bis vierten Auswahlsignale S0 bis S3 zum Auswählen der Impedanz des ODT-Widerstands auszugeben.
Das Code-Steuersignal RC, das in den Code-Kanal 130 eingegeben wird, kann ein einzelnes Bit, ein Paar von Bits oder eine Mehrzahl von Bits einschließen; und einen Punkt einer vorbestimmten Verzögerungszeit größer als ein halber Takt aufweisen, wenn es eingegeben wird.
In Übereinstimmung mit der bevorzugten Ausführungsform der vorliegenden Erfindung wird angenommen, dass die ersten bis vierten Auswahlsignale S0 bis S3 vorhanden sind; und somit weist das Code-Steuersignal RC vier Bits auf, um so den ODT-Widerstand in Übereinstimmung mit sechzehn Fällen einzustellen.
Tabelle 1 unten stehend zeigt beispielhafte Impedanzen der ODT-Widerstände gemäß dem Code-Steuersignal RC.
[Tabelle 1]
Unter Bezugnahme auf die Tabelle 1 decodiert, wenn das Code-Steuersignal RC mit einem Wert von "1" eingegeben wird, das RTT-Decoder & Register 170 das Code-Steuersignal RC, um das erste Auswahlsignal S0 als ein Wert von "1" und die zweiten bis vierten Auswahlsignale S1 bis S3 als Werte von "0" auszugeben. Dementsprechend werden der erste PMOS-Transistor P1 und der erste NMOS-Transistor N1 unter der Mehrzahl der Transistoren, die in dem ODT-Block bereitgestellt sind, eingeschaltet. Folglich wird die Impedanz des ODT-Widerstands auf einen Wert von "30 Ω" gemäß einem Teilungsverhältnis der ersten und zweiten Widerstände R1 und R2 eingestellt.
Dementsprechend wird, wie in 9 gezeigt, wenn das Code-Steuersignal RC zum Setzen einer gewünschten Impedanz des ODT-Widerstands der DRAM-Vorrichtung geändert wird, während das ODT-Steuersignal ODT aktiviert ist, die Impedanz des ODT-Widerstands, der in dem Ausgangsdatenkissen DQ bereitgestellt ist, im Ansprechen auf das Code-Steuersignal RC eingestellt. D.h., dass die Impedanz des ODT-Widerstands kontinuierlich den gleichen Impedanzwert aufrechterhält, wenn das Code-Steuersignal RC nicht geändert wird.
Während die bevorzugte Ausführungsform der vorliegenden Erfindung erläutert hat, dass das Code-Steuersignal RC geändert wird, während das ODT-Steuersignal ODT aktiviert ist, ist es möglich, dass das Code-Steuersignal RC geändert wird, wenn eine Phase des ODT-Steuersignals ODT geändert wird.
10 ist ein Diagramm, das einen Betrieb einer Halbleiterspeichervorrichtung in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung veranschaulicht.
Wie gezeigt, ist es, wenn die Anzahl von Sockeln zwei ist, möglich, die ersten und zweiten Speichermodule M1 und M2 auf einem einzelnen Speicherkanal CH anzubringen. Zu dieser Zeit teilen die ersten und zweiten Speichermodule M1 und M2 den Speicherkanal CH physikalisch.
Das erste Speichermodul M1 schließt erste und zweite Ränge RANG0 und RANG1 ein, die physikalisch und logisch geteilt sind; das zweite Speichermodul M2 schließt dritte und vierte Ränge RANG2 und RANG3 ein, die physikalisch und logisch geteilt sind. Dementsprechend ist es in Übereinstimmung mit dieser Ausführungsform der beanspruchten Erfindung möglich, eine Vergrößerung durch ein Anbringen der ersten bis vierten Ränge RANG0 bis RANG3 an den ersten und zweiten Speichermodulen M1 und M2 zu erhalten.
Jeder der ersten bis vierten Ränge RANG0 bis RANG3 bezeichnet eine logische Speicherbetriebseinheit und schließt eine Mehrzahl von unabhängigen ODT-Steuersignalen/ODT0 bis/ODT3 ein. Zusätzlich wird jeder der ersten bis vierten Ränge RANG0 bis RANG3 von einer Mehrzahl unabhängiger Chip-Auswahlsignale/CS0 bis/CS3 zum logischen Teilen der Mehrzahl der Ränge betrieben; und weist eine unterschiedliche Impedanz des ODT-Widerstands während eines Lese- und Schreibbetriebs auf.
Mit anderen Worten, jeder der ersten bis vierten Ränge RANG0 bis RANG3 in der Halbleiterspeichervorrichtung, der auf der Grundlage der Chip-Auswahlsignale/CS0 bis/CS3 ausgewählt ist, steuert den ODT-Widerstand im Ansprechen auf die entsprechenden ODT-Steuersignale/ODT0 bis/ODT3. Ferner ist in Über einstimmung mit dieser Ausführungsform der vorliegenden Erfindung das Code-Steuersignal RC zum Auswählen eines der ODT-Widerstände erforderlich.
Deswegen sind die erforderlichen Signale zum Auswählen und Steuern der Impedanz der mehrfachen ODT-Widerstände das entsprechende ODT-Steuersignal, das Code-Steuersignal RC und das Chip-Auswahlsignal CS.
Zusätzlich teilen die ersten bis vierten Ränge RANG0 bis RANG3 exklusiv ein Taktsignal CLK, ein Befehlssignal CMD, ein Adresssignal ADD, einen Kanal des Ausgangsdatenkissens DQ und das Datenabtastsignal DQS.
Wenn ein Speicher-Controller CON Daten aus einem DRAM des ersten Rangs RANG0 liest, legt der Speicher-Controller CON das zweite ODT-Steuersignal/ODT1 mit einem logischen Pegel "HOCH" an, um so einen DRAM des zweiten Tangs RANG1 zu deaktivieren. Während dieser Zeit bildet der DRAM des zweiten Rangs RANG1 den ODT-Widerstand auf einem Datenbus, der mit dem ersten Rang RANG0 geteilt wird.
D.h., dass dann, wenn ein beliebiger Rang in dem Speichersystem, das aus der Mehrzahl von Rängen besteht, d.h. dem RANG0 bis RANG3, die Impedanz des ODT-Widerstands einstellt, jeder der anderen Ränge gleichzeitig seine eigene Impedanz des ODT-Widerstands einstellen kann. Hierin kann in einem vorbestimmten Rang eine Impedanz des ODT-Widerstands während eines Lesebetriebs als ein unterschiedlicher Wert gegenüber einer Impedanz des ODT-Widerstands während eines Schreibbetriebs eingestellt werden.
Dementsprechend kann, weil jeder der ersten bis vierten Ränge RANG0 bis RANG3 eine unterschiedliche Impedanz des ODT-Wider stands einstellen kann, die Impedanz des ODT-Widerstands hinsichtlich eines Datenkanals auf verschiedene Werte während Daten-Eingabe/Ausgabe-Betriebsschritten optimiert werden.
Hierin kann ein Punkt zum Ändern der Impedanz des ODT-Widerstands vor einem Punkt eines Schreibbetriebs eines entsprechenden Speicherrangs oder vor einem Punkt eines Lesebetriebs eines anderen Speicherrangs sein. Ferner ist es möglich, dass der Punkt zum Ändern der Impedanz des ODT-Widerstands der gleiche wie ein Punkt zum Schalten von dem Schreibbetrieb in den Lesebetrieb ist.
Wie oben beschrieben, schließt die vorliegende Erfindung mehrfache matrizeneigene Abschluss-(ODT-)Widerstände zum Optimieren einer Kanalimpedanz durch ein Zuordnen eines unabhängigen ODT-Widerstands zu jeder einer Mehrzahl von Speicherbänken oder Speichermodulen während eines Lese- oder Schreibbetriebs ein.
Die vorliegende Erfindung enthält Gegenstände, die die koreanischen Patentanmeldungen Nr. 2005-90935 & 2005-134194, eingereicht beim Koreanischen Patentamt am 29. September 2005 & am 29. Dezember 2005, betreffen, wobei der gesamte Inhalt davon hierin unter Bezugnahme eingeschlossen ist.
Während die vorliegende Erfindung hinsichtlich bestimmter Ausführungsformen beschrieben worden ist, wird es für Fachleute offensichtlich sein, dass verschiedene Änderungen und Modifikationen ausgeführt werden können, ohne von dem Grundgedanken und Umfang der Erfindung, wie sie in den folgenden Ansprüchen definiert sind, abzuweichen.

Claims

Halbleiterspeichervorrichtung, umfassend: einen Code-Kanal zum Ausgeben einer Mehrzahl von Code-Signalen auf der Grundlage eines Code-Steuersignals; einen Abschlusswiderstandsdecoder zum Decodieren eines Chip-Auswahlsignals, eines matrizeneigenen Abschluss-(ODT) -Steuersignals und der Mehrzahl von Code-Signalen und zum Ausgeben einer Mehrzahl von Auswahlsignalen auf der Grundlage der decodierten Signale; und einen ODT-Block zum Versehen eines Ausgangsdatenkissen mit einer Impedanz eines Abschlusswiderstands, die im Ansprechen auf die Mehrzahl von Auswahlsignalen ausgewählt ist.
Halbleiterspeichervorrichtung nach Anspruch 1, weiter umfassend ein Register zum Speicher der Mehrzahl von Auswahlsignalen und der decodierten Signale des Abschlusswiderstandsdecoders.
Halbleiterspeichervorrichtung nach Anspruch 1, wobei der ODT-Block die Impedanz des Abschlusswiderstands auf der Grundlage eines Status des Code-Steuersignals einstellt, während das ODT-Steuersignal aktiviert ist.
Halbleiterspeichervorrichtung nach Anspruch 1, wobei der ODT-Block die Impedanz des Abschlusswiderstands auf der Grundlage eines Status des Code-Steuersignals einstellt, wenn eine Phase des ODT-Steuersignals geändert wird.
Halbleiterspeichervorrichtung nach Anspruch 1, wobei der Code-Kanal eine voreingestellte Verzögerungszeit größer als ein halber Takt aufweist.
Halbleiterspeichervorrichtung nach Anspruch 1, wobei der Code-Kanal aufweist: eine Verstärkungseinheit zum Vergleichen einer Quellenspannung mit dem Code-Steuersignal, um das Vergleichsergebnis zu verstärken; eine Verriegelungseinheit zum Verriegeln eines Ausgangs der Verstärkungseinheit; und eine Verzögerungseinheit zum Verzögern eines Ausgangs der Verriegelungseinheit mit und ohne einem Invertieren, um die Mehrzahl von Code-Signalen auszugeben.
Halbleiterspeichervorrichtung nach Anspruch 6, wobei die Verriegelungseinheit aufweist: eine Mehrzahl von Schaltern zum selektiven Ausgeben des Ausgangs der Verstärkungseinheit im Ansprechen auf einen internen Takt; und eine Mehrzahl von Verriegelungseinheiten zum Verriegeln von Ausgängen der Mehrzahl von Schaltern.
Halbleiterspeichervorrichtung nach Anspruch 1, weiter umfassend: einen Befehlseingabepuffer zum Puffern und Ausgeben des Chip-Auswahlsignals; und einen ODT-Empfänger zum Puffern und Ausgeben des ODT- Steuersignals zu dem Abschlusswiderstandsdecoder.
Halbleiterspeichervorrichtung nach Anspruch 8, wobei der Befehlseingabepuffer einschließt: eine Verstärkungseinheit zum Vergleichen einer Quellenspannung mit dem Chip-Auswahlsignal, um das Vergleichsergebnis zu verstärken; eine Verzögerungseinheit zum Verzögern eines Ausgangs der Verstärkungseinheit um eine erste vorbestimmte Zeit; und eine Verriegelungseinheit zum Verriegeln eines Ausgangs der Verzögerungseinheit um eine zweite vorbestimmte Zeit.
Halbleiterspeichervorrichtung nach Anspruch 8, wobei der ODT-Empfänger einschließt: eine Verstärkungseinheit zum Vergleichen einer Quellenspannung mit dem ODT-Steuersignal, um das Vergleichsergebnis zu verstärken; eine Verzögerungseinheit zum Verzögern eines Ausgangs der Verstärkungseinheit um eine erste vorbestimmte Zeit; und eine Verriegelungseinheit zum Verriegeln eines Ausgangs der Verzögerungseinheit um eine zweite vorbestimmte Zeit.
Halbleiterspeichervorrichtung nach Anspruch 8, wobei der Abschlusswiderstandsdecoder einschließt: eine Logikkombinationseinheit zum logischen Kombinieren von Ausgängen des Befehlseingabepuffers und des ODT-Empfängers; eine Mehrzahl von Logikgattern zum Durchführen eines NAND-Betriebs eines Ausgangs der Logikkombinationseinheit und der Mehrzahl von Code-Signalen; und eine Invertierungseinheit zum Invertieren von Ausgängen der Mehrzahl von Logikgattern, um die Mehrzahl von Auswahlsignalen auszugeben.
Halbleiterspeichervorrichtung nach Anspruch 11, wobei die Logikkombinationseinheit aufweist: einen ersten Invertierer zum Invertieren des Ausgangs des Befehlseingabepuffers; ein Logikgatter zum Durchführen eines NAND-Betriebs von Ausgängen des ersten Invertierers und des ODT-Empfängers; und einen zweiten Invertierer zum Invertieren eines Ausgangs des Logikgatters.
Halbleiterspeichervorrichtung nach Anspruch 1, wobei der ODT-Block aufweist: eine Mehrzahl von PMOS-Transistoren, die einen Anschluss verbunden mit einem Quellenspannungsanschluss und Gates zum Empfangen einer Mehrzahl von invertierten Auswahlsignalen aufweisen; eine Mehrzahl von NMOS-Transistoren, die einen Anschluss verbunden mit einem Massespannungsanschluss und Gates zum Aufnehmen der Mehrzahl von Auswahlsignalen aufweisen; und eine Mehrzahl von Widerständen, die zwischen der Mehrzahl von PMOS-Transistoren und der Mehrzahl von NMOS-Transistoren verbunden sind.
Halbleiterspeichervorrichtung nach Anspruch 1, weiter umfassend ein Eingangs-/Ausgangsregister, das zwischen dem Ausgangsdatenkissen und einer Speicherzelle verbunden ist, wobei das Eingangs-/Ausgangsregister aufweist: einen ersten Empfänger zum Vergleichen eines Signals, das von dem Ausgangsdatenkissen angelegt ist, mit einer Referenzspannung und zum Ausgeben des Vergleichssignals zu der Speicherzelle; und einen zweiten Empfänger zum Puffern und Ausgeben eines Signals, das von der Speicherzelle angelegt ist, zu dem Ausgangsdatenkissen.
Halbleiterspeichervorrichtung nach Anspruch 1, wobei das Code-Steuersignal von einer externen Quelle eingegeben wird.
Halbleiterspeichervorrichtung, umfassend: eine Mehrzahl von Speicherbänken zum Steuern eines Lese-/Schreibbetriebs von Daten in Speicherzellen; einen Code-Kanal zum Ausgeben einer Mehrzahl von Code-Signalen auf der Grundlage eines Code-Steuersignals; einen Befehlseingabepuffer zum Puffern eines Chip-Auswahlsignals und zum Ausgeben eines gepufferten Signals; einen matrizeneigenen Abschluss- (ODT-) Empfänger zum Empfangen eines ODT-Steuersignals und zum Ausgeben eines empfangenen Signals; einen Abschlusswiderstandsdecoder zum Decodieren des gepufferten Signals von dem Befehlseingabepuffer, des empfangenen Signals von dem ODT-Empfänger und der Mehrzahl von Code-Signalen und zum Ausgeben einer Mehrzahl von Auswahlsignalen auf der Grundlage der decodierten Signale; und einen ODT-Block zum Versehen eines Ausgangsdatenkissens mit einer Impedanz eines Abschlusswiderstands, der im Ansprechen auf die Mehrzahl von Auswahlsignalen ausgewählt ist.
Halbleiterspeichervorrichtung nach Anspruch 16, weiter umfassend ein Register zum Speichern der Mehrzahl von Auswahlsignalen und der decodierten Signale des Abschlusswiderstandsdecoders.
Halbleiterspeichervorrichtung nach Anspruch 16, wobei der ODT-Block die Impedanz des Abschlusswiderstands vor einem Starten des Schreibbetriebs der Mehrzahl von Speicherbänken einstellt.
Halbleiterspeichervorrichtung nach Anspruch 16, wobei der ODT-Block die Impedanz des Abschlusswiderstands während des Lese-/Schreibbetriebs der Mehrzahl von Speicherbänken einstellt.
Halbleiterspeichervorrichtung nach Anspruch 16, wobei die Impedanz des Abschlusswiderstands während der Lese- und Schreibbetriebsschritte eingestellt wird.
Halbleiterspeichervorrichtung nach Anspruch 16, wobei das Code-Steuersignal von einer externen Quelle eingegeben wird.
Halbleiterspeichervorrichtung, umfassend: eine Mehrzahl von Speichermodulen, die mit einem Datenkanal verbunden sind; und eine Mehrzahl von Rängen, die mit der Mehrzahl von Speichermodulen verbunden sind und entweder eine logische Speicherbetriebseinheit oder eine physikalische Speicherbetriebseinheit aufweisen, wobei die Mehrzahl von Rängen eine Abschlusswiderstands-Steuereinheit zum Zuordnen einer unterschiedlichen Impedanz eines Abschlusswiderstands zu der Mehrzahl von Rängen während Lese- und Schreibbetriebsschritten der Mehrzahl von Speichermodulen einschließen, gemäß einer Kombination eines Chip-Auswahlsignals, eines matrizeneigenen Abschluss- (ODT-) Steuersignals und eines Code-Steuersignals.
Halbleiterspeichervorrichtung nach Anspruch 22, wobei jeder Rang die Impedanz des Abschlusswiderstands im Ansprechen auf das ODT-Steuersignal und das Chip-Auswahlsignal, das unabhängig gesteuert wird, steuert.
Halbleiterspeichervorrichtung nach Anspruch 22, wobei die Mehrzahl von Rängen exklusiv den Datenkanal teilen.
Halbleiterspeichervorrichtung nach Anspruch 24, wobei einer der Mehrzahl von Rängen auf der Grundlage des Chip-Auswahlsignals ausgewählt wird.
Halbleiterspeichervorrichtung nach Anspruch 22, wobei jeder der Mehrzahl von Rängen eine unterschiedliche Impedanz des Abschlusswiderstands während der Lese- und Schreibbetriebsschritte aufweist.
Halbleiterspeichervorrichtung nach Anspruch 22, wobei die Impedanz des Abschlusswiderstands eines bestimmten Rangs unter der Mehrzahl von Rängen vor einem Starten des Lesebetriebs der anderen Ränge geändert wird.
Halbleiterspeichervorrichtung nach Anspruch 22, wobei die Mehrzahl von Rängen die Impedanz des Abschlusswiderstands aufweisen, die vor einem Umschalten von dem Schreibbetrieb in den Lesebetrieb geändert ist.