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Die vorliegende Erfindung bezieht
sich auf das Gebiet von Speicherchips.
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Eine bekannte Integrierter-Speicher-IC 100, die
ein beschreibbarer Speicher vom DRAM-Typ ist, ist in 1 gezeigt. Ein solcher dynamischer
Direktzugriffsspeicherchip (DRAM-Chip) 100 umfaßt eine Mehrzahl
von Speicherspeicherungszellen 102, wobei jede Zelle 102 einen
Transistor 104 und einen intrinsischen Kondensator 106 aufweist.
Wie in 2 und 3 gezeigt ist, sind die Speicherspeicherungszellen 102 in
Arrays 108 angeordnet, wobei die Speicherspeicherungszellen 102 bei
jedem Array 108 miteinander über Spalten von Leitern 110,
die als Bitleitungen bekannt sind, und Reihen von Leitungen 112, die
als Wortleitungen bekannt sind, verbunden sind. Eine Hälfte der
Speicherspeicherungszellen 102 ist mit einer Bitleitung
verbunden, während
der Rest der Speicherspeicherungszellen mit einer komplementären Bitleitung
verbunden ist. Wie in 4 gezeigt
ist, werden die Transistoren 104 verwendet, um die Kondensatoren 106 auf
bestimmte Spannungspegel zu laden und zu entladen. Die Kondensatoren 106 speichern
dann die Spannungen als binäre
Bits, 1 oder 0, die die Spannungspegel darstellen. Die binäre 1 wird als „hoher
Zustand" bezeichnet und die binäre
0 wird als „niedriger
Zustand" bezeichnet. Der Spannungswert der Informationen, die in
dem Kondensator 106 einer Speicherspeicherungszelle 102 gespeichert sind,
wird der logische Zustand der Speicherspeicherungszelle genannt.
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Wie in 1 und 2 gezeigt ist, umfaßt der Speicherchip 100 sechs
Adreßeingangs-Kontaktstifte
A0, A1, A2, A3, A4, A5 entlang seiner Kanten, die sowohl für die Zeilen-
als auch Spalten-Adressen der Speicherspeicherungszellen 102 verwendet
werden. Der Zeilenadreßübernahmesignal-Eingangsstift (RAS-Eingangsstift)
empfängt
ein Signal RAS, das die Adresse, die an dem DRAM-Adreßstiften
A0 bis A5 vorliegt, in die Zeilenadreßlatches 114 taktet.
Auf ähnliche
Weise empfängt
ein Spaltenadreßübernahmesignal-Eingangsstift
(CAS-Eingangsstift) ein Signal CAS, das die Adresse, die an den
DRAM-Adreßstiften
A0 bis A5 vorliegt, in die Spaltenadreßlatches 116 taktet.
Der Speicherchip 100 weist einen Datenstift Din auf, der
Daten empfängt,
und einen Datenstift Dout, der Daten aus dem Speicherchip 100 sendet.
Die Operationsmodi des Speicherchips 100, wie zum Beispiel
Lesen (Read), Schreiben (Write) und aktualisieren (Refresh) sind
bekannt, und es besteht kein Bedarf, dieselben zu dem Zweck des
Beschreibens der vorliegenden Erfindung zu erörtern.
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Eine Variation eines DRAM-Chips ist
in 5 und 6 gezeigt. Genauer gesagt wird durch
Hinzufügen
einer synchronen Schnittstelle zwischen der Basiskern-DRAM-Operation/-Schaltungsanordnung eines
Zweite-Generation-DRAM und die Steuerung, die von außerhalb
des Chips kommt, ein synchroner dynamischer Zugriffsspeicherchip
(SDRAM-Chip) 200 gebildet. Der SDRAM-Chip 200 umfaßt eine Bank
aus Speicherarrays 208, wobei jedes Array 208 Speicherspeicherungszellen 210 umfaßt, die
miteinander über
Spalten und Zeilen von Leitern verbunden sind.
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Wie in 5 und 6 gezeigt ist, umfaßt der Speicherchip 200 zwölf Adreßeingangskontaktstifte A0–A11, die
sowohl für
die Zeilen- als auch Spalten-Adressen der Speicherspeicherungszellen
der Bank von Speicherarrays 208 verwendet werden. Der Zeilenadreßübernahmesignal-Eingangsstift (RAS-Eingangsstift) empfängt ein
Signal RAS, das die Adresse, die an den DRAM-Adreßstiften
A0 bis A11 vorliegt, in die Bank aus Zeilenadreßlatches 214 taktet.
Auf ähnliche
Weise empfängt
ein Spaltenadreßübernahmesignaleingangsstift
(CAS-Eingangsstift)
ein Signal CAS, das die Adresse, die an den DRAM-Adreßstiften
A0 bis A11 vorliegt, in die Bank aus Spaltenadreßlatches 216 taktet.
Der Speicherchip 200 weist Daten-Eingangs/-Ausgangs-Stifte DQ0–15 auf,
die Eingangssignale und Ausgangssignale empfangen und senden. Die
Eingangssignale werden von den Stiften DQ0–15 zu dem Dateneingangsregister 218 weitergeleitet
und dann zu einer DQM-Verarbeitungskomponente 220,
die eine DQM-Maskierungslogik und Schreibtreiber zum Speichern der
Eingangsdaten in die Bank von Speicherarrays 208 umfaßt. Die
Ausgangssignale werden von einem Datenausgangsregister 222 empfangen, das
die Signale von der DQM-Verarbeitungskomponente 220 empfangen
hat, die Lesedatenlatches zum Lesen der Ausgangsdaten aus der Bank
von Speicherarrays 208 umfaßt. Die Operationsmodi des Speicherchips 200,
wie zum Beispiel Lesen, Schreiben und Aktualisieren sind bekannt,
und es besteht somit kein Bedarf, dieselben zum Zweck des Beschreibens
der vorliegenden Erfindung zu erörtern.
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Bei beiden der Speicherchips 100 und 200 aus 1-6 sind die entsprechenden Speicherarrays 108, 208 mit
Erfassungsverstärkern 300 verbunden. Ein
Beispiel eines bekannten Erfassungsverstärkers 300 ist innerhalb
des mit rechteckigen Linien gestrichelten Kastens aus 7 gezeigt und umfaßt primäre Durchlaßtransistoren 302, 304 und
sekundäre Durchlaßtransistoren 306, 308, 310.
Jeder der Durchlaßtransistoren
des Erfassungsverstärkers 300 wird
durch Bitleitungen 110, 312 und die MUX- („gemultiplexten")
und EQ- („ausgeglichenen")
Signale gesteuert, die in 7 gezeigt
sind. Wie in 7 gezeigt
ist, umfaßt
der Erfassungsverstärker 300 ferner Quertransistoren 314,
die mit der Bitleitung 110 und der komplementären Bitleitung 312 verbunden
sind und die Signale NSET und PSET empfangen. Der Erfassungsverstärker 300 erfaßt kleine
Spannungsdifferenzen zwischen den Bitleitungen 110 und
den komplementären
Bitleitungen 312.
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In Betrieb sind die Bitleitungen 110 und
die komplementären
Bitleitungen 312 auf einen Spannungspegel VBLEQ ausgeglichen,
vor der Aktivierung einer Wortleitung 112, wie in
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8 gezeigt
ist. Während
die Bitleitungen 110 und die komplementären Bitleitungen 312 ausgeglichen
sind, sind die Gatterspannungen MUX und EQ der Gatter der Durchlaßtransistoren 302, 304, 306, 308, 310 auf
eine gemeinsame Spannung von VINT gesetzt, die Spannung der internen
Spannungsversorgung, wie in 8 gezeigt
ist. Es wird darauf hingewiesen, das das MUX-Signal verwendet wird,
um zu bestimmen, an welche eines Paares von Bitleitungen die Signale
NSET und PSET angelegt werden.
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Sobald eine Wortleitung 112 aktiviert
ist, treten eine Anzahl von Ereignissen auf. Zum Beispiel verursacht
die Auswahl einer Wortleitung 112, daß alle Speicherzellen, die
mit der Wortleitung 112 verbunden sind, geöffnet werden.
Zusätzlich
dazu werden die offenen Speicherzellen mit Bitleitungen verbunden,
die mit den Erfassungsverstärkern
verbunden sind. Eine geringe Ladung oder Daten werden temporär in dem
Kondensator 106 gespeichert, wo dieselbe zu der Bitleitung
weitergeleitet werden kann. Die geringe Ladung oder die Daten, die
in den Speicherspeicherungszellen 102, 210 gespeichert
sind, werden zu dem Drain D des Transistors 104 weitergeleitet
und dann auf eine der komplementären
Bitleitungen 312 über
die Transistoren 302, 304 plaziert. Da die gespeicherte
Ladung auf die komplementären Bitleitungen 312 und
nicht die Bitleitungen 110 plaziert wird, resultiert eine
geringe Spannungsdifferenz zwischen den Bitleitungen 312 und
den Bitleitungen 110. Die geringe Spannungsdifferenz wird
durch den Erfassungsverstärker 300 erfaßt, der
die Ladung/Daten erneut auf die komplementären Bitleitungen speichert
oder auf dieselben zurückschreibt,
durch Treiben von einer der komplementären Bitleitungen 312 auf
einen hohen Spannungszustand VBLH und der entsprechenden Bitleitung 110 auf
einen niedrigen Spannungszustand, wie zum Beispiel Masse GNB, wie
in 8 gezeigt ist. Der
Erfassungsverstärker 300 speichert
die Ladung erneut, dadurch, daß er das
Signal PSET von dessen normaler Spannung von VBLEQ auf eine hohe
Spannung bewegt, während
das andere Signal NSET von dessen normaler Spannung von VBLEQ auf
eine niedrige Spannung bewegt wird. Das Vorliegen der Signale NSET
und PSET auf einem hohen und niedrigen Zustand verursacht, daß die Transistoren 314 eine
Bitleitung den gesamten Weg entweder zu einem hohen Zustand oder
zu einem niedrigen Zustand treiben und die komplementäre Bitleitung
den gesamten Weg zu dem entgegengesetzten Zustand treiben. Während die
Bitleitung 110 und die komplementäre Bitleitung 312 auf
unterschiedliche Spannungen getrieben werden, wird die Spannung
EQ nach unten auf einen niedrigen Spannungszustand getrieben, wie
zum Beispiel GND, und die Spannung MUX wird hoch auf den Wert VPP
getrieben, wie in 8 gezeigt
ist.
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Während
die obige Beschreibung die Situation betrachtet, in der die Ladung
oder die Daten auf eine komplementäre Bitleitung 312 plaziert
werden und durch Anwenden eines hohen Spannungszustands an die komplementäre Bitleitung 312 zurückgeschrieben
werden, ist es ferner möglich,
daß die Ladung
oder die Daten auf die Bitleitung 110 plaziert und zurückgeschrieben
werden, über
ein Verfahren, das komplementär
zu dem oben beschriebenen ist. Bei jedem Szenario weiß der Erfassungsverstärker 300 nicht,
ob die Bitleitung 110 oder die komplementäre Bitleitung 312 mit
der Speicherspeicherungszelle 102, 210 verbunden
ist. In dieser Situation verursacht die Ladung in der Speicherspeicherungszelle, daß die Bitleitung,
die mit der Speicherspeicherungszelle verbunden ist, auf den Spannungspegel
der Ladung getrieben wird, während
die andere Bitleitung auf eine gleiche aber entgegengesetzte Spannung getrieben
wird, wie in 8 gezeigt
ist.
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Aufgrund der Struktur der Speicherarrays 108, 208,
die vorangehend beschrieben wurde, verbinden die Durchlaßtransistoren 302, 304, 306, 308, 310 nur
eine der Bitleitungen 110 und ihre entsprechende komplementäre Bitleitung 312 mit
der Speicherspeicherungszelle 102. Eine andere Eigenschaft der
Speicherzellen 108, 208 ist, daß die Bitleitungen 110 und
ihre komplementären
Bitleitungen 312 Parasitär-Widerstand und -Kapazität enthalten.
Somit, wenn die Bit leitungen 110 oder die komplementären Bitleitungen 112 von
einer Spannung auf eine andere geschaltet werden, verursacht der
zugeordnete Parasitär-Widerstand
und die -Kapazität
einen Leistungsverlust für
die bestimmte Bitleitung, die ein Schalten der Spannung erfährt. Bei
den bekannten Prozeß,
der in 8 gezeigt ist,
erfahren die Bitleitung 110 und ihre entsprechende komplementäre Bitleitung 312 jeweils
ein Schalten der Spannung, und somit verursacht jede derselben einen
unerwünschten
Leistungsverlust.
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Es ist die Aufgabe der vorliegenden
Erfindung, ein Speichersystem und ein Verfahren zum Übertragen
von Daten zu einer Speicherspeicherungszelle mit verbesserten Charakteristika
zu schaffen.
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Diese Aufgabe wird durch ein Speichersystem
gemäß Anspruch
1 und eine Verfahren zum Übertragen
von Daten zu einer Speicherspeicherungszelle gemäß Anspruch 14 gelöst.
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Ein Aspekt der vorliegenden Erfindung
bezieht sich auf ein Speichersystem, das ein Array aus Speicherspeicherungszellen
umfaßt,
das eine Speicherspeicherungszelle aufweist. Eine erste Bitleitung ist
mit der Speicherspeicherungszelle verbunden und eine zweite Bitleitung,
die komplementär
zu der ersten Bitleitung ist, ist nicht mit der Speicherspeicherungszelle
verbunden. Ein Erfassungsverstärker
ist mit der ersten Bitleitung und der zweiten Bitleitung verbunden,
um eine Ladung zu erfassen, die an der ersten Bitleitung vorhanden
ist, wobei der Erfassungsverstärker
Signale empfängt,
die anzeigen, daß die
erste Bitleitung mit der Speicherspeicherungszelle verbunden ist,
wobei der Erfassungsverstärker
verhindert, daß ein
Abschnitt der zweiten Bitleitung auf einen Vollspannungszustand
getrieben wird, basierend auf dem Empfang der Signale.
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Ein zweiter Aspekt der vorliegenden
Erfindung bezieht sich auf ein Verfahren zum Übertragen von Daten zu einer
Spei cherspeicherungszelle, die an eine erste Bitleitung angebracht
ist. Das Verfahren umfaßt
das Weiterleiten einer Ladung, die Daten aus einer Speicherspeicherungszelle
darstellt, zu einer ersten Bitleitung, die mit der Speicherspeicherungszelle
verbunden ist, und das Erfassen, daß die Ladung auf der ersten
Bitleitung vorliegt. Auf das Erfassen hin, daß die Ladung auf der ersten
Bitleitung ist, Verhindern, daß ein
Abschnitt einer zweiten Bitleitung, der komplementär zu der
ersten Bitleitung ist, auf einen Vollspannungszustand getrieben
wird.
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Jeder der obigen Aspekte der vorliegenden Erfindung
schafft den Vorteil, die Leistungseinsparungen durch Reduzieren
von Parasitärverlusten während des
Aufladens einer Speicherspeicherungszelle zu erhöhen.
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Die vorliegende Erfindung ist zusammen
mit den zugehörigen
Zielen und Vorteilen am besten mit Bezug auf die detaillierte Beschreibung
unten in Verbindung mit den beiliegenden Zeichnungen verständlich.
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Bevorzugte Ausführungsbeispiele der vorliegenden
Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden
Zeichnungen näher
erläutert.
Es zeigen:
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1 schematisch
eine Draufsicht eines Ausführungsbeispiels
eines bekannten Speicherchips;
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2 ein
Blockdiagramm des Speicherchips aus 1;
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3 schematisch
ein Ausführungsbeispiel eines
Speicherarrays, das mit dem Speicherchips aus 1 verwendet werden soll;
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4 schematisch
ein Ausführungsbeispiel einer
Speicherzelle, die mit dem Speicherarray aus 3 verwendet werden soll;
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5 schematisch
eine Draufsicht eines zweiten Ausführungsbeispiels eines bekannten
Speicherchips;
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6 ein
Blockdiagramm des Speicherchips aus 5;
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7 schematisch
ein Ausführungsbeispiel eines
bekannten Erfassungsverstärkers,
der mit den Speicherchips aus 1–6 verwendet wird;
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8 ein
Spannungsdiagramm für
ein Ausführungsbeispiel
eines bekannten Erfassungsverfahrens, das mit den Speicherchips
und dem Erfassungsverstärker
aus 1–7 verwendet werden kann;
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9 schematisch
ein Ausführungsbeispiel eines
Erfassungsverstärkers,
der mit den Speicherchips aus 1–6 gemäß der vorliegenden Erfindung
verwendet werden kann; und
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10 ein
Spannungsdiagramm für
ein Ausführungsbeispiel
eines Erfassungsverfahrens, das mit den Speicherchips aus 1–6 und
dem Erfassungsverstärker
aus 9 gemäß der vorliegenden Erfindung
verwendet werden kann.
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Wie in 9 gezeigt
ist, wird ein Erfassungsverstärker 400 gemäß der vorliegenden
Erfindung (siehe Rechteck, das durch gestrichelte Linien angezeigt
ist) mit einem Speicherarray verwendet, wie zum Beispiel dem Speicherarray 108 des
DRAM 100 oder dem Speicherarray 208 des SDRAM-Chips 200, die
vorangehend Bezug nehmend auf 1–6 beschrieben wurden.
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Wie in 9 gezeigt
ist, sind die Primärdurchlaßtransistoren 302, 304 mit
einer Erfassungsschaltung 402 (siehe gestrichelte Linien)
und einer Schaltschaltung 404 (siehe gestrichelte Linien)
des Erfassungsverstärkers 400 über Bitleitungen 110 bzw. 312 verbunden.
Die Sekundärdurchlaß transistoren 306, 308 und 310 sind
mit dem Erfassungsverstärker
sowohl über
die Bitleitung 110 als auch 312 verbunden, wobei
der Sekundärdurchlaßtransistor 306 mit
den anderen zwei Sekundärdurchlaßtransistoren
und den Primärdurchlaßtransistoren 302, 304 verbunden
ist. Der Erfassungsverstärker 400 unterscheidet
sich von dem vorangehend im Hinblick auf 7 beschriebenen Erfassungsverstärker 300 insofern,
daß die
Gates der Primärdurchlaßtransistoren 302, 304 und
der Sekundärdurchlaßtransistoren 306, 308, 310 Spannungen
MUX1, MUX2, EQ1, EQ2 und EQ3 aufweisen, die an dieselben über entsprechende
Spannungsquellen angelegt werden, die unabhängig voneinander sind.
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In Betrieb werden die Bitleitungen 110 und die
komplementären
Bitleitungen 312 auf einen Spannungspegel VBLEQ ausgeglichen,
vor der Aktivierung einer Wortleitung 112, wie in 10 gezeigt ist. Der Ausgleich
wird durch Öffnen
aller Gates der Transistoren 302, 304, 306, 308, 310 erreicht,
so daß die
Bitleitungen 110 und die komplementären Bitleitungen 312 auf
das selbe Potential VBLEQ ausgeglichen sind. Dieser Ausgleichsprozeß ist ähnlich zu dem,
der vorangehend im Hinblick auf den Ausgleichsprozeß, der in 8 gezeigt ist, beschrieben
wurde.
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Ein Unterschied zwischen den Verfahren,
die in 8 und 10 gezeigt sind, tritt auf,
wenn eine Wortleitung 112 aktiviert wird. Nach der Aktivierung wird
die Adresse der Wortleitung 112 decodiert, so daß Informationen
im Hinblick darauf, mit welcher Bitleistung die Wortleitung 112 verbunden
werden soll, offengelegt werden. Es wird darauf hingewiesen, daß die Codierung
der Wortleitung 112 auf eine Anzahl von Weisen erreicht
werden kann, die in der Technik bekannt sind und die von der bestimmten
Architektur des Speicherarrays abhängig sind.
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Bei dem Beispiel, das erklärt werden
soll, legen die decodierten Informationen offen, daß die Wortleitung 112 mit
der Bitleitung 110 verbunden werden soll. Die Speicherspei cherungszellen 102, 210,
die mit der Bitleitung 110 verbunden sind, müssen erfaßt werden,
durch Erfassen des Verstärkers 400.
Bei diesem Beispiel verursacht die Auswahl der Auswahl einer Wortleitung 112,
daß alle
Speicherspeicherungszellen, die mit der Wortleitung 112 verbunden
sind, geöffnet
werden. Zusätzlich
dazu werden die offenen Speicherzellen mit Bitleitungen verbunden,
die mit Erfassungsverstärkern
verbunden sind.
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Mit der Kenntnis, welche Bitleitung
mit der aktivierten Wortleitung 112 und der Speicherspeicherungszelle
verbunden werden soll, ist die vorliegende Erfindung in der Lage,
die Spannungen der Bitleitungen auf eine vorteilhafte Weise zu steuern.
Bei unserem Beispiel werden die Signale EQ1, EQ2, EQ3, MUX1 und
MUX2 so ausgewählt,
daß der äußere MUX-Abschnitt der komplementären Bitleitung 312 (siehe
Abschnitt der Bitleitung 312, der einen Teil der Schaltschaltung 404 bildet)
von dem Erfassungsverstärker 400 getrennt
und mit der Spannung VBLEQ verbunden ist. Die Signale EQ1, EQ2,
EQ3, MUX1 und MUX2 verbinden ferner den äußeren MUX-Abschnitt der Bitleitung 110 mit
dem Erfassungsverstärker 400.
Bei dieser Konfiguration wird eine geringe Ladung oder Daten, die
in den Speicherspeicherungszellen 102, 210 gespeichert
sind, über
die Transistoren auf die Bitleitung 110 plaziert. Wie in 10 gezeigt ist, verursacht
die geringe Spannungsdifferenz, die durch den Erfassungsverstärker 400 erfaßt wird,
das erneute Speichern oder Zurückschreiben der
Ladung/Daten, die auf den Bitleitungen 110 plaziert sind,
durch Treiben sowohl des inneren MUX-Abschnitts der Bitleitung 110 (siehe
Abschnitt der Bitleitung, der Teil der Erfassungsschaltung 402 bildet)
und des äußeren MUX-Abschnitts
der Bitleitung 110, die momentan mit der Speicherspeicherungszelle 102, 210 verbunden
sind, auf eine Voll-Hochzustand-Spannung, wie zum Beispiel die Hochzustandsspannung
VBLH.
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Wie in 9 gezeigt
ist, sind die Außen-MUX-Abschnitte
der Bitleitung 110 und der komplementären Bitleitung 312 mit
dem Transistor 306 verbunden. Die Außen-MUX-Abschnitte der Bitleitung 110 und
der komplementären
Bitleitung 312 sind ferner mit einem Paar von Transistoren 308 bzw.
310 und miteinander entlang eines gemeinsamen Abschnitts verbunden,
der auf einer konstanten Spannung VBLEQ gehalten wird.
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Die Außen-MUX-Abschnitte der Bitleitung 110 und
der komplementären
Bitleitung 312 sind mit den Innen-MUX-Abschnitten der Bitleitung 110 und der
komplementären
Bitleitung 312 über
Transistoren 302, 304 verbunden.
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Wie in 9 gezeigt
ist, sind die Innen-MUX-Abschnitte der Bitleitung 110 und
der komplementären
Bitleitung 312 miteinander über zwei Paare von Quertransistoren 314 verbunden.
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Der Außen-MUX-Abschnitt der komplementären Bitleitung 312 bleibt
auf dem Ausgleichspegel VBLEQ und der Innen-MUX-Abschnitt der Bitleitung 312 hat
seine Spannung auf einen Niedrigspannungszustand gesenkt, wie zum
Beispiel GND, wie in 10 gezeigt
ist. So erzeugt nur die Bitleitung 110, die auf eine Vollzustandsspannung
geschaltet und mit der Speicherspeicherungszelle 102, 210 verbunden
ist, einen Leistungsverlust. Somit liegen beträchtliche Leistungseinsparungen
vor, da die Parasitärverluste
für die
komplementäre
Bitleitung 312 minimiert werden, die nicht mit der Speicherspeicherungszelle 102, 210 verbunden
ist. Während
der Innen-MUX-Abschnitt der Bitleitung 110, die mit der Speicherspeicherungszelle 102, 210 verbunden
ist, auf einen Vollzustand getrieben wird, werden die Spannungen
EQ1, EQ3 und MUX nach unten auf die Niedrigzustandsspannung getrieben,
wie zum Beispiel GND, die Spannung EQ2 bleibt unverändert und
MUX1 wird nach oben auf den Wert VPP getrieben, wie in 10 gezeigt ist. Ferner arbeiten
die Quertransistoren 314 aus 9 auf
eine Weise ähnlich
zu den Quertransistoren aus 7,
insofern, daß sie
verursachen, daß die
Innen-MUX-Abschnitte der Bitleitungen 110 und 312 voll ständig auf
dieselbe Weise voneinander abspalten, wie vorangehend im Hinblick
auf das System beschrieben wurde, das vorangehend im Hinblick auf 7 und 8 beschrieben wurde.
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Es wird darauf hingewiesen, daß während sich
das obige Beispiel auf die Situation bezieht, in der Speicherspeicherungszellen,
die der Bitleitung zugeordnet sind, erfaßt werden, ist dieselbe auf ähnliche
Weise auf die Situation anwendbar, in der Speicherspeicherungszellen,
die der komplementären Bitleitung
zugeordnet sind, erfaßt
werden.
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Zusammenfassend zieht die vorliegende
Erfindung einen Vorteil aus der Tatsache, daß nur eine Bitleitung tatsächlich mit
einer Speicherspeicherungszelle verbunden ist. Folglich ist es nicht
notwendig, die komplementäre
Bitleitung auf einen Voll-Niedrig- oder -Hoch-Pegel zu treiben,
um Daten zurück
in die Speicherspeicherungszelle zu speichern. Dementsprechend treibt
die vorliegende Erfindung nur die Bitleitung, die tatsächlich mit
der Speicherspeicherungszelle verbunden ist, auf einen Vollpegel.
Dies führt
dazu, daß ein
Leistungsverlust durch die Bitleitung angetroffen wird, die mit
der Speicherspeicherungszelle verbunden ist, während die komplementäre Bitleitung
einen solchen Leistungsverlust nicht antrifft. Entsprechend liefert
die vorliegende Erfindung bedeutende Leistungseinsparungen.