DE102005003903A1 - System und Verfahren zumn Auffrischen einer dynamischen Speichervorrichtung - Google Patents

System und Verfahren zumn Auffrischen einer dynamischen Speichervorrichtung Download PDF

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Abstract

Eine Speichervorrichtung (10) umfasst ein Array (12) aus Speicherzellen, die in Zeilen und Spalten angeordnet sind. Vorzugsweise umfasst jede Speicherzelle einen Durchlasstransistor, der mit einem Speicherungskondensator gekoppelt ist. Ein Zeilendecodierer (18) ist mit Zeilen aus Speicherzellen gekoppelt, während ein Spaltendecodierer (14) mit Spalten der Speicherzellen gekoppelt ist. Eine Auffrischsteuerung (19) ist angepasst, um Speicherzellenadressen für das Array (12) während einer Auffrischsequenz zu erzeugen. Bei einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung stellt die Auffrischsteuerung sicher, dass keine gemeinschaftlich verwendeten Erfassungsverstärker (24) während aufeinander folgender Auffrischzyklen aktiviert werden, wodurch ermöglicht wird, dass ein Teil der oder die gesamte Zeit, die zum Vorladen der Bitleitungen erforderlich ist, gespart wird. Bei einem bevorzugten Ausführungsbeispiel können aufeinander folgende Auffrischzyklen zeitlich näher beieinander angeordnet sein, das ein zweiter Auffrischzyklus vor der Fertigstellung eines ersten Auffrischzyklus initiiert werden kann.

Description

  • Die vorliegende Erfindung bezieht sich allgemein auf die Herstellung von Halbleiterspeichervorrichtungen und insbesondere auf ein System und ein Verfahren zum Durchführen eines Auffrischens von dynamischen Speichervorrichtungen.
  • Halbleitervorrichtungen werden für integrierte Schaltungen bei einer Vielzahl von elektrischen und elektronischen Anwendungen verwendet, wie z. B. Computern, Zellulartelefonen, Radios und Fernsehern. Ein bestimmter Typ einer Halbleitervorrichtung ist eine Halbleiterspeichervorrichtung, wie z. B. eine Direktzugriffsspeichervorrichtung (RAM-Vorrichtung; RAM = random access memory). Viele RAM-Vorrichtungen umfassen viele Speicherzellen, die in einem zweidimensionalen Array mit zwei Sätzen von Auswahlleitungen angeordnet sind, Wortleitungen und Bitleitungen. Eine individuelle Speicherzelle wird durch Aktivieren ihrer Wortleitung und Bitleitung ausgewählt. RAM-Vorrichtungen werden als „direkter Zugriff" betrachtet, da auf jede Speicherzelle in einem Array direkt zugegriffen werden kann, wenn die Zeile und Spalte, die diese Zelle schneiden, bekannt sind.
  • Eine allgemein verwendete Form eines RAM ist als eine dynamische RAM-Vorrichtung bekannt. Ein dynamischer Direktzugriffsspeicher (DRAM) weist Speicherzellen mit einem gepaarten Transistor und Kondensator auf. DRAM-Vorrichtungen speichern Informationen als eine elektrische Ladung in dem Kondensator. Ein bestimmter Typ einer DRAM-Vorrichtung ist eine synchrone DRAM-Vorrichtung (SDRAM). Ein synchroner dynamischer Direktzugriffsspeicher zieht häufig einen Vorteil aus dem Burst-Moduskonzept, um das Verhalten bedeutend zu verbessern, durch Verbleiben auf der Zeile, die das angeforderte Bit enthält, und schnelles Bewegen durch die Spalten. Um eine Hochgeschwindigkeitsoperation zu erreichen, wird häufig eine Doppeldatenraten-Architektur (DDR-Architektur) verwendet, während der zwei Datenübertragungen pro Taktzyklus durchgeführt werden, eine nach der ansteigenden Flanke des Takts und die andere nach der abfallenden Flanke.
  • Eine individuelle Speicherzelle für einen DRAM weist üblicherweise einen Kondensator einer MOS-Struktur zum Speichern einer Ladung auf, die die gewünschten Daten darstellt. Diese gespeicherte Ladung neigt dazu, im Lauf der Zeit zu dissipieren, aufgrund eines Ladungsleckens aus dem Kondensator. Um zu verhindern, dass die gespeicherte datentragende Ladung verloren geht, ist es bekannt, dass die Speicherzellen von DRAMs regelmäßig gelesen werden müssen und ihre Inhalte dann neu geschrieben werden müssen, was als ein „Auffrischen" der Speicherzellen bezeichnet wird. Jede der Speicherzellen in einer DRAM-Vorrichtung muss periodisch auf diese Weise aufgefrischt werden, wobei die maximale Auffrischperiode durch eine Vielzahl von Prozessparametern bestimmt wird und durch den Vorrichtungshersteller üblicherweise gemäß dem vorbestimmten Standard definiert wird.
  • Praktische DRAM-Vorrichtungen können eine Chipsteuerungslogik zum automatischen Ausführen eines extern oder intern erzeugten Auffrischbefehls aufweisen. Die Auf-Chip-Auffrischlogik würde den Auffrischprozess für den Benutzer transparent machen, durch Eingeben eines Auffrischbefehls z. B. von einer Speichersteuerung und durch internes Ausführen aller logischen Schritte, die notwendig sind, um einige oder alle der Speicherzellen in der entsprechenden Zeitperiode aufzufrischen, einschließlich Adresserzeugung, Wortleitungs- und Bitleitungs-Aktivierung und Zurücksetzen des Chips in einen Voraufladungszustand.
  • Die Anforderung zum Auffrischen eines DRAM ist integriert in der MOS-Kondensatorstruktur der individuellen Speicherzellen, und diese Auffrischoperation benötigt eine bestimmte Zeit zum Ausführen. Die Auffrischoperation reduziert den Gesamtdurchsatz des DRAM, da der DRAM üblicherweise während des Auffrischens für Daten-Lese- und -Schreib-Operationen nicht verfügbar ist. Es ist daher vorteilhaft, den Zeitbetrag zu minimieren, der zum Auffrischen der Speicherzellen aufgewendet werden muss, da die Auffrischzeit eine ungenutzte Zeit bei der Operation der Speichervorrichtung darstellt.
  • Es besteht eine Vielzahl von Schaltungen, Systemen und Verfahren zum Auffrischen von DRAM-Vorrichtungen, die in der Technik bekannt sind. Dies sind unter anderem das US-Patent 6,643,205, „Apparatus and method for refresh and data input device in SRAM having storage capacitor cell", ausgegeben an Kim; US-Patent 6,625,077, "Asynchronous hidden refresh of semiconductor memory" ausgegeben an Chen; US-Patent 4,943,960, "Self-refreshing of dynamic random access memory device and operating method therefore" ausgegeben an Komatsu, et al.; US-Patent 6,363,024, "Method for carrying out auto refresh sequences on a DRAM", ausgegeben an Fibranz; US-Patent 5,995,434, "Dynamic random access memory device having a self-refresh mode", ausgegeben an Ryu; US-Patent 6,567,332, "Memory devices with reduced power consumption refresh cycles", ausgegeben an Sawhney; und US-Patent 6,661,732, "Memory system having reduced powder data refresh", ausgegeben an Sunaga. Alle der oben aufgelisteten Patente sind hierin durch Bezugnahme ihrer Gesamtheit aufgenommen.
    •
  • Es ist die Aufgabe der vorliegenden Erfindung, ein Verfahren zum Auffrischen von Speicherzellen in ein Speicherarray, ein dynamisches Direktzugriffsspeicherarray und ein Verfahren zum Auffrischen eines dynamischen Direktzugriffs speicherarrays mit verbesserten Charakteristika zu schaffen.
  • Diese Aufgabe wird durch ein Verfahren zum Auffrischen von Speicherzellen in einem Speicherarray gemäß Anspruch 1, ein dynamisches Direktzugriffsspeicherarray gemäß Anspruch 13 und 21 und ein Verfahren zum Auffrischen eines dynamischen Direktzugriffsspeicherarrays gemäß Anspruch 16 gelöst.
  • Ausführungsbeispiele der vorliegenden Erfindung erreichen technische Vorteile als ein System und ein Verfahren zum Steuern einer Wortleitungsadressierung während einer Auffrischung, wodurch ermöglicht wird, dass nachfolgende Auffrischzyklen initiiert werden, vor der Fertigstellung eines ersten Auffrischzyklus, wodurch die Vorrichtungsgeschwindigkeit optimiert wird.
  • Gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung ermöglicht ein System und ein Verfahren zum Sicherstellen, dass keine gemeinschaftlich verwendeten Erfassungsverstärker während aufeinander folgender Auffrischzyklen aktiviert werden, dass ein Teil der oder die gesamte Zeit, die zum Vorladen der Bitleitung erforderlich ist, gespart wird.
  • Ein Vorteil eines bevorzugten Ausführungsbeispiels der vorliegenden Erfindung ist, dass aufeinander folgende Auffrischzyklen näher zeitlich beieinander angeordnet sind, da der zweite Auffrischzyklus initiiert werden kann, bevor ein erster Auffrischzyklus fertig gestellt wird.
  • Es ist ein weiterer Vorteil eines bevorzugten Ausführungsbeispiels der vorliegenden Erfindung, dass aufeinander folgende Auffrischzyklen zeitlich näher beieinander angeordnet sein können, da ein zweiter Auffrischzyklus während des Vorladeintervalls eines ersten Auffrischzyklus initiiert werden kann.
  • Es ist ein weiterer Vorteil eines bevorzugten Ausführungsbeispiels der vorliegenden Erfindung, dass aufeinander folgende Auffrischzyklen zeitlich näher beieinander angeordnet sein können, da ein zweiter Auffrischzyklus während des Aktivierungsintervalls eines ersten Auffrischzyklus initiiert werden kann.
  • Gemäß einem anderen bevorzugten Ausführungsbeispiel der vorliegenden Erfindung ermöglichen ein System und ein Verfahren zum Reduzieren des Spitzenleistungsverbrauchs während der Auffrischung die Beschleunigung des Auffrischprozesses, wodurch die Bandbreite der Speichervorrichtung vergrößert wird, durch Reduzieren der Ausfallzeit, die dem Auffrischprozess zugeordnet ist.
    •
  • Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
  • 1 ein Blockdiagramm einer DRAM-Vorrichtung;
  • 2 einen Arrayabschnitt einer DRAM-Vorrichtung;
  • 3 ein Zeitgebungsdiagramm für einen Auffrischzyklus einer DRAM-Vorrichtung;
  • 4 ein mögliches Layout eines Arrayabschnitts einer DRAM-Vorrichtung;
  • 5 ein Blockdiagramm eines Arrayabschnitts einer DRAM-Vorrichtung;
  • 6a und 6b eine Zeitgebungssequenz für einen bekannten Auffrischzyklus und eine Zeitgebungssequenz für einen Auffrischzyklus gemäß den Prinzipien der vorliegenden Erfindung;
  • 7 einen exemplarischen Spannungs- und Strom-Signalverlauf einer DRAM-Vorrichtung; und
  • 8 einen exemplarischen Spannungs- und Strom-Signalverlauf einer DRAM-Vorrichtung gemäß den Prinzipien der vorliegenden Erfindung.
  • Die Herstellung und Verwendung der gegenwärtig bevorzugten Ausführungsbeispiele wird nachfolgend detailliert erörtert. Es sollte jedoch darauf hingewiesen werden, dass die vorliegende Erfindung viele anwendbare erfinderische Konzepte bereitstellt, die in einer breiten Vielzahl von spezifischen Kontexten verkörpert sein können. Die spezifischen Ausführungsbeispiele, die erörtert werden, sind ausschließlich darstellend für spezifische Möglichkeiten zum Herstellen und Verwenden der Erfindung, und schränken den Schutzbereich der Erfindung nicht ein.
  • Die RAM-Vorrichtungsarchitektur- und -Entwurfsimplementierungs-Fragen werden zuerst erörtert, gefolgt von einer Beschreibung von bevorzugten Ausführungsbeispielen der vorliegenden Erfindung und einer Erörterung einiger Vorteile derselben. Obwohl jede Figur bestimmte Elemente zu Zwecken der Erörterung zeigt, können viele andere Komponenten einer Speichervorrichtung in den gezeigten Halbleitervorrichtungen vorhanden sein.
  • 1 stellt ein Funktionsblockdiagramm einer DRAM-Vorrichtung 10 dar. Um auf eine bestimmte Zelle in dem Array 12 zuzugreifen wird ein Adressauswahlsignal ADDR zu einem Spaltenadresspuffer (CAB; CAB Column Address Buffer) 16 und einem Zeilenadresspuffer (RAB; RAB = Row Address Buffer) 20 übertragen. Bei einem typischen DRAM-Chip verwenden die Spaltenadresse und die Zeilenadresse gemeinsam externe Stifte, sodass die Zeilenadresse zu einer ersten Zeit empfangen wird und die Spaltenadresse zu einer zweiten Zeit empfangen wird. Die ADDR-Signale können durch eine externe Vorrichtung übertragen werden, wie z. B. eine Speichersteuerung (nicht gezeigt).
  • Der Spaltenadresspuffer 16 und der Zeilenadresspuffer 20 sind angepasst, um das Adresssignal zu puffern. Die Ausgänge des Spaltenadresspuffers 16 und des Zeilenadresspuffers 20 sind mit einem Spaltendecodierer 14 bzw. einem Zeilendecodierer 18 gekoppelt. Der Spalten- und Zeilen-Decodierer 14 und 18 sind angepasst, um die Signale zu decodieren, die von dem Spaltenadresspuffer 16 bzw. dem Zeilenadresspuffer 20 empfangen werden, um das Signal zu liefern, das in das Array 12 eingegeben wird, derart, dass die ausgewählte Zeile und Spalte ausgewählt werden kann.
  • In 1 sind die Decodierer 14 und 18 als einzelne Blöcke gezeigt. Es sollte jedoch darauf hingewiesen werden, dass die Decodierer verschiedene Pegel der Vor-Decodierung und der Decodierung ausführen können. Einige, alle oder keine dieser Pegel können getaktet werden.
  • Daten, die in dem Speicher 10 adressiert werden, werden in das Array 12 geschrieben oder aus dem Array 12 gelesen, über den Datenpuffer (DB) 17. Wiederum ist dieser Abschnitt von 1 vereinfacht. Der Datenpuffer 17 und die zugeordnete Leitung sind bereitgestellt, um den Lese- und Schreib-Weg darzustellen, der eine große Anzahl von Leitungen und anderen Komponenten (z. B. Sekundärerfassungsverstärkern) umfassen kann.
  • 1 zeigt ferner ein Takteingangssignal CLK, um darzustellen, dass die Speichervorrichtung synchron sein könnte. Um diesen Punkt weiter darzustellen, wird das Taktsignal CLK zu jedem der Blöcke geliefert. Es wird darauf hingewiesen, dass während der externe Takt zu verschiedenen Elementen in dem Array geliefert werden könnte, eine Anzahl von Taktgebungssignalen, die kontinuierlich oder nur nach Bedarf getrieben werden können, von dem Takt hergeleitet werden können.
  • Ferner ist in 1 ein Steuerungsblock 19 gezeigt, der verwendet wird, um das Auffrischen der Speicherzellen in dem Array 12 zu ermöglichen. Der Auffrischsteuerungsblock 19 enthält üblicherweise eine bestimmte Form einer Adresserzeugung, häufig einen digitalen Zähler. Zusätzlich dazu kann der Auffrischsteuerungsblock 19 ein Auto-Auffrischbefehl-Eingangssignal (nicht gezeigt) von einem externen Prozessor oder einer Speichersteuerung annehmen, oder er kann intern die geeignete Zeit zum Durchführen einer Auffrischung bestimmen. Die Funktion des Autoauffrischblocks 19 ist das automatische Erzeugen der Adressen der Speicherzellen, die aufgefrischt werden sollen, und das Ausführen aller logischen Schritte, die notwendig sind, um die Auffrischung durchzuführen. Es kann vorteilhaft sein, die Speicherzellen auf mehr als einer Wortleitung gleichzeitig aufzufrischen. Bei einem bevorzugten Ausführungsbeispiel, gezeigt in 1, wird die Adresse, die durch Block 19 erzeugt wird, nur an den Zeilendecodierer 18 angewendet. Bestimmte Abschnitte (oder der ganze) des Blocks 19 können Teil der DRAM-Vorrichtung 10 sein. Umgekehrt kann ein Teil oder der gesamte Block 19 außerhalb der DRAM-Vorrichtung 10 vorliegen.
  • 2 zeigt das Speicherarray 12 detaillierter. Wie in 2 gezeigt ist, umfasst das Speicherarray 12 eine Mehrzahl von Speicherzellen, die in einer Matrix-Typ-Architektur oder einem -Array angeordnet sind. Jede Zelle C0, C1, C2, C3 umfasst einen Zugriffstransistor 28, üblicherweise einen n-Kanal-Metalloxidhalbleiter-Feldeffekttransistor (MOSFET; MOSFET = metal oxid semiconductor field effekt transistor), der in Reihe mit einem Kondensator 30 gekoppelt ist. Das Gate jedes Zugriffstransistors 28 ist mit einer Wortleitung WL0 gekoppelt, und eine Source/Drain-Region des Transistors 28 ist mit einer Bitleitung BL0 gekoppelt, wie gezeigt ist. Eine zweite Source/Drain-Region des Transistors 28 ist mit einem Ende des Speicherungskondensators 30 gekoppelt. Das andere Ende des Speicherungs kondensators 30 ist mit einer Referenzspannung gekoppelt, wie z. B. der Hälfte der Bitleitungs-Hochspannung (VBLH/2). Das vereinfachte Beispiel von 2 zeigt nur vier Speicherzellen. Es ist ohne weiteres verständlich, dass eine praktische DRAM-Vorrichtung eine Mehrzahl von Zellen enthalten kann, vielleicht viele Millionen oder sogar Milliarden Speicherzellen, die in einem Array aus Zeilen und Spalten angeordnet sind.
  • Bei dem gefalteten Bitleitungsausführungsbeispiel sind die Bitleitungen als Bitleitungspaare organisiert, z. B. BL0 und bBL0. Jedes Bitleitungspaar BL0/bBL0 ist mit einem Erfassungsverstärker 24 gekoppelt, der konfiguriert ist, um die Spannungsdifferenz zwischen den zwei Bitleitungen in einem Paar zu verstärken. Eine traditionelle Mittelpegelerfassung wird durch Verwenden von Latch-Typ-Erfassungsverstärkern mit einem hohen Bitleitungspegel von 1,5 V erreicht. Die Ausgleichs- und Vorlade-Schaltungsanordnung 22 ist ebenfalls zwischen jede Bitleitung in einem Paar gekoppelt, um die ordnungsgemäßen Anfangsspannungen auf den Bitleitungen bereitzustellen.
  • Bei einem bestimmten Ausführungsbeispiel umfasst die DRAM-Vorrichtung 10 vier 128 Mb-Speicherquadranten, wobei jeder derselben einer individuellen logischen Bank entspricht. Ein Speicherarray mit 1 Gbit oder einer höheren Kapazität könnte 8 oder 16 Bänke umfassen. Jede 128 Mb-Bank kann physisch in eine Anzahl von Blöcken unterteilt sein, z. B. 16 Blöcke, wobei jeweils 8 Mb in einer gefalteten Bitleitungskonfiguration vorliegen. Es können 512 Bits für jede Bitleitung vorliegen. Ein Block kann 1024 Wortleitungen aufweisen. Die Blöcke können durch Streifen von 4k Erfassungsverstärkern auf der rechten und linken Seite getrennt sein, die gemeinschaftlich durch benachbarte Blöcke verwendet werden. Jeder Block ist in acht Abschnitte unterteilt, genannt Spaltensegmente, wobei jeder derselben seine eigenen lokalen Datenleitungen (LDQ; LDQ = local data lines) aufweist.
  • Die Hochspannung auf der Wortleitung verursacht, dass der Zugriffstransistor jeder Speicherzelle mit der Wortleitung gekoppelt wird, die leitfähig sein soll. Dementsprechend bewegt sich die Ladung entweder zu der Bitleitung von der Speicherzelle (in dem Fall einer physischen 1, z. B., VBLH) oder von der Bitleitung zu der Speicherzelle (in dem Fall einer physischen 0, z. B., 0V). Der Erfassungsverstärker 24, wenn er durch das Signal SET aktiviert wird, erfasst die physische Eins oder Null und erzeugt eine Differenzialspannung, die dem Signal entspricht, das aus der Zelle gelesen wird.
  • Die vorliegende Erfindung umfasst viele Architekturen. Zum Beispiel ist es möglich, eine einzelne „Haupt"-Wortleitung zu haben, die viele lokale Wortleitungen aktiviert. In diesem Fall kann mehr als eine physische Wortleitung derselben logischen Adresse entsprechen.
  • Ein Paar von Durchlasstransistoren 26 ist zwischen jeder Spalte und den lokalen Datenleitungen LDQ und bLDQ vorgesehen. Da der Erfassungsverstärker 24, der jeder Spalte zugeordnet ist, ein Bit erzeugt, das einer Zelle entspricht, die der ausgewählten Zeile zugeordnet ist (wie durch die ausgewählte Wortleitung bestimmt wird), wird ein Spaltenauswahlsignal CSL zu dem Durchlasstransistor 26 geliefert, um eine der Spalten auszuwählen, die mit dem LDQ gekoppelt ist. Natürlich umfassen einige Architekturen mehrere I/Os, wobei in diesem Fall ein einzelnes Auswahlsignal CSL mit dem Durchlasstransistor von mehr als einer Spalte gekoppelt ist. Tatsächlich gibt es mehrere Möglichkeiten, eine einzelne CSL mit mehreren Spalten, mehrere CSLs mit einzelnen Spalten oder mehrere CSLs mit mehreren Spalten.
  • Ein zusätzliches Paar von Durchlasstransistoren 27 wird bereitgestellt, um den Erfassungsverstärker (SA; SA = sense amplifier) 24 von den Bitleitungen BL0 und bBL0 zu isolieren. Durch Verwenden von Durchlasstransistoren 27 kann der Erfassungsverstärker 24 durch mehrere Bitleitungen gemeinschaftlich verwendet werden, wodurch die Gesamtanzahl von Erfassungsverstärkern reduziert wird, die für die DRAM-Vorrichtung erforderlich sind. Zum Beispiel könnte ein anderes Paar von Durchlasstransistoren 27 rechts von dem SA 24 in 2 angeordnet sein (nicht gezeigt, siehe 5).
  • Ein Sekundärerfassungsverstärker (SSA; SSA = secondary sense amplifier; Erfassungsverstärker = EV) 25 ist mit jeder I/O-Leitung gekoppelt, um den Spannungspegel zu verstärken und das Signal über den Chip zu treiben. Der SSA 25 wird zeitlich versetzt von der Logik gesteuert, die die CSL aktiviert hat. Bei einem bevorzugten Ausführungsbeispiel enthält diese Schaltungsanordnung nicht nur einen Erfassungsverstärker zum Lesen sondern ferner Schreibpuffer zum Treiben der I/O-Leitungen. Im Wesentlichen kann der „SSA" bzw. „SEV" in einem von drei Zuständen vorliegen: Vorgeladen (wenn nicht Lesen oder Schreiben), Lesen oder Schreiben.
  • Wenn ein Lesebefehl ausgegeben wird, werden die CSLs aktiviert und die primären Erfassungsverstärker werden mit den I/O-Leitungen verbunden, die die Eingänge der Sekundärerfassungsverstärker bilden. Die SSAs verstärken dieses Signal und treiben es erneut in die Mitte des Chips, von wo aus es zu den I/O-Anschlussflächen weitergeleitet wird.
  • Ein Schreibzyklus wird auf ähnliche Weise durchgeführt wie ein Lesen. Zuerst muss eine Wortleitung vorangehend aktiviert worden sein, z. B. ist eine Bank aktiv. Nachfolgend werden Daten auf die I/O-Leitungen platziert und die CSLs werden aktiviert. Während eines Schreibzyklus ist der Sekundärerfassungsverstärker nicht mit den I/O-Leitungen verbunden, aber die Schreibtreiber sind stattdessen verbunden. Sie überschreiben den Primärerfassungsverstärker und verursachen, dass sich die BL und bBL ändern (nur in dem Fall eines unterschiedlichen Datenzustands) und die Daten zu der Speicherzelle übertragen werden.
  • Um dem internationalen Standard zum Lesen oder Schreiben von Daten in die oder aus den SDRAM-Vorrichtung zu entsprechen, muss eine Sequenz von Zeitgebungen erfüllt werden. Zum Beispiel entspricht der Großteil von DRAMs, die heute verkauft werden, den Standards, die durch den JEDEC gesetzt werden (früher bekannt als der Joint Electron Device Engineering Council). Siehe z. B. JEDEC Double Data Rate (DDR) SDRAM Specifications JESD79, DDR3332.5-3.3 und DDR 266 2-2-2, die hierin durch Bezugnahme aufgenommen sind.
  • Zusätzlich zu Lese- und Schreib-Zyklen muss eine DRAM-Vorrichtung jede ihrer Speicherzellen innerhalb einer spezifizierten Zeitperiode auffrischen, oder die Daten können verloren gehen. Die Anforderung zum Auffrischen eines DRAM ist in der MOS-Kondensatorstruktur der individuellen Speicherzellen umfasst, da die gespeicherte Ladung dazu neigt, im Lauf der Zeit aufgrund eines Ladungsleckens aus dem Kondensator zu dissipieren. Jede der Zellen muss gelesen und dann zurückgeschrieben werden, um die Daten wieder herzustellen oder aufzufrischen, die Ladung tragen, bevor die Ladung zu sehr dissipiert, um zuverlässig gelesen zu werden. Die Rate, mit der diese Ladungsdissipation auftritt, wird durch verschiedene Herstellungs- und Prozess-Parameter gesteuert, wodurch die maximal zulässige Zeit zwischen Auffrischzyklen üblicherweise durch den Hersteller gemäß definierten Standards spezifiziert wird.
  • Die Auffrischoperation findet statt, wenn die Speichervorrichtung im Leerlauf ist, d. h. keine Daten-Lese- oder -Schreib-Operationen durchgeführt werden, oder wenn die Speichersteuerung bestimmt, dass die maximal zulässige Auffrischperiode bald abläuft. Nachfolgend werden drei exemplarische Modi zum Auffrischen einer DRAM-Vorrichtung erörtert, die Konzepte der vorliegenden Erfindung verwenden kann. Während einer Selbstauffrischung wird ein einzelner Befehl an den DRAM ausgegeben und eine interne Auffrischsteuerung frischt alle Speicherzellen in der Sequenz auf (wobei berücksichtigt wird, dass eine Mehrzahl von Zellen gleichzeitig aufgefrischt werden kann). Während einer Autoauffrischung erzeugt die interne Auffrischsteuerung automatisch die Zeilenadressen und frischt jede Zeile nach dem Empfang eines Befehls von der externen Speichersteuerung auf.
  • Eine Autoauffrischung kann in zwei Modi ausgeführt werden. Einem verteilten Modus oder einem Burstmodus. Bei einem verteilten Modus frischt die Auffrischsteuerung eine oder mehrere Zeilen nacheinander aber nicht die gesamte Vorrichtung gleichzeitig auf. Die Speichersteuerung verfolgt die Zeit, die seit der letzten Auffrischung jeder Zelle (oder Bank von Zellen) abgelaufen ist und kann somit zyklisch durch die gesamte DRAM-Vorrichtung innerhalb der maximalen Auffrischperiode wandern, durch Durchführen mehrerer Auffrischschritte. Bei dem Burst-Auffrischmodus liefert die Speichersteuerung eine Reihe von Auffrischbefehlen, die ausreichend sind, um den gesamten Chip aufzufrischen. Die vorliegenden Erfindung kann mit jedem dieser Modi verwendet werden.
  • Details eines typischen Auffrischzyklus sind in 3 dargestellt. Es sind vereinfachte Signalverläufe gezeigt, die dem Signalpegel auf einer ausgewählten Wortleitung (WL) und einem ausgewählten Bitleitungspaar (BL und bBL) entsprechen. Ein Aktivieren-Befehl (ACT) ist der Befehl, der die Wortleitungsaktivierung steuert, und befiehlt, dass die WL bei diesem Beispiel hoch geht. Der Vorladebefehl (PRE) steuert, wann die WL zu dem niedrigen Wortleitungspotenzial zurückkehrt und der Ausgleich (oder das Vorladen) der Bitleitungen bereit ist für die nächste Erfassungsoperation. (Während der normalen Operation wird dieser Befehl extern geliefert, während der Auffrischung wird derselbe jedoch intern geliefert.) Die Zeit zwischen zwei ACT-Befehlen wird als tRC während der normalen Operation bezeichnet und wird während einer Auffrischung tRFC genannt. Ein Wortleitungszyklus (tRC oder tRFC) besteht aus zwei Komponenten, tRAS und tRP. tRAS ist die Zeit, die zum Öffnen der Wortleitung, zum Übertragen des Signals von der Speicherzelle zu der Bitleitung und zum Entwickeln eines vollen Signals auf den Bitleitungen durch den Erfassungsverstärker erforderlich ist. tRP ist die Zeit, die zum Ausgleichen oder Vorladen der Bitleitungen und zum Wiederherstellen derselben auf dem Mittelpegel-Spannungspotenzial VBLEQ erforderlich ist, sodass dieselben bereit sind, eine neue Erfassungsoperation zu beginnen. Ein vereinfachtes Beispiel einer Vorladungsschaltungsanordnung ist als Block 22 in 2 gezeigt.
  • Bei der normalen Lese- und Schreib-Operation eines Direktzugriffsspeichers ist die nächste Speicherzelle und somit die Wortleitung, die aktiviert werden soll, nicht bekannt. Daher muss die Speichersteuerung darauf warten, dass das tRP- (Vorlade-) Intervall abgeschlossen ist, bevor der nächste Aktivierungs-Befehl ausgegeben wird. Der Grund dafür ist, dass die nächste Speicherzelle, auf die zugegriffen werden soll, dieselbe Bitleitung gemeinschaftlich verwenden könnte oder denselben Erfassungsverstärker gemeinschaftlich verwenden könnte wie die Speicherzelle, auf die vorangehend zugegriffen wurde. Das Vorladeintervall ist daher erforderlich, um sicherzustellen, dass die Bitleitungen auf dem Mittelpegelsignal VBLEQ wieder hergestellt werden, sodass sie bereit sind, eine neue Erfassungsoperation zu beginnen. Ansonsten könnten Daten verloren gehen.
  • Während einer Auto- oder Selbst-Auffrischoperation werden die Speicheradressen jedoch intern auf der DRAM-Vorrichtung erzeugt, und somit kann die Sequenz, in der die Zellen aufgefrischt werden, gesteuert werden. Da die Adresserzeugung für die Auffrischoperation deterministisch und nicht zufällig ist, kann der Entwerfer der DRAM-Vorrichtung die genaue Sequenz von Wortleitungen bestimmen, die während einer Auffrischung aktiviert werden soll. Dies kann es dem DRAM-Entwerfer ermöglichen, einen Vorteil aus der DRAM-Chiparchitektur zu ziehen, um die Zeit zu reduzieren, die zum Auffrischen der Vorrichtung verwendet wird (dasselbe Konzept kann zutreffen, wenn die externe Speichersteuerung eine bekannte Sequenz adressiert.)
  • Dieser Punkt ist Bezug nehmend auf 4 und 5 dargestellt. 4 stellt das Layout oder eine Anordnung der Schaltungsanordnung für einen Teil eines DRAM-Chips 30 dar. Auf 30 ist eine Mehrzahl von Speicherzellen positioniert, angeordnet in Segmenten 31, 32, 33, 34 und 35. Ferner sind Spalten von Erfassungsverstärkern 36, 37, 38, 39, 40 und 41 gezeigt. 4 ist ein vereinfachtes Diagramm, das zum Darstellen einer bevorzugten Position und eines Layouts der Schaltungsanordnung auf einem Teil eines DRAM-Chips vorgesehen ist, wodurch Verbindungs-Leitungen und andere Schaltungsanordnungen, die normalerweise für eine praktische DRAM-Vorrichtung erforderlich sind, nicht gezeigt sind.
  • In 5 ist ein etwas detaillierterer Abschnitt von 4 gezeigt. Es sind die Bänke der Erfassungsverstärker 36, 37 und 38 zusammen mit Speicherarraysegmenten 31 und 32 gezeigt. Die individuellen Speicherzellen wurden der Einfachheit halber weggelassen (siehe 2). Innerhalb des Arraysegments 31 und 32 sind einige der vielen Bitleitungspaare gezeigt (BL und bBL), zusammen mit Durchlasstransistoren 27, die die Bitleitungspaare von den Erfassungsverstärkern isolieren. Es ist offensichtlich, dass die Erfassungsverstärker 24 von der Spalte 37 z. B. gemeinschaftlich zwischen den Bitleitungen der Segmente 31 und 32 verwendet werden können, wodurch die Anzahl von Erfassungsverstärkern reduziert wird, die für die DRAM-Vorrichtung erforderlich sind.
  • Die Zeit, die zum Durchführen einer Auffrischsequenz erforderlich ist, könnte vorteilhaft reduziert werden, durch Garantieren, dass die Bitleitungen der Speicherzellen, die in aufeinander folgenden Auffrischzyklen aufgefrischt werden, Erfassungsverstärker nicht gemeinschaftlich verwenden. Die Reduzierung der Auffrischzeit kann erreicht werden, da die Auffrischsteuerung nicht auf eine Fertigstellung des Vorla dezeitintervalls tRP warten müsste, bevor der nächste Auffrischzyklus in der Sequenz begonnen wird. Da die Erfassungsverstärker nicht in aufeinander folgenden Auffrischzyklen gemeinschaftlich verwendet werden, kann das Vorladeintervall des vorangehenden Auffrischzyklus im Hintergrund fortgesetzt werden, da es den Erfassungsverstärker für den aktuellen Auffrischzyklus nicht beeinträchtigt. Da der voreingestellte Zustand für ein Bitleitungspaar der vorgeladene Zustand ist, wären die Bitleitungen für den nächsten Auffrischzyklus bereits vorgeladen. Zum Beispiel, Bezug nehmend auf 4, könnten die Segmente des DRAM-Chipabschnitts 30 in der Sequenz aufgefrischt werden, die in Tabelle 1 gezeigt ist.
  • Tabelle 1
    Figure 00160001
  • Tabelle 2 liefert eine ähnliche Auffrischsequenz für ein 16-Block-Array. Bei diesem Beispiel besteht das Array aus 16 Segmenten, die Erfassungsverstärker zwischen denselben gemeinschaftlich verwenden. Üblicherweise werden zwei Wortleitungen gleichzeitig aktiviert, eine in einem der Blöcke 1-8 und eine in einem der Blöcke 9-16. Die Blöcke 1-8 entsprechen den Blöcken 9-16 und die Blöcke 8 und 9 sind benachbart zu den Erfassungsverstärkern und verwenden dieselben gemeinschaftlich. Tabelle 2 zeigt die drei Adressen, die verwendet werden, um die Segmente (AR), die Blockanzahl und die vorgeschlagene Aktivierungssequenz (d. h. A dann B dann C, etc.) zu zählen. Die vorgeschlagene Aktivierungssequenz stellt sicher, dass keine zwei benachbarten Segmente nacheinander aktiviert werden. Die Erfassungsverstärker 37 (siehe Element 24 in 2) sollten vollständig getrennt sein, da die Isolatoren (27 in 2) dieselben abtrennen könnten, aber es lag möglicherweise keine Möglichkeit zum Ausgleichen vor.
  • Tabelle 2
    Figure 00170001
  • In 6a und 6b sind exemplarische Auffrischsequenzen des Stands der Technik und eines bevorzugten Ausführungsbeispiels gezeigt. 6a zeigt eine Auffrischsequenz, die Zeitintervalle tRAS und tRP umfasst, für zwei exemplarische Zeilen 1 und 2. Das Auffrischen von nur zwei Zeilen ist der Einfachheit halber gezeigt. Bei der Sequenz des Stands der Technik aus 6a wartet die Aktivierung des nächsten Auffrischzyklus auf die Fertigstellung des Vorladeintervalls des vorangehenden Auffrischzyklus.
  • 6b zeigt eine Auffrischsequenz eines bevorzugten Ausführungsbeispiels der vorliegenden Erfindung, wobei die dargestellte Auffrischsequenz vorangehend in Tabelle 1 beschrieben wurde. Bei dem dargestellten Ausführungsbeispiel kann der Auffrischzyklus für Segment 34 das gesamte oder einen Teil des Vorladeintervalls für Segment 32 überlappen. Die Menge der Überlappung ist als ein Entwurfsparameter ausgewählt, und sogar eine geringe Überlappungsmenge würde sich als vorteilhaft für das Reduzieren der Gesamtauffrischzeit herausstellen. Durch Beginnen des nächsten Auffrischzyklus gleichzeitig mit dem Vorladeintervall des vorangehenden Auffrischzyklus kann die Gesamtauffrischzeit der DRAM-Vorrichtung reduziert werden.
  • Eine DRAM-Vorrichtung kann einen Vorteil der vorliegenden Erfindung nutzen, durch Durchführen von zumindest zwei Auffrischzyklen in Reihenfolge. Wenn zumindest zwei Auffrischzyklen in Reihenfolge ausgeführt werden, kann der zweite Zyklus zeitlich einen Abschnitt des ersten Auffrischzyklus überlappen, wodurch die Zeit reduziert wird, die zum Auffrischen der Vorrichtung erforderlich ist. Natürlich könnte mehr Zeit gespart werden, durch Durchführen einer Mehrzahl von Auffrischzyklen in Reihenfolge. Der maximale Vorteil wird unter Verwendung des Burst-Auffrischmodus erhalten.
  • Bei einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung kann ein Adresszähler bei einer Auffrischsteuerung 19 (1) als eine Zustandsmaschine konfiguriert sein, zum automatischen Erzeugen der ordnungsgemäßen Auffrischadresssequenz. Bei einem anderen bevorzugten Ausführungsbeispiel kann die Decodierlogik zwischen einem Adresszähler und dem Zeilendecodierer 18 angeordnet sein, zum automatischen Abbilden der Ausgabe eines Adresszählers auf die ordnungsgemäße Auffrischadresssequenz. Bei einem wiederum anderen bevorzugten Ausführungsbeispiel könnte der Zeilendecodierer 18 konfiguriert sein, um das Adresszählersignal einzugeben und automatisch die ordnungsgemäße Auffrischadresssequenz auszuwählen. Die hierin beschriebenen bevorzugten Ausführungsbeispiele werden zum Zweck der Darstellung und nicht der Einschränkung bereitgestellt. Es ist ohne weiteres verständlich, dass eine Vielzahl von Verfahren für eine Speicherauffrischsteuerung vorliegt, um eine Auffrischsequenz gemäß den Prinzipien der vorliegenden Erfindung zu bestimmen. Es ist ferner offensichtlich, dass es viele mögliche Auffrischsequenzen in einer praktischen DRAM-Vorrichtung geben kann, die den Prinzipien der vorliegenden Erfindung entsprechen.
  • Bei einer typischen DRAM-Vorrichtung wird eine Mehrzahl von Speicherzellen gleichzeitig aufgefrischt, um den Auffrischprozess zu beschleunigen. Zum Beispiel können alle Zellen, die mit einer oder mehreren Wortleitungen verbunden sind, gleichzeitig aufgefrischt werden. Einer der einschränkenden Faktoren, der die Anzahl von Zellen bestimmt, die gleichzeitig aufgefrischt werden können, ist der Stromstoß, der auftritt, wenn eine Wortleitung aktiviert wird. bei einer praktischen Vorrichtung weist jede der Wortleitungen eine Parasitärkapazität auf, einschließlich der Raumladeschichtkapazität von NMOS-Gattern und der Kapazität, die der Verbindungsmetallisierung zugeordnet ist. Wenn die Wortleitung aktiviert wird, muss diese parasitäre Kapazität hochgeladen werden, und dieses Laden zieht einen Strom aus der Quellleistungsversorgung der Vorrichtungen.
  • Die Stärke dieses Stromstoßes ist proportional zu dem Wert der parasitären Kapazität, der Geschwindigkeit, mit der eine Wortleitung aktiviert wird und der Anzahl von Wortleitungen, die gleichzeitig aktiviert werden. (Es wird darauf hingewiesen, dass gleichzeitig hier bedeutet: im Wesentlichen gleichzeitig. Bei einer beliebigen praktischen Vorrichtung bestehen leichte Abweichungen bei den Aktivierungszeiten, verursacht durch das normale Layout und Prozessabweichungen.) Ein zusätzlicher Beitrag zu dem Stromstoß ist die Ladung, die erforderlich ist, um die Signale auf allen Bitleitungen jeder Wortleitung zu verstärken, wenn dieselbe aktiviert ist. Wenn dieser Stromstoß zu groß ist, kann derselbe eine Transiente auf der Leistungsvorratsspannung verursachen, was möglicherweise eine Fehlfunktion in anderen Vorrichtungen verursacht, die mit derselben Leistungsversorgung verbunden sind, oder möglicherweise eine Fehlfunktion der DRAM-Vorrichtung selbst. Der Spitzenstrom, der aus dem Leistungsvorrat abgezogen wird, setzt eine Grenze für die Anzahl von Speicherzellen, die gleichzeitig aufgefrischt werden können, wenn sich der Wert der parasitären Kapazität mit der Anzahl von aktivierten Wortleitungen erhöht.
  • Gemäß den Prinzipien der vorliegenden Erfindung könnte die Gesamtauffrischzeit weiter reduziert werden, durch Überlappen der tRAS-Intervalle der sequenziellen Auffrischzyklen.
  • Dies wird Bezug nehmend auf 7 und 8 erklärt. Ein typischer Spannungsverlauf für eine Wortleitungsaktivierung und den Strom, der aus der Leistungsversorgung gezogen wird, ist in 7 gezeigt. Wenn die Wortleitung aktiviert wird, lädt die parasitäre Kapazität durch den parasitären Widerstand der Aktivierungsschaltung, was zu einer bekannten RC-Zeitkonstante führt. (Es wird darauf hingewiesen, dass viele parasitäre Schaltungskomponenten vorliegen, einschließlich Verbindungsinduktivitäten und konzentrierter und verteilter Widerstand und Kapazitätskomponenten. Zum Zweck der Darstellung sei angenommen, dass die Wortleitungsaktivierungsschaltung eine einfache RC-Schaltung ist. Diese Vereinfachung ändert die Prinzipien, die hierin erörtert werden, nicht wesentlich.) Die Größe des Stromstoßes ist proportional zu der Rate der Änderung der Wortleitungsaktivierungsspannung. Daher existiert das Stromstoß-Zeitintervall tCS üblicherweise nur für einen Bruchteil des tRAS-Zeitintervalls. Wenn mehrere Wortleitungen gleichzeitig aktiviert werden, werden die Stromstöße aufgrund individueller Wortleitungen zusammenaddiert und der Gesamt-Leistungsversorgungs-Stromstoß erhöht sich.
  • 8 stellt ein Verfahren zum weiteren Reduzieren der Auffrischzeit gemäß den Prinzipien der vorliegenden Erfindung dar. Es ist möglicherweise nicht notwendig, auf das Ende des tRAS-Intervalls eines vorangehenden Auffrischzyklus zu warten, um den nächsten Auffrischzyklus zu beginnen. Da das Stromstoßintervall tCS üblicherweise nur einen Bruchteil des tRAS-Zeitintervalls dauert, könnten die tRAS-Intervalle von aufeinander folgenden Auffrischzyklen überlappen, solange die Aktivierungen zeitlich lang genug versetzt sind, um den Gesamtspitzenstromstoß einzuschränken. In 8 wird die Wortleitung 1 (WL1) zur Zeit t1 aktiviert, die das tRAS-Intervall von WL0 überlappt. Um den Spitzenstromstoß einzuschränken, sollte t1 von t0 lange genug verzögert sein, um sicherzustellen, dass die Stromstöße (IWL0 und IWL1) sich nicht zu einem derartigen Ausmaß überlappen, dass ihre Summe den maximal zulässigen Stromstoß überschreiten würde.
  • Die Menge der Überlappung, die toleriert werden könnte, wird teilweise durch verschiedene Herstellungsprozessparameter, einschließlich jener, die den Wert der Parasitärkomponenten und die Anstiegszeit der Wortleitungssignale steuern, und ferner durch den maximal zulässigen Leistungsverbrauch, bestimmt.
  • Die Verzögerung von sequenziellen Wortleitungsaktivierungen, derart, dass die tRAS-Intervalle überlappen, können durch eine Vielzahl von Einrichtungen gesteuert werden, einschließlich aber nicht begrenzt auf die nachfolgenden Beispiele. Die Speicherauffrischsteuerung könnte einen Hochfrequenztakt verwenden, der eine Mehrzahl von Flankenübergängen innerhalb eines einzelnen Auffrischzyklus aufweist. Dieser höhere Frequenztakt würde die Körnung erhöhen, mit der sequenzielle Aktivierungen gesteuert werden könnten. Die Speichersteuerung könnte konfiguriert sein, um die entsprechende Taktflanke auszuwählen, um die nächste Wortleitung(en) in der Auffrischsequenz zu aktivieren, wodurch die Auffrischzeit reduziert wird, während ein Spitzenleistungsversorgungsstrom innerhalb der Entwurfsgrenzen beibehalten wird. Die Wortleitungsladezeitkonstante kann z. B. mit Temperatur- oder Herstellungsprozess-Abweichungen variieren. Die Speichersteuerung könnte programmiert sein, um eine bestimmte Taktflanke während der Herstellung der Vorrichtung zu verwenden, um Vorrichtungsabweichungen zu kompensieren. Ferner könnte die Speichersteuerung konfiguriert sein, um adaptiv die geeignete Taktflanke automatisch als eine Funktion von z. B. Vorrichtungstemperatur auszuwählen. Alternativ könnten eine oder mehrere Verzögerungsleitungen selektiv an die Aktivierungsschaltungsanordnung angewendet werden, um die Aktivierungsverzögerung zu steuern. Die Verzögerungsleitungen könnten während der Herstellung der Vorrichtung konfiguriert werden, um Vorrichtungsabweichungen zu kompensieren.
  • Während diese Erfindung Bezug nehmend auf darstellende Ausführungsbeispiele beschrieben wurde, soll diese Beschrei bung nicht in einem einschränkenden Sinn gedacht sein. Verschiedene Modifikationen und Kombinationen der darstellenden Ausführungsbeispiele sowie andere Ausführungsbeispiele der Erfindung sind für Fachleute auf dem Gebiet nach Bezugnahme auf die Beschreibung offensichtlich. Es ist daher beabsichtigt, dass die beiliegenden Ansprüche alle derartigen Modifikationen oder Ausführungsbeispiele umfassen.

Claims (23)

  1. Verfahren zum Auffrischen von Speicherzellen in einem Speicherarray (12), wobei das Verfahren folgende Schritte aufweist: Empfangen einer Anzeige, dass das Speicherarray eine Auffrischoperation durchführen soll, wobei die Auffrischoperation zumindest zwei Auffrischzyklen aufweist, wobei jeder Auffrischzyklus ein Aktivierungsintervall aufweist, gefolgt von einem Vorladeintervall; Initiieren eines ersten Auffrischzyklus durch Aktivieren einer ersten Wortleitung (WL), die mit einer ersten Gruppe von Speicherzellen gekoppelt ist, wobei jede Speicherzelle in der ersten Gruppe von Speicherzellen in elektrischer Kommunikation mit einem Erfassungsverstärker in einer ersten Gruppe von Erfassungsverstärkern ist; Initiieren eines zweiten Auffrischzyklus durch Aktivieren einer zweiten Wortleitung, die mit einer zweiten Gruppe von Speicherzellen gekoppelt ist, wobei jede Speicherzelle in der zweiten Gruppe von Speicherzellen in elektrischer Kommunikation mit einem Erfassungsverstärker in einer zweiten Gruppe von Erfassungsverstärkern ist, wobei kein Erfassungsverstärker in der ersten Gruppe in der zweiten Gruppe ist und kein Erfassungsverstärker in der zweiten Gruppe in der ersten Gruppe ist, und wobei der zweite Auffrischzyklus zumindest eine Stromstoßzeit nach der Initiierung des ersten Auffrischzyklus aber vor der Fertigstellung des ersten Auffrischzyklus initiiert wird.
  2. Verfahren gemäß Anspruch 1, bei dem der zweite Auffrischzyklus während des Vorladeintervalls des ersten Auffrischzyklus initiiert wird.
  3. Verfahren gemäß Anspruch 1 oder 2, bei dem der zweite Auffrischzyklus während dem Aktivierungsintervall des ersten Auffrischzyklus initiiert wird.
  4. Verfahren gemäß einem der Ansprüche 1 bis 3, das ferner das selektive Erzeugen einer ersten und zweiten Zeilenadresse aufweist, um die erste und zweite Wortleitung derart zu aktivieren, dass jeder Erfassungsverstärker in der zweiten Gruppe von Erfassungsverstärkern elektrisch von jeder Speicherzelle in der ersten Gruppe von Speicherzellen isoliert ist.
  5. Verfahren gemäß Anspruch 4, bei dem eine Auffrischsteuerung (19) selektiv die erste und zweite Zeilenadresse erzeugt.
  6. Verfahren gemäß Anspruch 4 oder 5, bei dem ein Adressgenerator selektiv die erste und zweite Zeilenadresse erzeugt.
  7. Verfahren gemäß einem der Ansprüche 4 bis 6, bei dem ein Zeilendecodierer (18) ein Eingangssignal von einem Adresszähler akzeptiert und selektiv die erste und zweite Zeilenadresse erzeugt.
  8. Verfahren gemäß einem der Ansprüche 1 bis 7, das ferner das Initiieren des ersten Auffrischzyklus durch Aktivieren einer ersten Mehrzahl von Wortleitungen (WL) aufweist, die die erste Gruppe von Speicherzellen steuern, wobei die Mehrzahl von Wortleitungen mit einer Mehrzahl von Zeilen gekoppelt ist, die gleichzeitig aufgefrischt werden sollen.
  9. Verfahren gemäß Anspruch 8, das ferner das Initiieren des zweiten Auffrischzyklus aufweist, durch Aktivieren einer zweiten Mehrzahl von Wortleitungen, die die zweite Gruppe von Speicherzellen steuern, wobei jede Speicherzelle in der zweiten Gruppe von Speicherzellen in elektrischer Kommunikation mit einem Erfassungsverstärker ist, der elektrisch von jeder Speicherzelle in der ersten Gruppe von Speicherzellen isoliert ist.
  10. Verfahren gemäß einem der Ansprüche 1 bis 9, bei dem das Empfangen einer Anzeige das Empfangen einer Anzeige zum Auffrischen einer Mehrzahl von Zeilen von Speicherzellen aufweist, wobei die Mehrzahl von Zeilen von Speicherzellen geringer ist als alle Zeilen der Speicherzellen.
  11. Verfahren gemäß Anspruch 10, bei dem das Empfangen einer Anzeige das Empfangen einer Anzeige zum Auffrischen einer Mehrzahl von Zeilen von Speicherzellen aufweist, wobei die Mehrzahl von Zeilen von Speicherzellen zumindest vier Zeilen aber nicht mehr als 16 Zeilen ist.
  12. Verfahren gemäß einem der Ansprüche 1 bis 11, bei dem das Empfangen einer Anzeige das Empfangen einer Anzeige zum Auffrischen jeder Speicherzelle in dem Speicherarray aufweist.
  13. Dynamisches Direktzugriffsspeicherarray, das folgende Merkmale aufweist: eine Mehrzahl von Blöcken von Speicherzellen, wobei jeder Block eine Mehrzahl von Zeilen und Spalten von Speicherzellen umfasst; eine Mehrzahl von Banken von Erfassungsverstärkern, wobei jede Bank von Erfassungsverstärkern zwischen benachbarten Blöcken von Speicherzellen derart angeord net ist, dass jeder Erfassungsverstärker mit Spalten von Speicherzellen in zwei benachbarten Blöcken gekoppelt ist; einen Zeilendecodierer, der mit jedem der Blöcke von Speicherzellen gekoppelt ist, wobei der Zeilendecodierer eine Mehrzahl von Steuerungsausgängen aufweist, wobei jeder der Steuerungsausgänge mit einer Zeile aus Speicherzellen gekoppelt ist; und eine Auffrischsteuerung (19), die angepasst ist, um eine Zeilenadresssequenz für eine Mehrzahl von Auffrischzyklen zu erzeugen, wobei jeder der Auffrischzyklen ein Aktivierungsintervall gefolgt von einem Vorladeintervall aufweist, wobei ein erster Auffrischzyklus einer Zeile in einem ersten der Blöcke gefolgt wird von einen zweiten Auffrischzyklus in einer Zeile in einem zweiten der Blöcke, wobei der erste Block nicht benachbart zu dem zweiten Block ist, wobei die Auffrischsteuerung verursacht, dass der zweite Auffrischzyklus zumindest eine Stromstoßzeit nach der Initiierung aber vor der Fertigstellung des ersten Auffrischzyklus initiiert wird.
  14. Speichervorrichtung gemäß Anspruch 13, bei der die Auffrischsteuerung verursacht, dass der zweite Auffrischzyklus während des Vorladeintervalls des ersten Auffrischzyklus initiiert wird.
  15. Speichervorrichtung gemäß Anspruch 13 oder 14, bei der die Auffrischsteuerung verursacht, dass der zweite Auffrischzyklus während des Aktivierungsintervalls des ersten Auffrischzyklus initiiert wird.
  16. Verfahren zum Auffrischen eines dynamischen Direktzugriffsspeicherarrays, das eine Mehrzahl von Blöcken mit Zeilen und Spalten aus Speicherzellen und eine Mehrzahl von Banken aus Erfassungsverstärkern umfasst, wobei jede Bank von Erfassungsverstärkern gemeinschaftlich zwischen benachbarten Blöcken von Speicherzellen derart verwendet wird, dass jeder Erfassungsverstärker mit Spalten aus Speicherzellen in zwei benachbarten Blöcken gekoppelt ist, wobei das Verfahren folgende Schritte aufweist: Empfangen einer Anzeige, dass das Speicherarray eine Selbstauffrischoperation durchführen soll, wobei die Auffrischoperation eine Mehrzahl von Auffrischzyklen aufweist zum sequenziellen Auffrischen aller Zeilen in dem Array, wobei jeder Auffrischzyklus ein Aktivierungsintervall gefolgt von einem Vorladeintervall aufweist; und sequenziellen Initiieren von jedem der Mehrzahl von Auffrischzyklen durch: (a) Aktivieren einer Wortleitung, die mit einer Zeile aus Speicherzellen in einer ersten der Banken gekoppelt ist; (b) nach dem Warten einer Zeitperiode kürzer als eine Auffrischzykluszeit aber nicht kürzer als eine Stromstoßzeit, Aktivieren einer Wortleitung, die mit einer Zeile aus Speicherzellen in einer zweiten der Banken gekoppelt ist, wobei die zweite der Banken einen Erfassungsverstärker der ersten der Banken nicht gemeinschaftlich verwendet; und (c) Wiederholen von Schritt (b) bis jede Zeile von Speicherzellen in dem Array aufgefrischt wurde.
  17. Verfahren gemäß Anspruch 16, bei dem der zweite Auffrischzyklus während des Vorladeintervalls des ersten Auffrischzyklus initiiert wird.
  18. Verfahren gemäß Anspruch 16 oder 17, bei dem der zweite Auffrischzyklus während des Aktivierungsintervalls des ersten Auffrischzyklus initiiert wird.
  19. Verfahren gemäß einem der Ansprüche 16 bis 18, bei dem (a) das Aktivieren einer Wortleitung das gleichzeitige Aktivieren einer Mehrzahl von Wortleitungen aufweist.
  20. Verfahren gemäß Anspruch 19, bei dem die Anzahl von Wortleitungen in der Mehrzahl von Wortleitungen durch eine Strommenge bestimmt wird, die durch das Speicherarray während eines Auffrischzyklus einer einzelnen Zeile gezogen wird.
  21. Dynamisches Direktzugriffsspeicherarray, das folgende Merkmale aufweist: eine Mehrzahl von Blöcken von Speicherzellen, wobei jeder Block eine Mehrzahl von Zeilen und Spalten von Speicherzellen umfasst; eine Mehrzahl von Banken von Erfassungsverstärkern, wobei jede Bank von Erfassungsverstärkern zwischen benachbarten der Blöcke von Speicherzellen derart angeordnet ist, dass jeder Erfassungsverstärker mit Spalten von Speicherzellen in zwei benachbarten Blöcken gekoppelt ist; eine Einrichtung zum Empfangen einer Anzeige, dass das Speicherarray eine Auffrischoperation durchführen soll, wobei die Auffrischoperation zumindest zwei Auffrischzyklen aufweist, wobei jeder Auffrischzyklus ein Aktivierungsintervall gefolgt von einem Vorladeintervall aufweist; und eine Einrichtung zum Initiieren eines ersten Auffrischzyklus einer Zeile in einem ersten der Blöcke gefolgt von einem zweiten Auffrischzyklus in einer Zeile in einem zweiten der Blöcke, wobei der erste Block nicht benachbart zu dem zweiten Block ist, wobei die Einrichtung zum Initiieren verursacht, dass der zweite Auffrischzyklus nach der Initiierung aber vor der Fertigstellung des ersten Auffrischzyklus initiiert wird.
  22. Speicherarray gemäß Anspruch 21, bei dem die Einrichtung zum Initiieren verursacht, dass der zweite Auffrischzyklus während des Vorladeintervalls des ersten Auffrischzyklus initiiert wird.
  23. Speicherarray gemäß Anspruch 21 oder 22, bei dem die Einrichtung zum Initiieren verursacht, dass der zweite Auffrischzyklus während des Aktivierungsintervalls des ersten Auffrischzyklus initiiert wird.
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