CN101809670B - 信息处理装置、存储部控制装置、存储部控制方法 - Google Patents

信息处理装置、存储部控制装置、存储部控制方法 Download PDF

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Abstract

本发明提供信息处理装置、存储部控制装置、存储部控制方法。信息处理装置(1)具有：第1存储部(2)，其由存储数据的多个单元构成；第2存储部(3)，其保持分别针对所述多个单元的刷新间隔和刷新动作实施状况；以及控制部，其根据在第2存储部中保持的刷新间隔和刷新动作实施状况，分别针对所述单元控制刷新动作，以针对单元分别设置的刷新间隔，对各个单元控制刷新动作。

Description

信息处理装置、存储部控制装置、存储部控制方法
技术领域
本发明涉及对存储器的刷新动作进行控制的信息处理装置、存储部控制装置、存储部控制方法。 
背景技术
由于半导体制造技术的提高，存储器的狭窄工艺化正在发展，但是，由于其影响，存储器的数据保持时间缩短，频繁进行刷新而增加了消耗电力。并且，由于存储器的通电劣化而引起的数据保持时间降低也是不良要因之一。 
另一方面，由于笔记本电脑等便携型信息设备的普及，进一步谋求消耗电力的降低。 
现状一般的刷新动作是以一定间隔对存储器进行刷新的动作。例如，一般地，在512MbitSDRAM中，需要在64ms以内对32768条Row线进行刷新动作，但是，在一次的刷新指令中，能够刷新4条Row(行)地址，所以，以 
Figure GPA00001077210100011
间隔来发送刷新指令。 
另外，作为现有技术，公开了动态调整DRAM刷新率的方法(例如参照专利文献1)。并且，公开了降低SDRAM处于空闲状态时的消耗电力的存储器控制装置(例如参照专利文献2)。进而，公开了大幅节约消耗电力、且保证正常的存储器存取的刷新控制装置(例如专利文献3)。 
专利文献1：日本特开2002-319282号公报 
专利文献2：日本特开2002-230970号公报 
专利文献3：日本特开平7-176185号公报 
但是，在使用了刷新指令的情况下，通过存储器内部的计数器来决定要刷新的Row地址，所以，无法从外部指定要刷新的Row地址。因此，不一定在全部Row地址中写入数据，针对没有写入数据的Row地址，也 无条件地进行刷新。 
并且，刷新的规格值由规格标准化团体来决定，无法示出各个存储器的实力值。因此，实际上各个存储器具有充分的数据保持能力，成为相对于存储器的实力值为过度的刷新动作。 
进而，同一存储器内的各个Row地址的数据保持能力存在差异，根据Row地址而成为过度刷新。并且，一般地，每隔7.8us等一定间隔机械地发送刷新指令，所以，在存储器劣化而使Row地址的数据保持时间短于刷新间隔的情况下，可能无法保持数据而导致系统错误。 
发明内容
本发明是为了解决上述问题点而完成的，其目的在于，提供如下的信息处理装置、存储部控制装置、存储部控制方法：通过针对每个Row地址来改变刷新间隔，从而实现消耗电力的降低和可靠性的提高。 
为了解决上述课题，本发明的一个方式的信息处理装置的特征在于，该信息处理装置具有：第1存储部，其由存储数据的多个单元构成；第2存储部，其保持分别针对所述多个单元的刷新间隔和刷新动作实施状况；以及控制部，其根据在所述第2存储部中保持的刷新间隔和刷新动作实施状况，分别针对所述单元控制刷新动作。 
进而，为了解决上述课题，本发明的一个方式的存储部控制装置对由存储数据的多个单元构成的存储部进行控制，其特征在于，该存储部控制装置根据分别针对所述多个单元的刷新间隔和刷新动作实施状况，分别针对所述单元控制刷新动作。 
并且，为了解决上述课题，本发明的一个方式的存储部控制方法对由存储数据的多个单元构成的存储部的刷新动作进行控制，该存储部控制方法执行以下步骤：信息取得步骤，在该步骤中，读出分别针对所述多个单元的刷新间隔和刷新动作实施状况；以及刷新执行步骤，在该步骤中，根据所述刷新间隔和刷新动作实施状况，分别针对所述单元控制刷新动作。 
附图说明
图1是示出实施方式的信息处理装置的硬件结构的一例的图。 
图2是示出实施方式的存储器的结构的一例的图。 
图3是示出实施方式的信息处理装置的功能块的一例的图。 
图4是示出实施方式1的存储在模式寄存器中的数据的一例的图。 
图5是示出实施方式1的信息处理装置中的设定保持时间的处理的一例的流程图。 
图6是示出实施方式1的信息处理装置中的控制刷新动作的处理的一例的流程图。 
图7是示出实施方式1的信息处理装置中的刷新动作的处理的一例的流程图。 
图8是示出实施方式2的信息处理装置中的优先在保持时间长的Row地址中存储数据的处理的一例的流程图。 
图9是示出实施方式2的信息处理装置中的将保持时间短的Row地址的数据移动到保持时间长的Row地址中的处理的一例的流程图。 
图10是示出实施方式3的信息处理装置中的使存在于多个存储器区域中的规定存储器区域内的数据移动到其他存储器区域中的处理的一例的流程图。 
具体实施方式
(实施方式1) 
下面，参照附图说明本发明的实施方式1。另外，实施方式1的信息处理装置对存储器的全部Row地址(单元)赋予数据写入标志，由此，仅刷新已写入数据的Row地址，来实现消耗电力的降低。进而，实施方式1的信息处理装置测定各个Row地址的数据保持时间，根据该测定结果进行刷新，由此实现可靠性的提高。 
首先，图1示出实施方式1的信息处理装置的硬件结构。信息处理装置1具有主存储装置即存储器100、以及中央运算装置即CPU 101。并且，信息处理装置1具有：在CPU 101和存储器100等之间高速进行信 息通信和控制的芯片组(North Bridge，北桥芯片)102、以及存储了对周边设备的最低电平的输入输出进行控制的程序组的BIOS 103。并且，BIOS 103具有非易失性存储器(Refresh Information Memory，再生信息存储器)。 
并且，除了上述以外，信息处理装置1具有：与CPU 101和存储器100相比进行较低速的周边设备间的信息通信和控制的芯片组(SouthBridge，南桥芯片)200；进行音源的输出控制的音频板201；与USB对应设备或PCI总线对应设备进行连接的USB/PCI接口202；与硬盘驱动器等进行连接的串行ATA/传统IDE接口203；以及能够与网络板进行连接并与外部进行通信的LAN接口204。 
图2示出实施方式1的存储器100的内部结构。另外，在图2中，粗线箭头表示数据流程，细线箭头表示控制流程。存储器100具有：根据从外部输入的时钟来生成内部时钟的时钟发生器50；根据从外部输入的控制信号来决定读出或写入等的动作的指令解码器51；接受来自指令解码器51的输出并对内部电路进行控制的控制逻辑52；以及在存储器100的初始化时存储动作模式的模式寄存器53。 
并且，存储器100具有保持从外部输入的地址信号的Row地址缓存、在刷新动作时自动生成刷新地址的刷新计数器(Row地址缓存和刷新计数器54)，具有保持从外部输入的地址信号的Column(列)地址缓存、在脉冲串动作时自动生成Column地址的脉冲串计数器(Column地址缓存和脉冲串计数器55)。并且，存储器100具有保持数据的存储器单元阵列部56、数据控制电路57、锁存电路58、以及I/O缓存59。另外，存储器单元阵列部56被划分为多个区域(存储单元-A～存储单元-D)，针对每个区域具有Row解码器、Sense Amp(读出放大器)、Column解码器、存储器单元阵列。并且，在存储单元-A～存储单元-D的各存储器单元阵列内分别具有多个Row线。 
接着，图3示出信息处理装置1的功能块。信息处理装置1具有第1存储部2、第2存储部3、以及控制部4，各功能块利用上述硬件结构来实现。 
第1存储部2对应于上述存储器100，由存储数据的多个Row地址构成。第2存储部3对应于上述BIOS 103中的非易失性存储器，保持分别针对多个Row地址的保持时间(刷新间隔)、最新刷新时刻(刷新动作实施状况)、以及表示是否针对每个Row地址写入了有效数据的数据写入标志。另外，虽然设第2存储部3为BIOS 103中的非易失性存储器，但是不限定形式，例如，也可以将芯片组(North Bridge)102内所具有的存储区域、存储器100的一部分区域用作第2存储部3。 
控制部4对应于CPU 101、BIOS 103(非易失性存储器以外的部分)、芯片组(North Bridge)1 02、芯片组(South Bridge)200，其根据在第2存储部3中保持的信息，针对第1存储部2的Row地址来控制刷新动作。 
接着，参照图4说明存储在第1存储部2的模式寄存器53中的寄存器组。存储在地址A0～地址A2中的值定义在一次的读出命令(或写入命令)中读出(或写入)的Column地址数(Burst Length，脉冲串长)，存储在地址A3中的值定义脉冲串类型。存储在地址A4～地址A6中的值定义根据读出命令输出数据的时钟数(CAS Latency，CAS延迟时间)。地址A7以后是作为可选项而定义动作模式等的寄存器，例如用于定义存储器制造商固有的设备试验模式(Test Mode)等。这里，实施方式1的信息处理装置1应用地址A10，控制部4在寄存器A10为“0”的情况下，作为通常的刷新模式进行控制，在寄存器A10为“1”的情况下，作为针对指定的Row地址进行刷新的模式来控制。另外，只要是不使用的寄存器，也可以应用地址A10以外的地址。 
这样，设置有通常的刷新模式和针对指定的Row地址进行刷新的模式这两个模式，由此，控制部4对其进行区分使用，能够对应要求性能的情况和要求低消耗电力的情况。例如，在信息处理装置1是笔记本PC的情况下，控制部4能够在通过来自外部电源的电力供给来进行动作的情况和利用内部电池进行动作的情况下，区分使用上述两个模式。 
接着，参照图5的流程图，说明对各个Row地址的数据保持时间(保持时间)进行测定、在与该Row地址对应的寄存器(Register)中设定所测定的保持时间的处理。以后，根据需要，将处理对象的Row地址编号 表记为变量N(或变量M)，将处理对象即Row地址表记为Row(N)(或Row(M))。并且，将存储了与Row(N)对应的设定值的区域表记为Register(N)。另外，设第2存储部3具有Register(N)。 
控制部4通过接通电源，从而装载BIOS 103的程序组(步骤S1)。然后，控制部4确认全部Row线的数量(MaxRow)(步骤S2)。接着，控制部4对第1存储部2(存储器)进行初始化(步骤S3)，在保持时间的测定对象即Row地址中设定变量N(N的初始值为0)(步骤S4)。 
接着，控制部4在设定保持时间的第1存储部2的Row(N)中写入预先定义的数据(例如数据“D”)(步骤S5)，等待W时间(W为变量，初始值例如为64ms)后(步骤S6)，判定存储在Row(N)内的数据是否是在步骤S5中写入的数据(例如“D”)(步骤S7)。这里，在存储在Row(N)内的数据是在步骤S5中写入的数据(例如“D”)的情况下(步骤S7：“通过”)，控制部4将对W时间加上X时间(例如1.0ms)后的值重新代入变量W(步骤S8)，处理返回步骤S6。 
控制部4进行上述步骤S6、步骤S7、步骤S8的处理，直到在步骤S5中写入的数据(例如“D”)成为异常数据为止。在存储在Row(N)内的数据是异常数据的情况下(步骤S7：“失败”)，控制部4从变量W减去X，重新代入变量W(步骤S9)。然后，控制部4对Register(N)写入变量W作为保持时间(步骤S10)。 
控制部4使变量N增加1(步骤S11)，对变量N和MaxRow进行比较(步骤S12)。这里，在变量N为MaxRow以下的情况下(步骤S12：“是”)，控制部4使处理返回步骤S5。另一方面，针对全部Row地址设定上述保持时间，在变量N大于MaxRow的情况下(步骤S12：“否”)，控制部4起动操作系统(OS)(步骤S13)。 
这样，控制部4针对第1存储部2内的全部Row地址设定保持时间。 
另外，在信息处理装置1的操作系统起动后，在Row地址的动作中检测到异常的情况下，控制部4能够重新设定与该产生了异常的Row地址对应的Register的保持时间。即，控制部4通过进行上述步骤S9(取得变量W的值作为已经在该Row地址中设定的保持时间)和步骤S10 的处理，能够重新设定刷新时间。 
这样通过控制部4重新设定刷新时间，由此，例如即使第1存储部2的规定Row线通电劣化、数据保持时间短于规定值，也能够保持数据，能够减少信息处理装置1的错误。 
接着，参照图6说明如上所述设定了保持时间的Row地址的刷新控制处理。另外，设以下的刷新控制处理在针对指定的Row地址进行刷新的模式(在第1存储部2的模式寄存器53的寄存器A10中设定“1”的模式)下进行动作。 
控制部4设定作为处理对象的Row(N)(初始值＝0)(步骤S20)，从与Row(N)对应的Register(N)中，读出数据写入标志(是否在Row(N)中写入了数据的标志)、最新刷新时刻(最后对Row(N)实施刷新的时刻)、保持时间(步骤S21)。控制部4根据数据写入标志来确认是否在Row(N)中存储了数据(步骤S22)。在存储了数据的情况下(步骤S22：“是”)，控制部4从当前时刻中减去最新刷新时刻，从而取得从最新刷新时刻起的Period(经过时间)(步骤S23)。然后，控制部4对在Period中加上余量(为了使经过时间有富余而设置的时间)后的时间和Row(N)的保持时间进行比较(步骤S24)。在Period为在保持时间中加上余量后的时间以上的情况下(步骤S24：“否”)，控制部4刷新第1存储部2的指定的Row地址(Row(N))(步骤S25)，将Register(N)的最新刷新时刻更新为当前时刻(步骤S26)。另外，实施方式1的控制部4对Period和在Row(N)的保持时间中加上余量后的时间进行比较，但是，也可以对Period和Row(N)的保持时间进行比较。 
然后，控制部4使变量N增加1(步骤S27)，对变量N和MaxRow进行比较(步骤S28)。这里，在变量N为MaxRow以下的情况下(步骤S28：“是”)，控制部4使处理返回步骤S21。另一方面，在变量N大于MaxRow的情况下(步骤S28：“否”)，控制部4返回刷新处理的最初(步骤S20)。 
另外，在步骤S22中判定为没有存储数据的情况下(步骤S22：“否”)，在Period小于对保持时间加上余量后的时间的情况下(步骤S24：“是”)， 控制部4使处理进入步骤S27。 
在上述步骤S25的处理中，在通常的刷新指令中，通过第1存储部2的内部计数器(Row地址缓存和刷新计数器54)选择任意的Row地址。作为该情况下的应对方法，控制部4针对第1存储部2组合激活指令、读出指令、带自动预充电的读出指令、预充电指令，来进行刷新处理。 
参照图7的处理流程，进一步说明步骤S25的刷新处理。通过从控制部4接受上述各指令的组合，由此，第1存储部2实施进行激活、读出、预充电的处理(模式1)；进行激活、带自动预充电的读出的处理(模式2)；以及进行激活、预充电的处理(模式3)这三个模式的任一方，来进行刷新处理。 
说明模式1。第1存储部2接受激活指令，从而激活Row(N)(步骤S30)。等待tRCD时间后(步骤S31)，第1存储部2接受读出指令，从而读出1Column(步骤S32)。 
并且，模式1的处理中的第1存储部2在激活后(步骤S30)，并行进行步骤S31和步骤S32的处理，等待tRAS时间直到接受预充电指令为止(步骤S33)，接受预充电指令从而对Row(N)进行预充电(步骤S34)。进而，第1存储部2等待tRP时间直到接受下一激活指令为止。 
接着，说明模式2的处理。第1存储部2接受激活指令，从而激活Row(N)(步骤S40)。等待tRCD时间后(步骤S41)，第1存储部2接受带自动预充电的读出指令，从而进行1Column的读出和预充电(步骤S42)。 
并且，第1存储部2在激活Row(N)后(步骤S40)，进行上述步骤S41、步骤S42的处理，同时等待tRC时间直到接受下一激活指令为止(步骤S43)。 
说明模式3的处理。第1存储部2接受激活指令，从而激活Row(N)(步骤S50)。等待tRAS时间后(步骤S51)，第1存储部2接受预充电指令，从而进行Row(N)的预充电(步骤S52)，等待tRP时间直到接受下一激活指令为止(步骤S53)。 
通过上述的刷新控制处理和刷新处理，信息处理装置1能够针对全 部的Row地址，以分别适合于Row地址的保持时间来进行刷新。 
并且，能够保持数据的时间很大程度上取决于温度，所以，在测定保持时间时，提高信息处理装置1内的全部设备的运转率来提高第1存储部2的温度后进行测定，接近于实际的信息处理装置1的运用状态，所以是优选的。 
在难以提高全部设备的运转率的情况下，通过在第1存储部2附近设置发热体和温度传感器，也能够得到同样的效果。即，信息处理装置1在设定保持时间时，使发热体以上述全部设备的运转率提高时的温度的程度来发热，从而能够提高第1存储部2的温度。 
(实施方式2) 
实施方式2的信息处理装置根据在实施方式1中测定的每个Row地址的数据保持时间(保持时间)，求出能够长时间保持数据的Row地址，优先对该Row地址写入数据。这样，优先对能够长时间保持数据的Row地址写入数据，由此，信息处理装置能够减少刷新处理的次数，能够实现更低的消耗电力。 
并且，发展上述内容，信息处理装置使仅能够短时间保持数据的Row地址的数据定期地移动到能够长时间保持数据的Row地址，由此，能够进一步实现低消耗电力。在实施方式2中，说明这些处理。 
实施方式2的控制部4相对于实施方式1的控制部4，还具有根据保持时间来决定写入数据的Row地址的功能、以及使规定的Row地址的数据移动到保持时间更长的单元的功能。另外，控制部4以外的功能块和硬件结构与实施方式1相同，所以这里省略说明。 
首先，参照图8说明优先对保持时间长的Row地址写入数据的处理。 
控制部4针对Row(N)(N的初始值为0)、在Row地址中代入了最长的保持时间的最长保持时间(初始值＝0)、具有最长保持时间的Row地址即最长Row地址(初始值＝null)的各个变量设定初始值(步骤S60)。接着，控制部4从Register(N)中读出Row(N)的数据写入标志和保持时间(步骤S61)。 
控制部4根据数据写入标志来判定是否在Row(N)内存储了数据 (步骤S62)。在Row(N)中没有存储数据的情况下(步骤S62：“是”)，控制部4对最长保持时间和Row(N)的保持时间进行比较(步骤S63)。这里，在最长保持时间小于Row(N)的保持时间的情况下(步骤S63：“是”)，控制部4在最长保持时间中代入Row(N)的保持时间，将最长Row地址设定为N(步骤S64)。然后，控制部4使变量N增加1(步骤S65)，对变量N和MaxRow进行比较(步骤S66)。 
这里，在变量N大于MaxRow的情况下(即，对全部Row地址实施上述处理，求出了具有最长保持时间的最长Row地址的情况下)(步骤S66：“否”)，控制部4在最长Row地址中写入数据(步骤S67)，更新与最长Row地址对应的Register(Register(LRA))所保持的数据写入标志和最新刷新时刻(步骤S68)。 
另外，在步骤S62中在Row(N)中存储了数据的情况下(步骤S62：“否”)、以及在步骤S63中最长保持时间为保持时间以上的情况下(步骤S63：“否”)，控制部4使处理进入步骤S65。并且，在步骤S66中变量N为MaxRow以下的情况下(步骤S66：“是”)，控制部4使处理返回步骤S61。 
接着，参照图9的流程图，说明将保持时间短的Row地址的数据移动到保持时间长的Row地址中的处理。 
控制部4删除第1存储部2内的移动目的地即Row(M)内的数据(步骤S70)。另外，设Row(M)没有写入有效数据(能够根据Row(M)的数据写入标志来确认有无数据)。接着，控制部4从与Row(M)对应的Register(N)中读出保持时间(步骤S71)。 
然后，控制部4针对进行处理的Row(N)(初始值＝0)、在全部Row地址中代入了最短的保持时间的最短保持时间(初始值＝null)、具有最短保持时间的Row地址即最短Row地址(初始值＝null)的各个变量设定初始值(步骤S72)。 
控制部4从Register(N)中读出Row(N)的数据写入标志和保持时间(步骤S73)，根据数据写入标志来判定是否在Row地址(N)中存储了数据(步骤S74)。这里，在存储了数据的情况下(步骤S74：“是”)，控制部4对最短保持时间和Row(N)的保持时间进行比较(步骤S75)。
这里，在Row(N)的保持时间小于最短保持时间的情况下(步骤S75：“是”)，控制部4在最短保持时间中代入Row(N)的保持时间，使最短Row地址为当前正在进行处理的Row地址(变量N)(步骤S76)。然后，控制部4使变量N增加1(步骤S77)，对变量N和MaxRow进行比较(步骤S78)。在变量N为MaxRow以下的情况下(步骤S78：“是”)，控制部4使处理返回步骤S73，由此，反复进行步骤S73～步骤S77的处理。 
反复进行上述处理，在变量N大于MaxRow的情况下(即，对全部Row地址实施上述处理，求出了具有最短保持时间的最短Row地址的情况下)(步骤S78：“否”)，控制部4对Row(N)的保持时间和Row(M)的保持时间进行比较(步骤S79)。这里，在Row(M)的保持时间大于Row(N)的保持时间的情况下(步骤S79：“是”)，控制部4从Row(N)中读出全部Column(步骤S80)，向Row(M)写入所读出的全部Column(步骤S81)。然后，控制部4更新Register(M)和Register(N)的数据写入标志、保持时间以及最新保持时刻(步骤S82)。 
另外，在步骤S74的判定为“否”的情况下、以及在步骤S75的判定为“否”的情况下，控制部4使处理进入步骤S77，在步骤S78的判定为“是”的情况下，使处理返回步骤S73。并且，在步骤S79的判定为“否”的情况下，控制部4结束处理。 
(实施方式3) 
在将Row地址小组化为多个存储器区域(组)(例如图2中的存储器单元阵列部56的存储单元-A～存储单元-D)的情况下，信息处理装置以一定时间间隔，使存在于规定存储器区域内的Row地址的数据移动到其他存储器区域中(例如将存储单元-A的数据移动到存储单元-B，从而在存储单元-B中集中数据)，由此，省略针对移动方的存储器区域的刷新处理，能够进一步降低消耗电力。 
实施方式3的控制部4相对于实施方式1的控制部4，还具有在跨着多个存储器区域存储了数据的情况下、移动数据以收纳在规定的存储器区域内的功能。另外，上述控制部4以外的功能块和硬件结构与实施方式1相同，所以这里省略说明。 
参照图10的流程图，说明上述移动到其他存储器区域中的处理。并且，为了简化说明，以2个存储器区域(例如存储单元-A、存储单元-B)为对象进行说明，但是，信息处理装置1以存储单元-C和存储单元-D的组、存储单元-E和存储单元-F的组(增加设置了信息处理装置1的存储器的情况)等、存储单元的组单位来实施本处理，由此，即使增加存储单元的数量也能够对应。进而，信息处理装置1也可以以存储板单位来实施本处理。 
控制部4设定Row(N)(N的初始值＝0)，将表示存在有效数据的Row地址的数量的变量即有数据Row数设定为初始值0(步骤S91)。接着，控制部4从Register(N)中读出Row(N)的数据写入标志(步骤S92)，判定是否在Row(N)中存储了数据(步骤S93)。 
这里，在Row(N)中存储了数据的情况下(步骤S93：“是”)，控制部4使有数据Row数增加1(步骤S94)，进而增加变量N(步骤S95)。另外，在Row(N)中没有存储数据的情况下(步骤S93：“否”)，控制部4仅进行变量N的增加(步骤S95)。 
控制部4进行上述处理直到变量N大于MaxRow为止(步骤S96：“是”～步骤S92的循环)。 
在变量N大于MaxRow的情况下(步骤S96：“否”)，控制部4对有数据Row数和最大Row数的一半(最大Row数/2)进行比较(步骤S97)，在有数据Row数小于最大Row数/2的情况下(步骤S97：“是”)，在变量M和变量N中代入0(步骤S98)。 
接着，控制部4读出Register(N)的数据写入标志(步骤S99)，判定是否在Row(N)中存储了数据(步骤S100)。这里，在Row(N)中没有存储数据的情况下(步骤S100：“否”)，控制部4读出Register(M)的数据写入标志(步骤S103)，判定是否在Row(M)中存储了数据(步骤S104)。这里，在Row(M)中存储了数据的情况下(步骤S104：“是”)，控制部4从Row(M)中读出全部Column(步骤S105)，向Row(N) 写入所读出的全部Column(步骤S106)。 
接着，控制部4更新Register(M)和Register(N)的数据写入标志、保持时间以及最新刷新时刻(步骤S107)，使变量M增加1(步骤S108)，使变量N增加1(步骤S101)。接着，控制部4对变量N和MaxRow进行比较(步骤S102)。在变量N为MaxRow以下的情况下(步骤S102：“是”)，控制部4使处理返回步骤S99，进行上述步骤S99～步骤S101的一连串的处理(根据需要，还包含步骤S103～步骤S108的一连串的处理)。 
在变量N大于MaxRow的情况下(步骤S102：“否”)，控制部4结束处理。 
另外，在步骤S97的判定为“否”的情况下，控制部4结束处理，在步骤S100的判定为“是”的情况下，使处理进入步骤S101。并且，在步骤S104的判定为“否”的情况下，控制部4使变量M增加1(步骤S109)，使处理返回步骤S103。 
根据实施方式3，能够仅刷新写入了数据的存储器区域，能够削减消耗电力。 
在实施方式中，说明了具有第1存储部2、第2存储部3、控制部4的信息处理装置1，但是，也可以使控制部4为对存储部进行控制的存储部控制装置。 
产业上的可利用性 
如以上说明的那样，能够根据在单元中分别设置的刷新间隔，针对各个单元来控制刷新动作。 

Claims (16)

1.一种信息处理装置，其特征在于，
该信息处理装置具有：
第1存储部，其由存储数据的多个单元构成；
第2存储部，其保持分别针对所述多个单元的刷新间隔和刷新动作实施状况；以及
控制部，其根据在所述第2存储部中保持的刷新间隔和作为最后刷新所述单元的时刻即最新刷新时刻的刷新动作实施状况，分别针对所述单元控制刷新动作，
所述第2存储部还针对所述第1存储部的每个单元保持表示是否存储了数据的标志，所述控制部还根据所述标志决定进行刷新动作的单元，控制对该单元的刷新动作，
所述控制部还根据所述标志针对所述单元分别判定是否存储了数据，在判定为存储了数据的单元中，进一步决定从当前时刻减去所述最新刷新时刻后的时间达到了所述刷新间隔的单元，针对该单元进行控制，以进行刷新动作。
2.根据权利要求1所述的信息处理装置，其特征在于，
所述控制部还根据所述刷新间隔决定写入所述数据的单元。
3.根据权利要求2所述的信息处理装置，其特征在于，
所述第2存储部还针对所述第1存储部的每个单元保持是否存储了数据的标志，所述控制部还根据所述标志针对所述单元分别判定是否存储了数据，在判定为没有存储数据的单元中，决定所述刷新间隔最长的单元作为写入所述数据的单元。
4.根据权利要求1所述的信息处理装置，其特征在于，
所述控制部还在所述单元的动作中检测到异常的情况下，重新设定在所述第2存储部中保持的刷新间隔。
5.根据权利要求1所述的信息处理装置，其特征在于，
所述控制部还从定义了刷新动作的多个模式中决定一个模式，根据该模式控制所述单元的刷新动作。
6.根据权利要求1所述的信息处理装置，其特征在于，
所述控制部还使刷新间隔短的单元的数据移动到刷新间隔长的单元中。
7.根据权利要求6所述的信息处理装置，其特征在于，
所述第2存储部还针对所述第1存储部的每个单元保持表示是否存储了数据的标志，所述控制部还根据所述标志针对所述单元分别判定是否存储了数据，将判定为存储了数据的单元中、刷新间隔最短的单元设为所述刷新间隔短的单元。
8.根据权利要求1所述的信息处理装置，其特征在于，
所述第1存储部将所述多个单元归纳为至少2个组，在跨着所述组存储了数据的情况下，所述控制部使所述数据移动，以收纳在规定组内。
9.一种存储部控制装置，该存储部控制装置对由存储数据的多个单元构成的存储部进行控制，其特征在于，
该存储部控制装置根据分别针对所述多个单元的刷新间隔和作为最后刷新所述单元的时刻即最新刷新时刻刷新动作实施状况，分别针对所述单元控制刷新动作，
所述存储部控制装置还根据针对所述存储部的每个单元表示是否存储了数据的标志，决定进行刷新动作的单元，控制对该单元的刷新动作，
所述存储部控制装置还根据所述标志针对所述单元分别判定是否存储了数据，在判定为存储了数据的单元中，进一步决定从当前时刻减去所述最新刷新时刻后的时间达到了所述刷新间隔的单元，针对该单元进行控制，以进行刷新动作。
10.根据权利要求9所述的存储部控制装置，其特征在于，
所述存储部控制装置还根据所述刷新间隔决定写入所述数据的单元。
11.根据权利要求9所述的存储部控制装置，其特征在于，
所述存储部控制装置还在所述单元的动作中检测到异常的情况下，重新设定所述刷新间隔。
12.根据权利要求9所述的存储部控制装置，其特征在于，
所述存储部控制装置还从定义了刷新动作的多个模式中决定一个模式，根据该模式控制所述单元的刷新动作。
13.一种存储部控制方法，该存储部控制方法对由存储数据的多个单元构成的存储部的刷新动作进行控制，其特征在于，该存储部控制方法执行以下步骤：
信息取得步骤，在该步骤中，读出分别针对所述多个单元的刷新间隔和刷新动作实施状况；以及
刷新执行步骤，在该步骤中，根据所述刷新间隔和作为最后刷新所述单元的时刻即最新刷新时刻的刷新动作实施状况，分别对所述单元控制刷新动作，
在所述刷新执行步骤中，还根据针对每个单元表示是否存储了数据的标志，决定进行刷新动作的单元，控制对该单元的刷新动作，
在所述刷新执行步骤中，还根据所述标志针对所述单元分别判定是否存储了数据，在判定为存储了数据的单元中，进一步决定从当前时刻减去所述最新刷新时刻后的时间达到了所述刷新间隔的单元，针对该单元进行控制，以进行刷新动作。
14.根据权利要求13所述的存储部控制方法，其特征在于，
在所述刷新执行步骤中，还根据所述刷新间隔决定写入所述数据的单元。
15.根据权利要求13所述的存储部控制方法，其特征在于，
在所述刷新执行步骤中，还在所述单元的动作中检测到异常的情况下，重新设定所述刷新间隔。
16.根据权利要求13所述的存储部控制方法，其特征在于，
在所述刷新执行步骤中，还从定义了刷新动作的多个模式中决定一个模式，根据该模式进行所述单元的刷新动作。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104239220B (zh) * 2013-06-13 2017-11-24 华为技术有限公司 存储器刷新处理方法和装置
KR20200116814A (ko) * 2019-04-02 2020-10-13 에스케이하이닉스 주식회사 메모리 시스템 및 이의 동작 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4142233A (en) * 1975-10-30 1979-02-27 Tokyo Shibaura Electric Co., Ltd. Refreshing system for dynamic memory
US4933907A (en) * 1987-12-03 1990-06-12 Mitsubishi Denki Kabushiki Kaisha Dynamic random access memory device and operating method therefor

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0366092A (ja) * 1989-08-04 1991-03-20 Fujitsu Ltd 半導体メモリ装置
JP2794138B2 (ja) * 1991-08-13 1998-09-03 三菱電機株式会社 半導体記憶装置
JPH0660647A (ja) * 1992-08-10 1994-03-04 Hitachi Ltd 半導体記憶システム
JPH07169268A (ja) * 1993-12-13 1995-07-04 Hitachi Ltd 半導体記憶装置
JPH07176185A (ja) 1993-12-20 1995-07-14 Canon Inc リフレッシュ制御装置
JP3714489B2 (ja) 1995-03-03 2005-11-09 株式会社日立製作所 ダイナミック型ｒａｍとメモリモジュール
JPH09102193A (ja) * 1995-10-04 1997-04-15 Mitsubishi Electric Corp 半導体記憶装置
JPH09106674A (ja) * 1995-10-12 1997-04-22 Fujitsu Ltd 同期型ダイナミック半導体記憶装置
US5784548A (en) * 1996-03-08 1998-07-21 Mylex Corporation Modular mirrored cache memory battery backup system
JPH1196760A (ja) * 1997-09-24 1999-04-09 Fujitsu Ltd 半導体記憶装置
US6366989B1 (en) * 1998-09-17 2002-04-02 Sun Microsystems, Inc. Programmable memory controller
US6389505B1 (en) * 1998-11-19 2002-05-14 International Business Machines Corporation Restore tracking system for DRAM
US6483764B2 (en) 2001-01-16 2002-11-19 International Business Machines Corporation Dynamic DRAM refresh rate adjustment based on cell leakage monitoring
JP2002230970A (ja) 2001-01-29 2002-08-16 Nec Microsystems Ltd メモリ制御装置
EP1408510A3 (en) * 2002-05-17 2005-05-18 Matsushita Electric Industrial Co., Ltd. Memory control apparatus, method and program
JP2004030738A (ja) * 2002-06-24 2004-01-29 Toshiba Corp ダイナミック型半導体メモリ装置
US7035155B2 (en) * 2002-09-26 2006-04-25 Xware Technology, Inc. Dynamic memory management
JP2004273029A (ja) * 2003-03-10 2004-09-30 Sony Corp 記憶装置およびそれに用いられるリフレッシュ制御回路ならびにリフレッシュ方法
US6914841B1 (en) * 2004-01-30 2005-07-05 Infineon Technologies Ag System and method for refreshing a dynamic memory device
JP4478974B2 (ja) * 2004-01-30 2010-06-09 エルピーダメモリ株式会社 半導体記憶装置及びそのリフレッシュ制御方法
JP4322694B2 (ja) * 2004-02-04 2009-09-02 エルピーダメモリ株式会社 半導体記憶装置および半導体記憶装置のリフレッシュ方法
JP4704691B2 (ja) * 2004-02-16 2011-06-15 シャープ株式会社 半導体記憶装置
US7565479B2 (en) * 2005-08-04 2009-07-21 Rambus Inc. Memory with refresh cycle donation to accommodate low-retention-storage rows
KR100725992B1 (ko) * 2005-11-04 2007-06-08 삼성전자주식회사 리프레시 정보에 따라 반도체 메모리 장치의 리프레시를제어하는 장치 및 그 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4142233A (en) * 1975-10-30 1979-02-27 Tokyo Shibaura Electric Co., Ltd. Refreshing system for dynamic memory
US4933907A (en) * 1987-12-03 1990-06-12 Mitsubishi Denki Kabushiki Kaisha Dynamic random access memory device and operating method therefor

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JP特开平8-306184A 1996.11.22

Also Published As

Publication number Publication date
JPWO2009044480A1 (ja) 2011-02-03
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JP5146457B2 (ja) 2013-02-20
US8473674B2 (en) 2013-06-25
US20100180152A1 (en) 2010-07-15
KR101098128B1 (ko) 2011-12-26
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KR20100057662A (ko) 2010-05-31

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