KR20100057662A - 정보 처리 장치, 기억부 제어 장치 및 기억부 제어 방법 - Google Patents

정보 처리 장치, 기억부 제어 장치 및 기억부 제어 방법 Download PDF

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Abstract

본 발명은 데이터를 기억하는 복수의 셀로 이루어지는 제1 기억부(2)와, 상기 복수의 셀 각각에 대한 리프레시 간격과 리프레시 동작 실시 상황을 유지하는 제2 기억부(3)와, 제2 기억부에 유지되는 리프레시 간격과 리프레시 동작 실시 상황에 기초하여 상기 셀 각각에 대하여 리프레시 동작을 제어하는 제어부를 구비하고, 셀 각각에 대하여 설치된 리프레시 간격으로 각각의 셀에 대하여 리프레시 동작을 제어하는 정보 처리 장치(1)를 제공하는 것을 목적으로 한다.

Description

정보 처리 장치, 기억부 제어 장치 및 기억부 제어 방법{INFORMATION PROCESSOR, STORAGE SECTION CONTROL DEVICE, AND STORAGE SECTION CONTROL METHOD}
본 발명은 메모리의 리프레시 동작을 제어하는 정보 처리 장치, 기억부 제어 장치, 기억부 제어 방법에 관한 것이다.
반도체 제조 기술의 향상에 의해 메모리의 미세(狹) 프로세스화가 진행되고 있으나, 그 영향으로 메모리의 데이터 유지 시간이 줄어들어, 빈번히 리프레시를 행하기 위해 소비 전력이 증가되고 있다. 또한, 메모리의 통전 열화에 기인하는 데이터 유지 시간의 저하가 불량의 한 요인이 되고 있다.
한편, 노트북 컴퓨터 등 휴대형 정보 기기의 보급에 의해, 소비 전력의 저감이 보다 더 요구되고 있다.
현재의 일반적인 리프레시 동작은, 메모리에 대하여 일정한 간격으로 리프레시를 행하는 것이다. 예컨대, 일반적으로 512 Mbit SDRAM에서는 32,768개의 로우(Row) 라인에 대하여 64 ms 이내에 리프레시 동작을 행해야 하지만, 한 번의 리프레시 커맨드로 4개의 로우 어드레스를 리프레시하는 것이 가능하기 때문에, 64 ms÷(32768÷4)≒7.8 us 간격으로 리프레시 커맨드를 송신하고 있다.
또한, 종래 기술로서, DRAM 리프레시·레이트를 동적으로 조정하는 방법이 개시되어 있다(예컨대, 특허문헌 1 참조). 또한, SDRAM이 유휴(idle) 상태에 있을 때의 소비 전력을 저감하는 메모리 제어 장치가 개시되어 있다(예컨대, 특허문헌 2 참조). 또한, 소비 전력을 대폭 절약하고, 그에 더해 정상적인 메모리 액세스를 보증하는 리프레시 제어 장치가 개시되어 있다(예컨대, 특허문헌 3).
[특허문헌 1] 일본 특허 공개 제2002-319282호 공보
[특허문헌 2] 일본 특허 공개 제2002-230970호 공보
[특허문헌 3] 일본 특허 공개 평성 제7-176185호 공보
그러나, 리프레시 커맨드를 사용하는 경우, 리프레시하는 로우 어드레스는 메모리 내부의 카운터에 의해 결정되기 때문에, 외부로부터 리프레시하는 로우 어드레스를 지정할 수는 없다. 그 때문에, 모든 로우 어드레스에 데이터가 기록되어 있는 것에 한하지 않고, 데이터가 기록되어 있지 않은 로우 어드레스에 대해서도 무조건 리프레시를 행하게 된다.
또한, 리프레시의 규격값은, 규격 표준화 단체에 의해 결정한 것으로, 각각의 메모리의 실력값을 나타내는 것이 아니다. 그 때문에, 실제로는 각각의 메모리에는 충분한 데이터 유지 능력이 있어, 메모리의 실력값에 대하여 지나친 리프레시 동작이 되고 있다.
게다가, 동일 메모리 내의 각각의 로우 어드레스는 데이터 유지 능력에 차이가 있어, 로우 어드레스에 따라서는 지나친 리프레시가 되고 있다. 또한, 일반적으로는 7.8 us 등 일정 간격마다 기계적으로 리프레시 커맨드를 송신하고 있기 때문에, 메모리가 열화하여 로우 어드레스의 데이터 유지 시간이 리프레시 간격보다 짧아진 경우, 데이터를 유지할 수 없어 시스템 에러가 발생할 우려가 있다.
본 발명은 전술한 문제점을 해결하기 위해 이루어진 것으로, 로우 어드레스마다 리프레시 간격을 변경함으로써, 소비 전력의 저감과 신뢰성의 향상을 실현하는 정보 처리 장치, 기억부 제어 장치 및 기억부 제어 방법을 제공하는 것을 목적으로 한다.
전술한 과제를 해결하기 위해, 본 발명의 일 양태에 따른 정보 처리 장치는, 데이터를 기억하는 복수의 셀로 이루어지는 제1 기억부와, 상기 복수의 셀 각각에 대한 리프레시 간격과 리프레시 동작 실시 상황을 유지하는 제2 기억부와, 상기 제2 기억부에 유지되는 리프레시 간격과 리프레시 동작 실시 상황에 기초하여, 상기 셀 각각에 대하여 리프레시 동작을 제어하는 제어부를 구비하는 것을 특징으로 한다.
또한, 전술한 과제를 해결하기 위해, 본 발명의 일 양태에 따른 기억부 제어 장치는, 데이터를 기억하는 복수의 셀로 이루어지는 기억부를 제어하는 기억부 제어 장치로서, 상기 복수의 셀 각각에 대한 리프레시 간격과 리프레시 동작 실시 상황에 기초하여, 상기 셀 각각에 대하여 리프레시 동작을 제어하는 것을 특징으로 한다.
또한, 전술한 과제를 해결하기 위해, 본 발명의 일 양태에 따른 기억부 제어 방법은, 데이터를 기억하는 복수의 셀로 이루어지는 기억부의 리프레시 동작을 제어하는 기억부 제어 방법으로서, 상기 복수의 셀 각각에 대한 리프레시 간격과 리프레시 동작 실시 상황을 판독하는 정보 취득 단계와, 상기 리프레시 간격과 리프레시 동작 실시 상황에 기초하여, 상기 셀 각각에 대하여 리프레시 동작을 제어하는 리프레시 실행 단계를 실행한다.
도 1은 실시 형태에 따른 정보 처리 장치의 하드웨어 구성의 일례를 나타내는 도면이다.
도 2는 실시 형태에 따른 메모리 구성의 일례를 나타내는 도면이다.
도 3은 실시 형태에 따른 정보 처리 장치의 기능 블록의 일례를 나타내는 도면이다.
도 4는 제1 실시 형태에 따른 모드 레지스터에 저장되는 데이터의 일례를 나타내는 도면이다.
도 5는 제1 실시 형태에 따른 정보 처리 장치에서, 보유(retention) 시간을 설정하는 처리의 일례를 나타내는 흐름도이다.
도 6은 제1 실시 형태에 따른 정보 처리 장치에서, 리프레시 동작을 제어하는 처리의 일례를 나타내는 흐름도이다.
도 7은 제1 실시 형태에 따른 정보 처리 장치에서, 리프레시 동작의 처리의 일례를 나타내는 흐름도이다.
도 8은 제2 실시 형태에 따른 정보 처리 장치에서, 보유 시간이 긴 로우 어드레스에 우선적으로 데이터를 저장하는 처리의 일례를 나타내는 흐름도이다.
도 9는 제2 실시 형태에 따른 정보 처리 장치에서, 보유 시간이 짧은 로우 어드레스의 데이터를 보유 시간이 긴 로우 어드레스에 이동시키는 처리의 일례를 나타내는 흐름도이다.
도 10은 제3 실시 형태에 따른 정보 처리 장치에서, 복수의 메모리 영역 중 소정 메모리 영역 내에 있는 데이터를 다른 메모리 영역에 이동시키는 처리의 일례를 나타내는 흐름도이다.
(제1 실시 형태)
이하, 본 발명의 제1 실시 형태에 대해 도면을 참조하면서 설명한다. 또한, 제1 실시 형태에서의 정보 처리 장치는, 메모리의 모든 로우 어드레스(셀)에 대하여 데이터 기록 플래그를 부여함으로써, 데이터 기록이 끝난 로우 어드레스만 리프레시되어, 소비 전력의 저감을 실현한다. 또한, 제1 실시 형태의 정보 처리 장치는 각각의 로우 어드레스의 데이터 유지 시간을 측정하고, 그 측정 결과에 기초하여 리프레시를 행함으로써, 신뢰성의 향상을 실현한다.
우선, 제1 실시 형태에서의 정보 처리 장치의 하드웨어 구성을 도 1에 나타낸다. 정보 처리 장치(1)는, 주 기억 장치인 메모리(100), 중앙 연산 장치인 CPU(101)를 구비한다. 또한 정보 처리 장치(1)는, CPU(101), 메모리(100) 등과의 사이에서 고속으로 정보 통신 및 제어를 행하는 칩셋(North Bridge)(102), 주변기기의 최저(最低) 레벨의 입출력을 제어하는 프로그램군을 저장한 BIOS(103)를 구비한다. 또한, BIOS(103)는 불휘발성 메모리(Refresh Information Memory)를 구비한다.
또한, 정보 처리 장치(1)는, 전술한 것 이외에도, CPU(101), 메모리(100)에 비해 비교적 저속인 주변기기 사이의 정보 통신 및 제어를 행하는 칩셋(South Bridge)(200), 음원의 출력 제어를 행하는 오디오 보드(201), USB 대응 기기 또는 PCI 버스 대응 기기와의 접속을 행하는 USB/PCI 인터페이스(202), 하드 디스크 드라이브 등과의 접속을 행하는 직렬 ATA/레거시 IDE 인터페이스(203), 네트워크 보드와의 접속을 행하여 외부와의 통신을 가능하게 하는 LAN 인터페이스(204)를 구비한다.
도 2에 제1 실시 형태에서의 메모리(100)의 내부 구성을 나타낸다. 또한, 도 2에서 굵은 화살표는 데이터의 흐름, 가는 화살표는 제어의 흐름을 나타낸다. 메모리(100)는, 외부에서 입력되는 클록으로부터 내부 클록을 생성하는 클록 발생기(50), 외부에서 입력되는 제어 신호로부터 판독이나 기록 등의 동작을 결정하는 커맨드 디코더(51), 커맨드 디코더(51)로부터의 출력을 받아 내부 회로를 제어하는 컨트롤 로직(52), 메모리(100)의 초기화시에 동작 모드를 저장하는 모드 레지스터(53)를 구비한다.
또한, 메모리(100)는, 외부에서 입력되는 어드레스 신호를 유지하는 로우 어드레스 버퍼, 리프레시 동작시에 리프레시 어드레스를 자동적으로 생성하는 리프레시 카운터[로우 어드레스 버퍼 및 리프레시 카운터(54)]를 구비하고, 외부에서 입력되는 어드레스 신호를 유지하는 컬럼(Column) 어드레스 버퍼, 버스트 동작시에 컬럼 어드레스를 자동적으로 생성하는 버스트 카운터[컬럼 어드레스 버퍼 및 버스트 카운터(55)]를 구비한다. 또한 메모리(100)는, 데이터를 유지하는 메모리 셀 어레이부(56), 데이터 제어 회로(57), 래치 회로(58), I/O 버퍼(59)를 구비한다. 또한, 메모리 셀 어레이부(56)는, 복수의 영역(Bank-A 부터 Bank-D 까지)으로 구분되어 있고, 영역마다 로우 디코더, 센스 앰프, 컬럼 디코더, 메모리 셀 어레이를 구비한다. 또한 Bank-A부터 Bank-D까지의 각 메모리 셀 어레이 내에 각각 복수의 로우 라인이 구비되어 있다.
다음에, 정보 처리 장치(1)의 기능 블록을 도 3에 나타낸다. 정보 처리 장치(1)는 제1 기억부(2), 제2 기억부(3), 제어부(4)를 구비하고, 각 기능 블록은, 전술한 하드웨어 구성을 이용함으로써 실현된다.
제1 기억부(2)는, 전술한 메모리(100)에 대응하여, 데이터를 기억하는 복수의 로우 어드레스로 구성되다. 제2 기억부(3)는, 전술한 BIOS(103)에서의 불휘발성 메모리에 대응하여, 복수의 로우 어드레스 각각에 대한 보유 시간(리프레시 간격), 최신 리프레시 시각(리프레시 동작 실시 상황), 로우 어드레스마다 유효한 데이터가 기록되어 있는지 여부를 나타내는 데이터 기록 플래그를 유지한다. 또한, 제2 기억부(3)는, BIOS(103)에서의 불휘발성 메모리로 했으나, 양태를 한정하지 않고, 예컨대 칩셋(North Bridge)(102) 내에 구비된 기억 영역이나, 메모리(100)의 일부 영역을 제2 기억부(3)로 사용하여도 좋다.
제어부(4)는, CPU(101), BIOS(103)(불휘발성 메모리 이외의 부분), 칩셋(North Bridge)(102), 칩셋(South Bridge)(200)에 대응하며, 제2 기억부(3)에 유지되는 정보에 기초하여 제1 기억부(2)의 로우 어드레스에 대하여 리프레시 동작을 제어한다.
다음에, 제1 기억부(2)의 모드 레지스터(53)에 저장되는 레지스터군을 도 4를 참조하면서 설명한다. 어드레스 A0로부터 어드레스 A2에 저장되는 값은, 한 번의 판독 명령(또는 기록 명령)으로 판독하는(또는 기록하는) 컬럼 어드레스 수(Burst Length)를 정의하고, 어드레스 A3에 저장되는 값은 버스트 타입을 정의한다. 어드레스 A4부터 어드레스 A6까지에 저장되는 값은, 판독 명령으로부터 데이터가 출력되는 클록 수(CAS Latency)를 정의한다. 어드레스 A7 이후는, 옵션으로서 동작 모드 등을 정의하는 레지스터로서, 예컨대 메모리 메이커 고유의 디바이스 테스트 모드(Test Mode) 등을 정의하기 위해 사용된다. 여기서, 제1 실시 형태의 정보 처리 장치(1)는 어드레스 A10을 활용하는데, 제어부(4)는 레지스터 A10이 「0」인 경우는 통상의 리프레시 모드로서 제어를 행하고, 「1」인 경우는 지정한 로우 어드레스에 대하여 리프레시를 행하는 모드로서 제어한다. 또한, 사용하고 있지 않은 레지스터이면, 어드레스 A10 이외의 것을 활용할 수도 있다.
이와 같이, 통상의 리프레시 모드 및 지정한 로우 어드레스에 대하여 리프레시를 행하는 모드의 2개 모드가 마련됨으로써, 제어부(4)는 이들을 구별하여 사용하여, 성능이 요구되는 경우와 저소비 전력이 요구되는 경우에 대응할 수 있다. 예컨대, 정보 처리 장치(1)가 노트북 PC인 경우, 제어부(4)는 외부 전원으로부터의 전력 공급에 의해 동작하는 경우와, 내부 배터리로 동작하는 경우에서 전술한 2개의 모드를 구별하여 사용할 수 있다.
다음에, 각각의 로우 어드레스의 데이터 유지 시간(보유 시간)을 측정하여, 해당 로우 어드레스에 대응한 레지스터(Register)에 측정한 보유 시간을 설정하는 처리를 도 5의 흐름도를 참조하면서 설명한다. 이후, 필요에 따라 처리 대상의 로우 어드레스 번호를 변수 N(또는 변수 M)으로 표기하고, 처리 대상인 로우 어드레스를 Row(N)[또는 Row(M)]으로 표기한다. 또한, Row(N)에 대응한 설정값을 저장하는 영역을 레지스터(N)으로 표기한다. 또한, 레지스터(N)은 제2 기억부(3)에 구비되어 있는 것으로 한다.
제어부(4)는, 전원이 투입됨으로써, BIOS(103)의 프로그램군을 로드한다(단계 S1). 그 후, 제어부(4)는, 모든 로우 라인의 수(MaxRow)를 확인한다(단계 S2). 다음에 제어부(4)는, 제1 기억부(2)(메모리)를 초기화하고(단계 S3), 보유 시간의 측정 대상인 로우 어드레스에 변수 N(N의 초기값은 0)을 설정한다(단계 S4).
다음에, 제어부(4)는, 보유 시간을 설정하는 제1 기억부(2)의 Row(N)에 미리 정의된 데이터(예컨대, 데이터 「D」)를 기록하고(단계 S5), W 시간(W는 변수로, 초기값은 예컨대, 64 ms) 대기한 후(단계 S6), Row(N) 내에 저장한 데이터가 단계 S5에서 기록된 데이터(예컨대, 「D」) 그대로인지를 판정한다(단계 S7). 여기서 Row(N)에 저장된 데이터가 단계 S5에서 기록된 데이터(예컨대, 「D」)인 경우(단계 S7, PASS), 제어부(4)는 W 시간에 X 시간(예컨대, 1.0 ms)을 더한 값을 다시 변수 W에 대입하고(단계 S8), 단계 S6으로 처리를 복귀시킨다.
제어부(4)는, 단계 S5에서 기록된 데이터(예컨대, 「D」)가 이상 데이터가 될 때까지, 전술한 단계 S6, 단계 S7, 단계 S8의 처리를 행한다. Row(N)에 저장된 데이터가 이상 데이터가 된 경우(단계 S7, FAIL), 제어부(4)는 변수 W에서 X를 감산하여, 다시 변수 W에 대입한다(단계 S9). 그 후, 제어부(4)는 레지스터(N)에 변수 W를 보유 시간으로서 기록한다(단계 S10).
제어부(4)는, 변수 N을 1(하나) 인크리멘트(increment)하고(단계 S11), 변수 N과 MaxRow를 비교한다(단계 S12). 여기서, 변수 N이 MaxRow 이하인 경우(단계 S12, YES), 제어부(4)는 처리를 단계 S5로 복귀시킨다. 한편, 모든 로우 어드레스에 대하여 전술한 보유 시간을 설정하여, 변수 N이 MaxRow보다 커진 경우(단계 S12, NO), 제어부(4)는 오퍼레이팅 시스템(OS)을 구동한다(단계 S13).
이와 같이, 제어부(4)는 제1 기억부(2) 내의 모든 로우 어드레스에 대하여 보유 시간을 설정한다.
또한, 정보 처리 장치(1)의 오퍼레이팅 시스템 구동 후에도, 로우 어드레스의 동작에 있어서 이상이 검출된 경우, 제어부(4)는 해당 이상이 발생한 로우 어드레스에 대응하는 레지스터의 보유 시간을 재설정할 수 있다. 즉, 제어부(4)는 전술한 단계 S9(변수 W의 값은 해당 로우 어드레스에 이미 설정된 보유 시간으로서 취득) 및 단계 S10의 처리를 행함으로써 리프레시 시간을 재설정할 수 있다.
이와 같이 제어부(4)에 의해 리프레시 시간이 재설정됨으로써, 예컨대 제1 기억부(2)의 소정의 로우 라인이 통전 열화하여, 데이터 유지 시간이 규정값보다 짧아지더라도 데이터를 유지할 수 있어, 정보 처리 장치(1)의 에러를 저감하는 것이 가능해진다.
다음에, 전술한 바와 같이 보유 시간이 설정된 로우 어드레스의 리프레시 제어 처리를 도 6을 참조하면서 설명한다. 또한, 이하의 리프레시 제어 처리는, 지정한 로우 어드레스에 대하여 리프레시를 행하는 모드[제1 기억부(2)의 모드 레지스터(53)의 레지스터 A10에 「1」이 설정되어 있는 모드]로 동작하고 있는 것으로 한다.
제어부(4)는, 처리 대상이 되는 Row(N)(초기값=0)을 설정하고(단계 S20), Row(N)에 대응하는 레지스터(N)으로부터, 데이터 기록 플래그[Row(N)에 데이터가 기록되어 있는지 여부의 플래그], 최신 리프레시 시각[Row(N)에 대하여 마지막으로 리프레시를 실시한 시각], 보유 시간을 판독한다(단계 S21). 제어부(4)는, 데이터 기록 플래그로부터 Row(N)에 데이터가 저장되어 있는지 여부를 확인한다(단계 S22). 데이터가 저장되어 있는 경우(단계 S22, Yes), 제어부(4)는, 현재 시각에서 최신 리프레시 시각을 감산함으로써 최신 리프레시 시각으로부터의 피리어드(Period)(경과 시간)를 취득한다(단계 S23). 그 후, 제어부(4)는, 피리어드에 마진(경과 시간에 여유를 갖게 하기 위해 설정하는 시간)을 더한 시간과 Row(N)의 보유 시간을 비교한다(단계 S24). 피리어드가 보유 시간에 마진을 더한 시간 이상인 경우(단계 S24, NO), 제어부(4)는, 제1 기억부(2)의 지정된 로우 어드레스[Row(N)]를 리프레시하고(단계 S25), 레지스터(N)의 최신 리프레시 시각을 현재 시각으로 갱신한다(단계 S26). 또한, 제1 실시 형태의 제어부(4)는 피리어드와 Row(N)의 보유 시간에 마진을 더한 시간을 비교하지만, 피리어드와 Row(N)의 보유 시간을 비교하더라도 좋다.
그 후, 제어부(4)는, 변수 N을 1 인크리멘트하고(단계 S27), 변수 N과 MaxRow를 비교한다(단계 S28). 여기서, 변수 N이 MaxRow 이하인 경우(단계 S28, YES), 제어부(4)는, 처리를 단계 S21로 복귀시킨다. 한편, 변수 N이 MaxRow보다 큰 경우(단계 S28, NO), 제어부(4)는, 리프레시 처리의 처음(단계 S20)으로 복귀시킨다.
또한, 단계 S22에서 데이터가 저장되어 있지 않다고 판정된 경우(단계 S22, NO), 피리어드가 보유 시간에 마진을 더한 시간보다 작은 경우(단계 S24, YES), 제어부(4)는 처리를 단계 S27로 진행시킨다.
전술한 단계 S25의 처리에 있어서, 통상의 리프레시 커맨드에서는 제1 기억부(2)의 내부 카운터[로우 어드레스 버퍼 및 리프레시 카운터(54)]에 의해 임의의 로우 어드레스가 선택된다. 이 경우의 대처 방법으로서, 제어부(4)는, 제1 기억부(2)에 대하여 액티브 커맨드, 리드 커맨드, 오토 프리차지 수반 리드 커맨드, 프리차지 커맨드를 조합시켜 리프레시 처리를 행한다.
도 7의 처리 플로우를 참조하면서, 단계 S25의 리프레시 처리에 대해 더 설명한다. 전술한 각 커맨드의 조합을 제어부(4)로부터 받음으로써, 제1 기억부(2)가 구동(activate), 판독, 프리차지를 행하는 처리(패턴 1), 구동, 오토 프리차지 수반 판독을 행하는 처리(패턴 2), 구동, 프리차지를 행하는 처리(패턴 3)의 3가지 패턴 중 어느 하나를 실시하여, 리프레시 처리가 행해진다.
패턴 1에 대해 설명한다. 제1 기억부(2)는 액티브 커맨드를 받음으로써 Row(N)을 구동한다(단계 S30). tRCD 시간 대기 후(단계 S31), 제1 기억부(2)는 리드 커맨드를 받음으로써 1 컬럼을 판독한다(단계 S32).
또한 패턴 1의 처리에 있어서의 제1 기억부(2)는, 액티베이션 후(단계 S30), 단계 S31과 단계 S32의 처리를 병행하며, 프리차지 커맨드를 받을 때까지 tRAS 시간 대기하고(단계 S33), 프리차지 커맨드를 받음으로써 Row(N)을 프리차지한다(단계 S34). 제1 기억부(2)는, 다음 액티브 커맨드를 받을 때까지 tRP 시간 더 대기한다.
다음에, 패턴 2의 처리에 대해 설명한다. 제1 기억부(2)는 액티브 커맨드를 받음으로써 Row(N)을 구동한다(단계 S40). tRCD 시간 대기 후(단계 S41), 제1 기억부(2)는 오토 프리차지 수반 리드 커맨드를 받음으로써 1 컬럼의 판독 및 프리차지를 행한다(단계 S42).
또한, 제1 기억부(2)는 Row(N)을 구동한 후(단계 S40), 전술한 단계 S41, 단계 S42의 처리를 행하면서 다음 액티브 커맨드를 받을 때까지 tRC 시간 대기한다(단계 S43).
패턴 3의 처리에 대해 설명한다. 제1 기억부(2)는 액티브 커맨드를 받음으로써 Row(N)을 구동한다(단계 S50). tRAS 시간 대기 후(단계 S51), 제1 기억부(2)는 프리차지 커맨드를 받음으로써 Row(N)의 프리차지를 행하고(단계 S52), 다음 액티브 커맨드를 받을 때까지 tRP 시간 대기한다(단계 S53).
전술한 리프레시 제어 처리 및 리프레시 처리에 의해, 정보 처리 장치(1)는 모든 로우 어드레스에 대하여, 로우 어드레스 각각에 적합한 보유 시간으로 리프레시를 행할 수 있다.
또한, 데이터를 유지할 수 있는 시간은 온도에 크게 의존하기 때문에, 보유 시간을 측정할 때는, 정보 처리 장치(1) 내의 모든 디바이스의 가동률을 올려, 제1 기억부(2)의 온도를 올리고 난 후에 측정하는 편이, 실제 정보 처리 장치(1)의 운용 상태에 가까우므로 바람직하다.
모든 디바이스의 가동률을 올리는 것인 곤란한 경우는, 제1 기억부(2)의 근방에 발열체와 온도 센서를 마련함으로써 동일한 효과를 얻을 수 있다. 즉, 정보 처리 장치(1)는, 보유 시간을 설정할 때에, 전술한 모든 디바이스의 가동률이 올라갔을 때의 온도 정도로 발열체를 발열시킴으로써 제1 기억부(2)의 온도를 올릴 수 있다.
(제2 실시 형태)
제2 실시 형태에서의 정보 처리 장치는, 제1 실시 형태에서 측정된 로우 어드레스마다의 데이터 유지 시간(보유 시간)으로부터, 장시간 데이터를 유지할 수 있는 로우 어드레스를 찾아서, 해당 로우 어드레스에 대하여 우선적으로 데이터를 기록한다. 이와 같이 장시간 데이터를 유지할 수 있는 로우 어드레스에 우선적으로 데이터가 기록됨으로써, 정보 처리 장치는 리프레시 처리의 횟수를 저감시킬 수 있어, 보다 저소비 전력을 실현할 수 있게 된다.
또한, 전술한 내용을 발전시켜서, 정보 처리 장치는 단시간만 데이터를 유지할 수 있는 로우 어드레스의 데이터를, 정기적으로 장시간 데이터를 유지할 수 있는 로우 어드레스로 이동시킴으로써, 또한 저소비 전력을 실현할 수 있게 된다. 제2 실시 형태에서는, 이들의 처리에 대해 설명한다.
제2 실시 형태에서의 제어부(4)는, 제1 실시 형태의 제어부(4)에 대하여, 보유 시간에 기초하여 데이터를 기록하는 로우 어드레스를 결정하는 기능, 및 소정 로우 어드레스의 데이터를 보다 보유 시간이 긴 셀에 이동시키는 기능이 더 구비되어 있다. 또한, 제어부(4) 이외의 기능 블록 및 하드웨어 구성은 제1 실시 형태와 동일하기 때문에, 여기서의 설명은 생략한다.
우선, 보유 시간이 긴 로우 어드레스에 대하여 우선적으로 데이터를 기록하는 처리를 도 8을 참조하면서 설명한다.
제어부(4)는, Row(N)(N의 초기값은 0), 로우 어드레스 중에서 가장 긴 보유 시간이 대입되는 최장 보유 시간(초기값=0), 최장 보유 시간을 갖는 로우 어드레스인 최장 로우 어드레스(초기값=null)의 각각의 변수에 초기값을 설정한다(단계 S60). 다음에 제어부(4)는 레지스터(N)으로부터 Row(N)의 데이터 기록 플래그 및 보유 시간을 판독한다(단계 S61).
제어부(4)는, 데이터 기록 플래그에 기초하여 Row(N) 내에 데이터가 저장되어 있는지 여부를 판정한다(단계 S62). Row(N)에 데이터가 저장되어 있지 않은 경우(단계 S62, YES), 제어부(4)는 최장 보유 시간과 Row(N)의 보유 시간을 비교한다(단계 S63). 여기서, 최장 보유 시간이 Row(N)의 보유 시간보다 작은 경우(단계 S63, YES), 제어부(4)는 Row(N)의 보유 시간을 최장 보유 시간에 대입하여, 최장 로우 어드레스를 N으로 설정한다(단계 S64). 그 후, 제어부(4)는 변수 N을 1 인크리멘트하고(단계 S65), 변수 N과 MaxRow를 비교한다(단계 S66).
여기서, 변수 N이 MaxRow보다 큰 경우(즉, 모든 로우 어드레스에 대하여 전술한 처리를 실시하여, 최장 보유 시간을 갖는 최장 로우 어드레스가 구해진 경우)(단계 S66, NO), 제어부(4)는 최장 로우 어드레스에 데이터를 기록하고(단계 S67), 최장 로우 어드레스에 대응하는 레지스터[레지스터(LRA)]가 유지하고 있던 데이터 기록 플래그 및 최신 리프레시 시각을 갱신한다(단계 S68).
또한, 단계 S62에서 Row(N)에 데이터가 저장되어 있는 경우(단계 S62, NO), 및 단계 S63에서 최장 보유 시간이 보유 시간 이상인 경우(단계 S63, NO), 제어부(4)는 단계 S65로 처리를 진행시킨다. 또한, 제어부(4)는 단계 S66에서 변수 N이 MaxRow 이하인 경우(단계 S66, YES), 단계 S61로 처리를 복귀시킨다.
다음에, 보유 시간이 짧은 로우 어드레스의 데이터를 보유 시간이 긴 로우 어드레스로 이동시키는 처리를 도 9의 흐름도를 참조하면서 설명한다.
제어부(4)는, 제1 기억부(2) 내의 이동처인 Row(M) 내의 데이터를 삭제한다(단계 S70). 또한, Row(M)은 유효한 데이터가 기록되어 있지 않은 것[Row(M)의 데이터 기록 플래그로 데이터의 유무를 확인 가능]으로 한다. 다음에, 제어부(4)는 Row(M)에 대응하는 레지스터(M)으로부터 보유 시간을 판독한다(단계 S71).
제어부(4)는, 그 후, 처리를 행하는 Row(N)(초기값=0), 모든 로우 어드레스 중에서 가장 짧은 보유 시간이 대입되는 최단 보유 시간(초기값=null), 최단 보유 시간을 갖는 로우 어드레스인 최단 로우 어드레스(초기값=null)의 각각의 변수에 대하여 초기값을 설정한다(단계 S72).
제어부(4)는, 레지스터(N)으로부터 Row(N)의 데이터 기록 플래그, 및 보유 시간을 판독하고(단계 S73), 데이터 기록 플래그에 기초하여 로우 어드레스(N)에 데이터가 저장되어 있는지 여부를 판정한다(단계 S74). 여기서, 데이터가 저장되어 있는 경우(단계 S74, YES), 제어부(4)는, 최단 보유 시간과 Row(N)의 보유 시간을 비교한다(단계 S75).
여기서, 최단 보유 시간보다 Row(N)의 보유 시간이 작은 경우(단계 S75, YES), 제어부(4)는, Row(N)의 보유 시간을 최단 보유 시간에 대입하여, 최단 로우 어드레스를 현재 처리를 행하고 있는 로우 어드레스(변수 N)로 한다(단계 S76). 그리고, 제어부(4)는 변수 N을 1 인크리멘트하고(단계 S77), 변수 N과 MaxRow를 비교한다(단계 S78). 변수 N이 MaxRow 이하인 경우는(단계 S78, YES), 제어부(4)는 처리를 단계 S73으로 복귀시킴으로써, 단계 S73에서부터 단계 S77까지의 처리를 반복한다.
전술한 처리를 반복하여, 변수 N이 MaxRow보다 커진 경우(즉, 모든 로우 어드레스에 대하여 전술한 처리를 실시하여, 최단 보유 시간을 갖는 최단 로우 어드레스가 구해진 경우)(단계 S78, NO), 제어부(4)는 Row(N)의 보유 시간과 Row(M)의 보유 시간을 비교한다(단계 S79). 여기서, Row(M)의 보유 시간이 Row(N)의 보유 시간보다 큰 경우(단계 S79, YES), 제어부(4)는 Row(N)으로부터 모든 컬럼을 판독하고(단계 S80), Row(M)에 판독한 모든 컬럼을 기록한다(단계 S81). 그리고, 제어부(4)는 레지스터(M)과 레지스터(N)의 데이터 기록 플래그, 보유 시간 및 최신 보유 시각을 갱신한다(단계 S82).
또한, 단계 S74의 판정이 NO인 경우, 및 단계 S75의 판정이 NO인 경우, 판정부(4)는 처리를 단계 S77로 진행시키고, 단계 S78의 판정이 YES인 경우, 단계 S73으로 처리를 복귀시킨다. 또한 판정부(4)는 단계 S79의 판정이 NO인 경우는 처리를 종료한다.
(제3 실시 형태)
로우 어드레스가 복수의 메모리 영역(그룹)(예컨대, 도 2에서의 메모리 셀 어레이부(56)의 Bank-A에서부터 Bank-D까지]으로 그룹화되어 있는 경우, 정보 처리 장치는 일정한 시간 간격으로 소정의 메모리 영역에 있는 로우 어드레스의 데이터를 다른 메모리 영역으로 이동시킴으로써(예컨대, Bank-A의 데이터를 Bank-B로 이동함으로써 데이터를 Bank-B에 집약시킴), 이동원(移動元)의 메모리 영역에 대한 리프레시 처리가 없어져, 소비 전력을 더 저감시킬 수 있다.
제3 실시 형태에서의 제어부(4)는, 제1 실시 형태의 제어부(4)에 대하여, 복수의 메모리 영역에 걸쳐 데이터가 저장되어 있는 경우에 소정의 메모리 영역 내로 수용되도록 데이터를 이동시키는 기능이 더 구비되어 있다. 또한, 전술한 제어부(4) 이외의 기능 블록 및 하드웨어 구성은 제1 실시 형태와 동일하기 때문에, 여기서의 설명은 생략한다.
전술한 다른 메모리 영역에 이동시키는 처리를 도 10의 흐름도를 참조하면서 설명한다. 또한, 설명을 간략하게 하기 위해, 2개의 메모리 영역(예컨대 Bank-A, Bank-B)을 대상으로서 설명하지만, Bank-C와 Bank-D의 셋트, Bank-E와 Bank-F의 셋트[정보 처리 장치(1)의 메모리를 증설한 경우] 등, 정보 처리 장치(1)는 Bank의 셋트 단위로 본 처리를 실시함으로써, 가령 Bank의 수가 증가하더라도 대응할 수 있다. 또한, 정보 처리 장치(1)는 메모리 보드 단위로 본 처리를 실시하는 것도 가능하다.
제어부(4)는, Row(N)(N의 초기값=0)을 설정하고, 유효한 데이터가 존재하는 로우 어드레스의 수를 나타내는 변수인 데이터 존재 로우 수를 초기값 0으로 설정한다(단계 S91). 다음에, 제어부(4)는, 레지스터(N)으로부터 Row(N)의 데이터 기록 플래그를 판독하고(단계 S92), Row(N)에 데이터가 저장되어 있는지 여부의 판정을 행한다(단계 S93).
여기서, Row(N)에 데이터가 저장되어 있는 경우(단계 S93, YES), 제어부(4)는 데이터 존재 로우 수(데이터가 있는 로우 수)를 1 인크리멘트하고(단계 S94), 또 변수 N을 인크리멘트한다(단계 S95). 또한, Row(N)에 데이터가 저장되어 있지 않은 경우(단계 S93, NO), 제어부(4)는 변수 N의 인크리멘트만을 행한다(단계 S95).
제어부(4)는, 전술한 처리를 변수 N이 MaxRow보다 커질 때까지 행한다(단계 S96, YES로부터 단계 S92로의 루프).
변수 N이 MaxRow보다 커진 경우(단계 S96, NO), 제어부(4)는 데이터 존재 로우 수와, 최대 로우 수의 반(최대 로우 수/2)을 비교하고(단계 S97), 데이터 존재 로우 수가, 최대 로우 수/2 보다 작은 경우(단계 S97, YES), 변수 M 및 변수 N에 0을 대입한다(단계 S98).
다음에, 제어부(4)는 레지스터(N)의 데이터 기록 플래그를 판독하고(단계 S99), Row(N)에 데이터가 저장되어 있는지 여부를 판정한다(단계 S100). 여기서, Row(N)에 데이터가 저장되어 있지 않은 경우(단계 S100, NO), 제어부(4)는 레지스터(M)의 데이터 기록 플래그를 판독하고(단계 S103), Row(M)에 데이터가 저장되어 있는지 여부를 판정한다(단계 S104). 여기서, Row(M)에 데이터가 저장되어 있는 경우(단계 S104, YES), 제어부(4)는 Row(M)으로부터 모든 컬럼을 판독하고(단계 S105), Row(N)에 판독한 모든 컬럼을 기록한다(단계 S106).
다음에, 제어부(4)는 레지스터(M)과 레지스터(N)의 데이터 기록 플래그, 보유 시간 및 최신 리프레시 시각을 갱신하고(단계 S107), 변수 M을 1 인크리멘트하며(단계 S108), 변수 N을 1 인크리멘트한다(단계 S101). 다음에, 제어부(4)는 변수 N과 MaxRow의 비교를 행한다(단계 S102). 변수 N이 MaxRow 이하인 경우(단계 S102, YES), 제어부(4)는 처리를 단계 S99로 복귀시키고, 전술한 단계 S99에서부터 단계 S101까지의 일련의 처리(필요에 따라 단계 S103에서 단계 S108까지의 일련의 처리도 포함)를 행한다.
변수 N이 MaxRow보다 큰 경우(단계 S102, NO), 제어부(4)는 처리를 종료한다.
또한, 단계 S97의 판정에서 NO인 경우는, 제어부(4)는 처리를 종료하고, 단계 S100의 판정에서 YES인 경우는, 단계 S101로 처리를 진행시킨다. 또한 단계 S104의 판정에서 NO인 경우, 제어부(4)는 변수 M을 1 인크리멘트하고(단계 S109), 단계 S103으로 처리를 복귀시킨다.
제3 실시 형태에 의해, 데이터가 기록되어 있는 메모리 영역만을 리프레시할 수 있어, 소비 전력의 삭감이 가능해진다.
실시 형태에서는, 제1 기억부(2), 제2 기억부(3), 제어부(4)를 구비한 정보 처리 장치(1)로서 설명했지만, 제어부(4)를 기억부를 제어하는 기억부 제어 장치로 하는 것도 가능하다.
이상 설명한 바와 같이, 셀 각각에 설정된 리프레시 간격에 기초하여, 각각의 셀에 대하여 리프레시 동작을 제어할 수 있다.

Claims (20)

  1. 데이터를 기억하는 복수의 셀로 이루어지는 제1 기억부와,
    상기 복수의 셀 각각에 대한 리프레시 간격과 리프레시 동작 실시 상황을 유지하는 제2 기억부와,
    상기 제2 기억부에 유지되는 리프레시 간격과 리프레시 동작 실시 상황에 기초하여, 상기 셀 각각에 대하여 리프레시 동작을 제어하는 제어부를 포함하는 것을 특징으로 하는 정보 처리 장치.
  2. 제1항에 있어서, 상기 제2 기억부는 상기 제1 기억부의 셀마다 데이터가 저장되어 있는지 여부에 관한 플래그를 더 유지하고,
    상기 제어부는 상기 플래그에 기초하여 리프레시 동작을 행하는 셀을 결정하고, 해당 셀에 대한 리프레시 동작을 제어하는 것을 특징으로 하는 정보 처리 장치.
  3. 제1항에 있어서, 상기 제2 기억부는 상기 리프레시 동작 실시 상황을, 마지막으로 상기 셀을 리프레시한 시각인 최신 리프레시 시각으로서 유지하고,
    상기 제어부는, 상기 플래그에 기초하여 상기 셀 각각에 대하여 데이터가 저장되어 있는지 여부를 판정하고, 데이터가 저장되어 있다고 판정한 셀 중에서, 현재 시각에서 상기 최신 리프레시 시각을 감산한 시간이 상기 리프레시 간격에 달(達)하는 셀을 결정하고, 해당 셀에 대하여 리프레시 동작을 행하도록 제어하는 것을 특징으로 하는 정보 처리 장치.
  4. 제1항에 있어서, 상기 제어부는 상기 리프레시 간격에 기초하여 상기 데이터를 기록하는 셀을 결정하는 것을 특징으로 하는 정보 처리 장치.
  5. 제4항에 있어서, 상기 제2 기억부는 상기 제1 기억부의 셀마다 데이터가 저장되어 있는지 여부에 관한 플래그를 더 유지하고,
    상기 제어부는 상기 플래그에 기초하여 상기 셀 각각에 대하여 데이터가 저장되어 있는지 여부를 판정하여, 데이터가 저장되어 있지 않다고 판정한 셀 중에서, 상기 리프레시 간격이 가장 긴 셀을 상기 데이터를 기록하는 셀로서 결정하는 것을 특징으로 하는 정보 처리 장치.
  6. 제1항에 있어서, 상기 제어부는, 상기 셀의 동작에 이상이 검출된 경우, 상기 제2 기억부에 유지된 리프레시 간격을 재설정하는 것을 특징으로 하는 정보 처리 장치.
  7. 제1항에 있어서, 상기 제어부는 리프레시 동작이 정의된 복수의 모드 중에서 하나의 모드를 결정하고, 해당 모드에 기초하여 상기 셀의 리프레시 동작을 제어하는 것을 특징으로 하는 정보 처리 장치.
  8. 제1항에 있어서, 상기 제어부는 소정 셀의 데이터를 상기 소정 셀보다 리프레시 간격이 긴 셀로 이동시키는 것을 특징으로 하는 정보 처리 장치.
  9. 제8항에 있어서, 상기 제2 기억부는 상기 제1 기억부의 셀마다 데이터가 저장되어 있는지 여부에 관한 플래그를 더 유지하고,
    상기 제어부는 상기 플래그에 기초하여 상기 셀 각각에 대하여 데이터가 저장되어 있는지 여부를 판정하여, 데이터가 저장되어 있다고 판정한 셀 중에서, 가장 리프레시 간격이 짧은 셀을 상기 소정 셀로 하는 것을 특징으로 하는 정보 처리 장치.
  10. 제1항에 있어서, 상기 제1 기억부는 상기 복수의 셀을 적어도 2개의 그룹으로 통합하고,
    상기 제어부는, 상기 그룹에 걸쳐서 데이터가 저장되어 있는 경우, 소정 그룹 내로 수용되도록 상기 데이터를 이동시키는 것을 특징으로 하는 정보 처리 장치.
  11. 데이터를 기억하는 복수의 셀로 이루어지는 기억부를 제어하는 기억부 제어 장치로서,
    상기 복수의 셀 각각에 대한 리프레시 간격과 리프레시 동작 실시 상황에 기초하여, 상기 셀 각각에 대하여 리프레시 동작을 제어하는 것을 특징으로 하는 기억부 제어 장치.
  12. 제11항에 있어서, 상기 기억부 제어 장치는, 상기 제1 기억부의 셀마다 데이터가 저장되어 있는지 여부에 관한 플래그에 기초하여 리프레시 동작을 행하는 셀을 결정하고, 해당 셀에 대한 리프레시 동작을 제어하는 것을 특징으로 하는 기억부 제어 장치.
  13. 제11항에 있어서, 상기 기억부 제어 장치는 상기 리프레시 간격에 기초하여 상기 데이터를 기록하는 셀을 결정하는 것을 특징으로 하는 기억부 제어 장치.
  14. 제11항에 있어서, 상기 기억부 제어 장치는, 상기 셀의 동작에 이상이 검출된 경우, 상기 리프레시 간격을 재설정하는 것을 특징으로 하는 기억부 제어 장치.
  15. 제11항에 있어서, 상기 기억부 제어 장치는, 리프레시 동작이 정의된 복수의 모드 중에서 하나의 모드를 결정하고, 해당 모드에 기초하여 상기 셀의 리프레시 동작을 제어하는 것을 특징으로 하는 기억부 제어 장치.
  16. 데이터를 기억하는 복수의 셀로 이루어지는 기억부의 리프레시 동작을 제어하는 기억부 제어 방법으로서,
    상기 복수의 셀 각각에 대한 리프레시 간격과 리프레시 동작 실시 상황을 판독하는 정보 취득 단계와,
    상기 리프레시 간격과 리프레시 동작 실시 상황에 기초하여, 상기 셀 각각에 대하여 리프레시 동작을 제어하는 리프레시 실행 단계
    를 실행하는 기억부 제어 방법.
  17. 제16항에 있어서, 상기 리프레시 실행 단계는, 셀마다 데이터가 저장되어 있는지 여부에 관한 플래그에 기초하여 리프레시 동작을 행하는 셀을 결정하고, 해당 셀에 대한 리프레시 동작을 제어하는 것을 특징으로 하는 기억부 제어 방법.
  18. 제16항에 있어서, 상기 리프레시 실행 단계는, 상기 리프레시 간격에 기초하여 상기 데이터를 기록하는 셀을 결정하는 것을 특징으로 하는 기억부 제어 방법.
  19. 제16항에 있어서, 상기 리프레시 실행 단계는, 상기 셀의 동작에 이상이 검출된 경우, 상기 리프레시 간격을 재설정하는 것을 특징으로 하는 기억부 제어 방법.
  20. 제16항에 있어서, 상기 리프레시 실행 단계는, 리프레시 동작이 정의된 복수의 모드 중에서 하나의 모드를 결정하고, 해당 모드에 기초하여 상기 셀의 리프레시 동작을 행하는 것을 특징으로 하는 기억부 제어 방법.

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