JPH0366092A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ リフレッシュ制御を必要とするダイナミックメモリセル
から成るメモリ領域を有する半導体メモリ装置に関し、 所定周期で繰り返し行なうリフレッシュ動作に起因する
消費電力を低減することを目的とし、実際にデータ読出
し又は書込みのためのメモリアクセス動作が行なわれた
メモリ領域に対してはリフレッシュ動作を行なうが、メ
モリアクセス動作が行なわれない残余のメモリ領域に対
してはリフレッシュ動作を行なわないことによって消費
電力の低減を図る構成とする。

［産業上の利用分野］ 本発明は、リフレッシュ制御を必要とするダイナミック
メモリセルから成るメモリ領域を有する半導体メモリ装
置に関し、特に消費電力を低減す半導体メモリ装置に関
する。

近年、電子機器の小形化や携帯化等の傾向に伴って小容
量電源で作動可能なものや電池駆動可能なものが望まれ
ており、例えば、ラップトツブ型パーソナルコンピュー
タ、同型式ワードプロセッサ、携帯型ターミナル、その
他音響機器、ビデオ機器等の消費電力を低減することが
装置の性能評価の上で極めて重要な事項となっている。

こうした電子機器は大容量の半導体メモリ装置を内蔵し
ており、これらのメモリ装置の消費電力を低減すること
が重要な課題である。

［従来の技術］ 従来、大容量の半導体メモリ装置としては、集積度の優
れたダイナミックＲＡＭ　（以下、ＤＲＡＭという）が
使用されている。このような半導体メモリ装置は、例え
ば第３図に示すように構成されており、ダイナミックメ
モリセルで形成されているメモリＭ。Ｏ’＝　Ｍ　３　
ｎに所定タイミングでロウアドレススロープ（Ｒｏｗ　
Ａｄｄｒｅｓｓ　Ｈｒｏｂｅ）信号（以下、ＲＡＳ信号
という）　ＲＡＳＯ〜ＲＡＳ３とカラムアドレススロー
プ（ＣｏｌｕＩＩＡｄｄｒｅｓｓ　５ｔｒｏｂｅ）信号
（以下、ＣＡＳ信号という）　ＣＡＳＯ〜ＣＡＳ３を印
加するのに同期してロウアドレス信号とカラムアドレス
信号を各々印加することにより任意のメモリ領域をアク
セスし、更にリードライト信号Ｒ／Ｗに同期してデータ
ＤＯ〜ｈの読出し又は書込みを行なう構成となっている
。又、リフレッシュ動作は、所定周期でＲＡＳ信号ＲＡ
ＳＩＩ−ＲＡＳ３を印加すると共にリフレッシュアドレ
ス信号Ｒ８−Ｒ，を印加することにより行なう構成とな
っている。

更に詳述すると、タイミングジェネレータ１はマイクロ
プロセッサ（図示せず）等のコントロールバスを介して
供給されるクロック信号ＣＬＫ　、データ読取りタイミ
ングを示すリード信号Ｒ１データの書込みタイミングを
示すライト信号Ｗ１リフレッシュ動作のタイミングを示
すリフレッシュ信号ＲＥＦからＲＡＳタイミング信号Ｒ
Ｔ、ＣＡＳタイミング信号ＣＴ、及びリフレッシュタイ
ミング信号φを形成して出力する。

アドレスデコーダ２は、アドレスバスを介して供給され
る上位２ビツトのアドレス信号Ａ　２ｏ。

Ａ２１をデコードすることにより４種類の信号ＡＭＯ〜
ＡＭ３を発生する。そして、図示するように、各信号Ａ
ＭＯ〜八〇とへＡＳタイミング信号ＲＴをＯＲゲートを
介して所定のＮＡＮＤゲートの一方の入力接点に印加し
、更に、各ＮＡＮＤゲートの他方の入力接点にリフレッ
シュタイミング信号φを印加することにより、４種類の
ＲＡＳ信号ＲＡＳＯ〜ＲＡＳ３を形成する。又、各信号
へＭＯ〜ＡＭ３とＣＡＳタイミング信号ＣＴを所定のＮ
ＡＮＤゲートに印加することにより４種類のＣＡＳ信号
ＣＡＳＯ〜ＣＡＳ３を形成する。

ＲＡＳ信号ＲＡＳＯとＣＡＳ信号ＣＡＳＯは第１のメモ
リブロック’ｂ／ｉ　６　ｏ−Ｍ　６　、のＲＡＳ端子
とＣＡＳ端子、ＲＡＳ信号ＲＡＳＩとＣＡＳ信号ＣＡＳ
Ｉは第２のメモリブロックＭ　１　ｇ　”＝　Ｍ　１．
のＲＡＳ端子とＣＡＳ端子、ＲＡＳ信号ＲＡＳ２とＣＡ
Ｓ信号ＣＡＳ２は第３のメモリブロックＭ　２６　＝　
Ｍ　２　、のＲＡＳ端子とＣＡＳ端子、ＲＡＳ信号ＲＡ
Ｓ３とＣＡＳ信号ＣＡＳ３は第４のメモリブロックＭ、
。〜Ｍ３．のＲＡＳ端子とＣＡＳ端子に供給される。

夫々のメモリＭ。０　””　Ｍ　３　ｎは、マルチプレ
クサ３からの１０ビツトのアドレス信号Ａ。−Ａ、。又
はリフレッシュアドレス信号Ｒ６−Ｒｌｏが供給される
ように配線され、更に、書込みと読出しを制御するため
のリードライト信号Ｒ／Ｗが供給されるように配線され
ると共に、データＤＯ〜Ｄ＋＋の入出力線がバッファ回
路を介して配線されている。

リフレッシュカウンタ４は、所定周期でカウント動作す
ることにより１０ビツトのリフレッシュアドレス信号Ｒ
８−Ｒ１゜を出力し、そして、マルチプレクサ３がリフ
レッシュタイミング信号φに同期してリフレッシュアド
レス信号Ｒ０〜Ｒ１゜をメモリＭ　６６　’＝　Ｍ　１
．に供給すると共に、ＲＡＳ信号ＲＡＳＯ−ＲＡＳ３を
供給することにより、リフレッシュ動作が行なわれる。

尚、データ読出しの１サイクル期間Ｔｔｄにおけるタイ
ミングチャートを第４図に示し、ＲＡＳ信号ＲＡＳＩＩ
−ＲＡＳ３が“Ｌルーベルとなるのに同期してロウアド
レスＲＡを供給すると共に、ＣＡＳ信号ＣＡＳＯ〜ＣＡ
Ｓ３が“Ｌ″レベルなるのに同期してカラムアドレスＣ
Ａを供給し、更に、リードライト信号Ｒ／Ｗを“Ｈ”レ
ベルにすることにより、データＤ　Ｏ−Ｄ　ｓの出力が
確定する。

又、データ書込み１サイクル期間Ｔｖ目こおけるタイミ
ングチャートを第５図に示し、ＲＡＳ信号１１ＡＳＯ−
ＲＡＳｍが“Ｌ”レベルとなるのに同期してロウアドレ
スＩＡを、ＣＡＳ信号ＣＡＳＯＮＣＡＳ３が′″Ｌ”レ
ベルとなるのに同期してカラムアドレスＣＡを供給し、
更に、リードライト信号Ｒ／Ｗを“Ｌ”レベルにするこ
とにより、データＤｌｌ−Ｄ＋＋の入力が確定する。

更に又、第６図に示すように、リフレッシュ動作はＲＡ
Ｓ信号ＲＡＳＯ〜１１ＡＳ３とアドレス信号ＲＡによっ
て行なわれ、ＲＡＳ信号ＲＡＳＯ−ＲＡＳｍの発生に準
じてメモリブロック毎にリフレッシュ動作が行なわれる
。

［発明が解決しようとする課題］ しかしながら、このような従来の半導体メモリ装置にあ
っては、メモリ容量の大小に係わらず全てのメモリ領域
に対して所定周期でリフレッシュ動作を行なう。従って
、実際にはアクセスされないメモリ領域、換言すれば、
処理に必要なデータを格納していない不使用のメモリ領
域をもリフレッシュ動作を行なうので、電力を無用に消
費する問題があった。

本発明はこのような課題に鑑みて成されたものであり、
リフレッシュ動作に要する消費電力を低減することがで
きる半導体メモリ装置を提供することを目的とする。

［課題を解決するための手段］ 第１図は本発明の原理説明図である。

まず本発明は、ＤＲＡＭからなるメモリ領域を有する半
導体メモリ装置において、実際にデータの授受のための
メモリアクセス動作が行なわれるメモリ領域に対しでは
リフレッシュ動作を行なうが、メモリアクセス動作が行
なわれない残余のメモリ領域に対してはリフレッシュ動
作を行なわないことによって消費電力の低減を図る半導
体メモリ装置を対象とする。

このような半導体メモリ装置に対し本発明は、ＤＲＡＭ
からなる複数のメモリ領域ＭＯ〜Ｍｍのリフレッシュ制
御を、図示するようなＲＡＳタイミング制御部５によっ
て行なう。

即ち、任意ビット数ｊのアドレス信号をアドレスデコー
ダ６でデコードすることにより各メモリ領域ＭＯ＝Ｍａ
に対応する複数のデコード信号ＡＭＯ−ＡＭ＋＋を発生
し、各信号ＡＭＯ−ＡＭｍをデータ保持手段ＦＱ−Ｆｍ
に保持すると共に、リフレッシュ動作の周期に同期した
リフレッシュタイミング信号φに同期して夫々の信号Ａ
ＭＯ〜ＡＭｌをＲＡＳ信号ＲＡＳＯ＝ＲＡＳｍとして各
メモリ領域ＭＱ　−Ｍｍに供給する。

そして、このリフレッシュ動作の周期に同期して任意ビ
ット数ｍのリフレッシュアドレス信号を供給することに
より、ＲＡＳ信号ＲＡＳＯ〜ＲＡＳｍと協―してリフレ
ッシュ動作を行なわせる。そして、メモリアクセスされ
たメモリ領域のデコード信−号を該メモリ領域に対応す
るデータ保持手段に真の値として保持し、アクセスされ
ないメモリ領域のデコード信号は該メモリ領域に対応す
るデータ保持手段には、偽の値として保持されることに
より、実際の処理に関係するメモリ領域だけをリフレッ
シュするように構成する。

尚、メモリ領域ＭＯ−Ｍｍを夫々が下位アドレス信号に
対応する複数のアドレス空間を有するようにブロック化
して、上位アドレス信号をアドレスデコーダ６でデコー
ドすることにより得られるＲＡＳ信号ＲＡＳＯ−ＲＡＳ
ｍを夫々所定のメモリ領域ＭｌｌｘＭ＋＋に対応して供
給することにより、所謂パンクセレクト機能を有するリ
フレッシュ制御、即ちブロック毎にリフレッシュ制御を
行なってもよい。

又、各メモリ領域ＭＱ−Ｍｎを１バイト単位とし、各メ
モリ領域ＭＯ〜Ｍｍに対してＲＡＳ信号ｌＡｓ０〜ＲＡ
Ｓｉを対応させてもよい。

［作用］ このような構成を有する本発明の半導体メモリ装置によ
れば、メモリアクセスされたメモリ領域に対するデコー
ド信号はデータ保持手段に保持され且つリフレッシュタ
イミングに同期して所定周期のリフレッシュ動作が成さ
れるので、データは保持されることとなり、一方、メモ
リアクセスされないメモリ領域に対するデコード信号は
データ保持手段に保持されないのでリフレッシュ動作が
成されないこととなり、その結果、実質的に使用されな
いメモリ領域に対する消費電力を低減することができる
。

［実施例］ 第２図は本発明の一実施例を示した実施例構成説明図で
ある。

まず、この実施例はバンクセレクト機能を有する半導体
メモリ装置に関し、第１のバンクがメモリＭ　ＯＯ””
　Ｍ　Ｏｎ　％第２のバンクがメモリＭ１ｏ−Ｍ１．．
、第３のバンクがメモリＭ２０−Ｍ２．．　第４のバン
クがメモリＭ　３０−　Ｍ　３．で構成され、夫々のバ
ンクはマイクロプロセッサ等のアドレスバスを介して供
給されるアドレス信号Ａ。−Ａ２１の内の下位２０ビツ
トＡ。−Ａ１９でアクセスされる１メガ番地ずつのメモ
リ空間を有し、上位２ビツトのアドレス信号Ａ２．、Ａ
、１が（０，０）で第１のバンク、アドレス信号Ａ２（
１，ＡＨが（０，１）で第２のバンク、アドレス信号Ａ
　２Ｇ、　Ａ　２１が（１，０’）で第３のバンク、ア
ドレス信号Ａ２．、　　Ａ２．が（１，１）で第４のバ
ンクを指定し、第１のバンクから第４のバンクに向けて
次第に上位アドレスのメモリ空間となっている。

まず、タイミングジェネレータ１はマイクロプロセッサ
（図示せず）等のコントロールバスを介して供給される
クロック信号ＣＬＫ　、データ読取りタイミングを示す
リード信号Ｒ１データの書込みタイミングを示すライト
信号Ｗ１リフレッシュ動作のタイミングを示すリフレッ
シュ信号ＲＥＦからＲＡＳタイミング信号ＲＴ、ＣＡＳ
タイミング信号ＣＴ、及びリフレッシュタイミング信号
炉を発生する。

アドレスデコーダ２は、アドレスバスを介して供給され
る上位２ビツトのアドレス信号Ａ　２ｏ。

Ａ２１をデコードすることにより第１〜第４のバンクに
対応する４種類の信号ＡＭＯ〜ＡＭ３を発生する。

ＯＲｏ〜ＯＲ３はＯＲゲートであり、夫々所定の信号へ
ＭＯ〜ＡＭ３が一方の入力接点に印加され、他方の入力
接点には所定のフリップフロップＦＦＯ〜ＦＦ、の出力
信号が印加される。フリップフロップＦＦ、−ＦＦ３は
夫々所定の信号＾ＭＯ〜ＡＭ３が印加されるとこれを保
持して保持期間中その信号を出力すると共に、リセット
信号Ｒ３がリセット接点に印加されると初期化される機
能を有する。

ＮＡ、−ＮＡ、はＮＡＮＤゲートであり、ＯＲアゲ−Ｏ
Ｒ，〜ＯＲ３の出力信号とＲＡＳタイミング信号ＲＴの
論理積演算を行なって、各バンクに対応するＲＡＳ信号
ＲＡＳＯ〜ＲＡＳ３を出力する。

ＮＣ，−ＮＣ３はＮＡＮＤゲートであり、信号ＡＭＯ〜
ＡＭ３とＣＡＳタイミング信号ＣＴとの論理積演算を行
なって、各バンクに対応するＣＡＳ信号ＣＡＳＯ〜ＣＡ
Ｓ３を出力する。

ソシテ、ＲＡＳ信号ＲＡＳＯ〜ＲＡＳ３とＣＡＳ信号Ｃ
ＡＳＯ〜ＣＡＳ３は夫々特定のバンク毎のメモリＭ。０
〜Ｍ９．、のＲＡＳ信号入力端子とＣＡＳ信号入力端子
に供給されるように配線されている。

マルチプレクサ３は、アドレスバスからの前段のマルチ
プレクサを介して供給される１０ビツトのアドレス信号
ＭＡＤＤＯ〜ＭＡＤＤ９をデータ読取りサイクルとデー
タ書込みサイクルでメモリＭ。０〜Ｍ３イのアドレス入
力接点に転送し、リフレッシュサイクルではリフレッシ
ュカウンタ４から出力される１０ビツトのリフレッシュ
アドレス信号Ｒ６〜Ｒ，をメモリＭ。０　”’　Ｍ　３
　ｎのアドレス入力接点に転送するように、リフレッシ
ュタイミング信号炉に同期して切り換え動作する。

更に、夫々のメモリＭ。０−Ｍ　３．は、書込みと読出
しを制御するためのリードライト信号Ｒ／Ｗが供給され
るように配線されると共に、データＤＯ〜Ｄｎの各ビッ
トに対応する入出力線がバッファ回路を介して配線され
ている。

次に、かかる構成を有する実施例の作動を説明する。

まず、データ読出しサイクルの動作は第４図と同様であ
り、ＲＡＳ信号ＲＡＳＯ〜ＲＡＳ３がＬ”レベルとなる
のに同期してロウアドレスＲＡを示すアドレス信号ＭＡ
ＤＤｏ　＝ＭＡＤＤ＊を、ＣＡＳ信号ＣＡＳＯ〜ＣＡＳ
３が′Ｌ″レベルとなるのに同期してカラムアドレスＣ
Ａを示すアドレス信号ＭＡＤＤｏ　＝ＭＡＤＤ、を供給
し、更に、リードライト信号Ｒ／Ｗを“Ｈ”レベルにす
ることにより、ＲＡＳ信号とＣＡＳ信号で指定されたバ
ンク中で且つアドレス信号Ａｏ〜Ａ、ｇで指定されたア
ドレスのデータＤｏ−ｈがアクセスされる。

ここで、フリップフロップＦＦ、−ＦＦ、は、デコード
信号ＡＭＯ〜ＡＭ３の内“Ｈ”レベルとなった信号だけ
をセットする。例えば、第１のバンク中のアドレス空間
がアクセスされた場合には、フリップフロップＦＦ、に
デコード信号ＡＭＯがセットされる。

次に、データ書込み動作を説明すると、第５図に示すの
と同様に、ＲＡＳ信号ＲＡＳＯ〜ＲＡＳ３が“Ｌ”レベ
ルとなるのに同期してロウアドレスＲＡを示すアドレス
信号ＭＡＤＤｏ　””’ＭＡＤＤ９を、ＣＡＳ信号ＣＡ
ＳＯ〜ＣＡＳ３が１１　Ｌ　ＩＩ　レベルとなるのに同
期してカラムアドレスＣＡを示すアドレス信号ＭＡＤＤ
ｏ　＝ＭＡＤＤ、を供給し、更に、リードライト信号Ｒ
／Ｗを“Ｌ”レベルにすることにより、ＲＡＳ信号とＣ
ＡＳ信号で指定されたバンク中で且つアドレス信号Ａｏ
〜Ａ１．で指定されたアドレスのメモリ空間にデータＤ
ｌｌ−Ｄ＋＋が書込まれる。

ここで、フリップフロップＦＦ０−ＦＦ３は、データ読
取りサイクル同様に、デコード信号ＡＭＯ〜ＡＭ３の内
“Ｈ”レベルとなった信号だけをセットする。

次に、リフレッシュ動作を説明する。まず、マルチプレ
クサ３がリフレッシュタイミング信号φに同期してリフ
レッシュアドレス信号Ｒ６−Ｒ９をメモリＭ。ｏ−Ｍ２
Ｒに供給すると共に、ＲＡＳタイミング信号ＲＴに同期
してＲＡＳ信号ＲＡＳＯ〜ＲＡＳ３を第６図に示すよう
なタイミングで供給する。ここで、フリップフロップＦ
Ｆｏ−ＦＦ３の内　ａＨ″レベルのデータを保持するも
のに対応するＲＡＳ信号だけがブレーキをリフレッシュ
を有効とする。

即ち、リフレッシュ動作前に読取り又は書込みのための
アクセスが行なわれたバンクに対応するＲＡＳ信号はリ
フレッシュサイクル中に“Ｌ”レベルとなるので有効と
なり、他のバンクに対してはＲＡＳ信号は′Ｈ″レベル
のままとなるので、たとえリフレッシュの周期であって
もリフレッシュ動作が行なわれない。

そして、メモリアクセスされるバンクが拡大するのに準
じてリフレッシュされるメモリ領域が次第に拡大するこ
ととなる。

このように、アクセスされないメモリ領域に対してはリ
フレッシュ動作を行なわないので消費電力を低減するこ
とができる。又、フリップフロップＦＦ、−ＦＦＩは、
電源投入直後のマイクロプロセッサのイニシャライズ期
間に供給されるリセット信号Ｒ３に同期して初期化され
るので、再動作を行なっでも、リフレッシュ動作に対す
る消費電力の低減化が図られる。

［発明の効果］ 以上説明したように本発明によれば、メモリアクセスさ
れたメモリ領域に対するＲＡＳ信号はデータ保持手段に
保持され且つリフレッシュタイミングに同期して所定周
期のリフレッシュ動作が成されるのでデータは保持され
ることとなり、一方、メモリアクセスされないメモリ領
域に対するＲＡＳ信号はデータ保持手段に保持されない
のでリフレッシュ動作が成されないこととなり、その結
果、実質的に使用されないメモリ領域に対する消費電力
を低減することができる。

【図面の簡単な説明】

第１図は本発明の原理説明図； 第２図は実施例の構成説明図； 第３図は従来例の構成説明図； 第４図はＤＲＡＭの読出しタイミングを示すタイミング
チャート、； 第５図はＤＲＡＭの書込みタイミングを示すタイミング
チャート； 第６図はＤＲＡＭのリフレッシュタイミングを示すタイ
ミングチャートである。 図中の符号、 ｌ：タイミングジェネレータ ２．６：アドレスデコーダ ３：マルチプレクサ ４：リフレッシュカウンタ ５：ＲＡＳタイミング制御部 ＦＯ−Ｆｎ：データ保持手段 ＦＦｏ〜Ｆｈ　　：フリップフロップ ＭＯ−Ｍｎ：メモリ領域 Ｍａｏ−Ｍ３．Ｈメモリ ＯＲＯ〜ＯＲ３：ＯＲゲート ＮＲＱ〜ＮＲ３、ＮＣＯ〜ＮＣ３ ：　ＮＡＮＤゲート リードすイフルのタイミノ１干で一ト 第４図 ライトフイクルのフイぐン７゛干で一ト第５図 ノフしツシュ寸イフルのタイミンク゛千マ一ト第６図

Claims (2)

【特許請求の範囲】
1. （１）ダイナミックメモリセルから成る複数のメモリ領
   域（Ｍ０〜Ｍａ）を、夫々のメモリ領域（Ｍ０〜Ｍａ）
   に対応する所定のリフレッシュ信号で指定することによ
   り、メモリ領域（Ｍ０〜Ｍａ）毎にリフレッシュ制御を
   行なう半導体メモリ装置において；前記メモリ領域（Ｍ
   ０〜Ｍａ）の内、データ読出し又はデータ書込みにおけ
   るメモリアクセスが行なわれたメモリ領域のアクセス情
   報を保持し、該アクセス情報に対応するメモリ領域に対
   してのみリフレッシュ時のリフレッシュ信号を供給する
   リフレッシュタイミング制御部（５）を備えたことを特
   徴とする半導体メモリ装置。
2. （２）請求項（１）の半導体メモリ装置において、前記
   リフレッシュタイミング制御部はリセット信号に同期し
   て前記アクセス情報を消去することを特徴とする。