JPH0660647A - 半導体記憶システム - Google Patents
半導体記憶システムInfo
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- JPH0660647A JPH0660647A JP4234273A JP23427392A JPH0660647A JP H0660647 A JPH0660647 A JP H0660647A JP 4234273 A JP4234273 A JP 4234273A JP 23427392 A JP23427392 A JP 23427392A JP H0660647 A JPH0660647 A JP H0660647A
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- JP
- Japan
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- refresh
- column
- semiconductor memory
- dynamic ram
- memory system
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Abstract
(57)【要約】
【目的】 バッテリーバックアップを可能にしつつ、大
記憶容量化を実現した半導体記憶システムを提供する。 【構成】 自動リフレッシュ制御回路を内蔵させ、これ
らのダイナミック型ＲＡＭを多数個用いて大記憶容量の
メモリシステムを構築するとともに、外部制御回路によ
り上記ダイナミック型ＲＡＭのリフレッシュ起動タイミ
ングを相互にずらしてリフレッシュ動作を時間的に分散
させる。 【効果】 リフレッシュ動作のタイミングが時間的に分
散されるので多数のダイナミック型ＲＡＭを用いたメモ
リシステムでもピーク電流を低く抑えることができ、バ
ッテリーでのデータ保持動作を実現できる。
記憶容量化を実現した半導体記憶システムを提供する。 【構成】 自動リフレッシュ制御回路を内蔵させ、これ
らのダイナミック型ＲＡＭを多数個用いて大記憶容量の
メモリシステムを構築するとともに、外部制御回路によ
り上記ダイナミック型ＲＡＭのリフレッシュ起動タイミ
ングを相互にずらしてリフレッシュ動作を時間的に分散
させる。 【効果】 リフレッシュ動作のタイミングが時間的に分
散されるので多数のダイナミック型ＲＡＭを用いたメモ
リシステムでもピーク電流を低く抑えることができ、バ
ッテリーでのデータ保持動作を実現できる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体記憶システム
に関し、特に多数のダイナミック型ＲＡＭ（ランダム・
アクセス・メモリ）を用いて、ハードディスクメモリ等
に匹敵する大記憶容量のファイルメモリ等に利用して有
効な技術に関するものである。
に関し、特に多数のダイナミック型ＲＡＭ（ランダム・
アクセス・メモリ）を用いて、ハードディスクメモリ等
に匹敵する大記憶容量のファイルメモリ等に利用して有
効な技術に関するものである。
【０００２】
【従来の技術】ダイナミック型ＲＡＭのメモリセルは、
１個のＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジス
タ、以下同じ）と１個のキャパシタとにより構成され、
キャパシタの保持電荷の有無により情報記憶を行う。そ
のため、キャパシタの保持電荷がリーク電流により失わ
れてしまう前にそれを読み出して増幅して再書き込みを
行うというリフレッシュ動作を必要とする。上記のよう
なダイナミック型メモリセルを用い、入出力インターフ
ェイスをスタティック型ＲＡＭと互換性を持たせて擬似
スタティック型ＲＡＭにおいても上記のようなリフレッ
シュ動作が必要になるものである。このようなダイナミ
ック型ＲＡＭ及び擬似スタティック型ＲＡＭに関して
は、（株）日立製作所１９９０年９月発行『日立ＩＣメ
モリデータブック』がある。
１個のＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジス
タ、以下同じ）と１個のキャパシタとにより構成され、
キャパシタの保持電荷の有無により情報記憶を行う。そ
のため、キャパシタの保持電荷がリーク電流により失わ
れてしまう前にそれを読み出して増幅して再書き込みを
行うというリフレッシュ動作を必要とする。上記のよう
なダイナミック型メモリセルを用い、入出力インターフ
ェイスをスタティック型ＲＡＭと互換性を持たせて擬似
スタティック型ＲＡＭにおいても上記のようなリフレッ
シュ動作が必要になるものである。このようなダイナミ
ック型ＲＡＭ及び擬似スタティック型ＲＡＭに関して
は、（株）日立製作所１９９０年９月発行『日立ＩＣメ
モリデータブック』がある。
【０００３】
【発明が解決しようとする課題】ダイナミック型ＲＡＭ
や擬似スタティック型ＲＡＭにあっては、半導体技術の
進展とともに益々大記憶容量化が進められ、それに伴い
ビット当たりの価格も安くなってきている。そこで、ハ
ードディスクメモリ装置に匹敵するような大記憶容量の
ファイルメモリをダイナミック型ＲＡＭや擬似スタティ
ック型ＲＡＭを用いて構成することが検討されている。
このようなファイルメモリでは、ダイナミック型ＲＡＭ
を数十〜数万個用いることになる。
や擬似スタティック型ＲＡＭにあっては、半導体技術の
進展とともに益々大記憶容量化が進められ、それに伴い
ビット当たりの価格も安くなってきている。そこで、ハ
ードディスクメモリ装置に匹敵するような大記憶容量の
ファイルメモリをダイナミック型ＲＡＭや擬似スタティ
ック型ＲＡＭを用いて構成することが検討されている。
このようなファイルメモリでは、ダイナミック型ＲＡＭ
を数十〜数万個用いることになる。
【０００４】ダイナミック型ＲＡＭでは、ＣＢＲ（CAS
Befor RAS Refresh)動作に入った後に自動リフレッシュ
動作（以下、セルフリフレッシュと称する）となり、擬
似スタティック型ＲＡＭではセルフリフレッシュ動作に
入る時には必ずオートリフレッシュを１回行うものであ
る。このように、上記のような半導体メモリシステムで
は、データ保持状態に入ると数十〜数十万ものＲＡＭが
一斉にリフレッシュ動作を行う確立が極めて高くなりシ
ステム全体での消費電流が膨大になってしまう。すなわ
ち、上記のようなデータ保持状態は、バッテリーバック
アップ時にも当然に行われることとなり、バッテリーバ
ックアップを困難とする。逆に言うならば、バッテリー
の電流供給能力からファイルメモリを構成するダイナミ
ック型ＲＡＭ又は擬似スタティック型ＲＡＭの数（記憶
容量）が制限されてしまうという問題が生じる。
Befor RAS Refresh)動作に入った後に自動リフレッシュ
動作（以下、セルフリフレッシュと称する）となり、擬
似スタティック型ＲＡＭではセルフリフレッシュ動作に
入る時には必ずオートリフレッシュを１回行うものであ
る。このように、上記のような半導体メモリシステムで
は、データ保持状態に入ると数十〜数十万ものＲＡＭが
一斉にリフレッシュ動作を行う確立が極めて高くなりシ
ステム全体での消費電流が膨大になってしまう。すなわ
ち、上記のようなデータ保持状態は、バッテリーバック
アップ時にも当然に行われることとなり、バッテリーバ
ックアップを困難とする。逆に言うならば、バッテリー
の電流供給能力からファイルメモリを構成するダイナミ
ック型ＲＡＭ又は擬似スタティック型ＲＡＭの数（記憶
容量）が制限されてしまうという問題が生じる。
【０００５】この発明の目的は、バッテリーバックアッ
プを可能にしつつ、大記憶容量化を実現した半導体記憶
システムを提供することにある。この発明の前記ならび
にそのほかの目的と新規な特徴は、本明細書の記述およ
び添付図面から明らかになるであろう。
プを可能にしつつ、大記憶容量化を実現した半導体記憶
システムを提供することにある。この発明の前記ならび
にそのほかの目的と新規な特徴は、本明細書の記述およ
び添付図面から明らかになるであろう。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、自動リフレッシュ制御回路
を内蔵させ、これらのダイナミック型ＲＡＭを多数個用
いて大記憶容量のメモリシステムを構築するとともに、
外部制御回路により上記ダイナミック型ＲＡＭのリフレ
ッシュ起動タイミングを相互にずらしてリフレッシュ動
作を時間的に分散させる。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、自動リフレッシュ制御回路
を内蔵させ、これらのダイナミック型ＲＡＭを多数個用
いて大記憶容量のメモリシステムを構築するとともに、
外部制御回路により上記ダイナミック型ＲＡＭのリフレ
ッシュ起動タイミングを相互にずらしてリフレッシュ動
作を時間的に分散させる。
【０００７】
【作用】上記した手段によれば、リフレッシュ動作のタ
イミングが時間的に分散されるので多数のダイナミック
型ＲＡＭを用いたメモリシステムでもピーク電流を低く
抑えることができ、バッテリーでのデータ保持動作を実
現できる。
イミングが時間的に分散されるので多数のダイナミック
型ＲＡＭを用いたメモリシステムでもピーク電流を低く
抑えることができ、バッテリーでのデータ保持動作を実
現できる。
【０００８】
【実施例】図３には、この発明に係る半導体記憶システ
ムの一実施例のブロック図が示されている。同図には、
この半導体記憶システムを用いるマイクロプロセッサＣ
ＰＵも合わせて描かれている。
ムの一実施例のブロック図が示されている。同図には、
この半導体記憶システムを用いるマイクロプロセッサＣ
ＰＵも合わせて描かれている。
【０００９】この実施例の半導体記憶システムは、多数
のダイナミック型ＲＡＭが縦方向にｎ個、横方向にｍ個
並んで構成される。同図には、上記のようなｎ×ｍ個か
らなるダイナミック型ＲＡＭのうち、第１列目、第２列
目及び第ｍ列目と、第１行目、第２行目及び第ｎ行目と
が例示的に示されている。各列方向に並べられたダイナ
ミック型ＲＡＭ（ＤＲＡＭ１〜ＤＲＡＭｎ）は、制御端
子及びデータ端子が共通に接続される。
のダイナミック型ＲＡＭが縦方向にｎ個、横方向にｍ個
並んで構成される。同図には、上記のようなｎ×ｍ個か
らなるダイナミック型ＲＡＭのうち、第１列目、第２列
目及び第ｍ列目と、第１行目、第２行目及び第ｎ行目と
が例示的に示されている。各列方向に並べられたダイナ
ミック型ＲＡＭ（ＤＲＡＭ１〜ＤＲＡＭｎ）は、制御端
子及びデータ端子が共通に接続される。
【００１０】例示的に示されている第１列目のＤＲＡＭ
１〜ＤＲＡＭｎの制御端子は、コントローラＣＮＴ１か
ら供給される制御信号ＲＡＳＢ１，ＣＡＳＢ１及びＷＥ
Ｂ１が供給される。上記第１列目のＤＲＡＭ１〜ＤＲＡ
Ｍｎのデータ端子ＤＩ／ＯはデータバストランシーバＢ
ＴＲ１に共通接続される。同様に、第２列目のＤＲＡＭ
１〜ＤＲＡＭｎの制御端子は、コントローラＣＮＴ２か
ら供給される制御信号ＲＡＳＢ２，ＣＡＳＢ２及びＷＥ
Ｂ２が供給される。上記第２列目のＤＲＡＭ１〜ＤＲＡ
Ｍｎのデータ端子ＤＩ／ＯはデータバストランシーバＢ
ＴＲ２に共通接続される。同様に、第ｍ列目のＤＲＡＭ
１〜ＤＲＡＭｎの制御端子は、コントローラＣＮＴｍか
ら供給される制御信号ＲＡＳＢｍ，ＣＡＳＢｍ及びＷＥ
Ｂｍが供給される。上記第ｍ列目のＤＲＡＭ１〜ＤＲＡ
Ｍｎのデータ端子ＤＩ／ＯはデータバストランシーバＢ
ＴＲｍに共通接続される。
１〜ＤＲＡＭｎの制御端子は、コントローラＣＮＴ１か
ら供給される制御信号ＲＡＳＢ１，ＣＡＳＢ１及びＷＥ
Ｂ１が供給される。上記第１列目のＤＲＡＭ１〜ＤＲＡ
Ｍｎのデータ端子ＤＩ／ＯはデータバストランシーバＢ
ＴＲ１に共通接続される。同様に、第２列目のＤＲＡＭ
１〜ＤＲＡＭｎの制御端子は、コントローラＣＮＴ２か
ら供給される制御信号ＲＡＳＢ２，ＣＡＳＢ２及びＷＥ
Ｂ２が供給される。上記第２列目のＤＲＡＭ１〜ＤＲＡ
Ｍｎのデータ端子ＤＩ／ＯはデータバストランシーバＢ
ＴＲ２に共通接続される。同様に、第ｍ列目のＤＲＡＭ
１〜ＤＲＡＭｎの制御端子は、コントローラＣＮＴｍか
ら供給される制御信号ＲＡＳＢｍ，ＣＡＳＢｍ及びＷＥ
Ｂｍが供給される。上記第ｍ列目のＤＲＡＭ１〜ＤＲＡ
Ｍｎのデータ端子ＤＩ／ＯはデータバストランシーバＢ
ＴＲｍに共通接続される。
【００１１】アドレス端子は、ｎ×ｍ個のダイナミック
型ＲＡＭにおいて共通に接続される。すなわち、アドレ
ス端子はマイクロプロセッサＣＰＵから供給されるアド
レス信号（アドレスバス）Ａｉが共通に供給される。ま
た、データ端子は、上記データバストランシーバＢＴＲ
１〜ＢＴＲｍを介してマイクロプロセッサＣＰＵのデー
タバスＤＩ／Ｏに共通に接続される。
型ＲＡＭにおいて共通に接続される。すなわち、アドレ
ス端子はマイクロプロセッサＣＰＵから供給されるアド
レス信号（アドレスバス）Ａｉが共通に供給される。ま
た、データ端子は、上記データバストランシーバＢＴＲ
１〜ＢＴＲｍを介してマイクロプロセッサＣＰＵのデー
タバスＤＩ／Ｏに共通に接続される。
【００１２】プリデコーダＡＤＰは、上位ビットのアド
レス信号を受けて列選択信号を形成してコントローラＣ
ＴＮ１〜ＣＴＮｍに伝える。すなわち、この実施例の半
導体記憶システムでは、列方向に並べられたｎ個のＤＲ
ＡＭ１〜ＤＲＡＭｎをアクセスして、複数ビットからな
るデータの書き込みと読み出しを行うようにするもので
ある。例えば、ダイナミック型ＲＡＭが×１ビット構成
のものにあっては、列方向に１６個設けることにより、
１６ビット単位のデータの書き込みと読み出しを行うこ
とができ、３２個設けると３２ビット単位のデータの書
き込みと読み出しを行うことができる。したがって、各
ダイナミック型ＲＡＭが約４Ｍビットのような記憶容量
を持つ場合、１つの列で約４Ｍ×２バイト又は約４Ｍ×
４バイトのような記憶容量を実現できる。
レス信号を受けて列選択信号を形成してコントローラＣ
ＴＮ１〜ＣＴＮｍに伝える。すなわち、この実施例の半
導体記憶システムでは、列方向に並べられたｎ個のＤＲ
ＡＭ１〜ＤＲＡＭｎをアクセスして、複数ビットからな
るデータの書き込みと読み出しを行うようにするもので
ある。例えば、ダイナミック型ＲＡＭが×１ビット構成
のものにあっては、列方向に１６個設けることにより、
１６ビット単位のデータの書き込みと読み出しを行うこ
とができ、３２個設けると３２ビット単位のデータの書
き込みと読み出しを行うことができる。したがって、各
ダイナミック型ＲＡＭが約４Ｍビットのような記憶容量
を持つ場合、１つの列で約４Ｍ×２バイト又は約４Ｍ×
４バイトのような記憶容量を実現できる。
【００１３】この実施例では、第１列目を除いて第２列
目から第ｍ列までに対応してタイマー回路ＲＦＴ１〜Ｒ
ＦＴｍ−１が設けられる。これらのタイマー回路ＲＦＴ
１〜ＲＦＴｍ−１は、それぞれ時間をずらしたタイミン
グで対応するコントローラＣＮＴ２〜ＣＮＴｍにセルフ
リフレッシュを指示するタイミング信号を供給する。セ
ルフリフレッシュコントローラＳＬＦは、電源遮断等を
検出するとセルフリフレッシュ動作を指示する信号を形
成し、第１列目のコントローラＣＮＴ１には直接にセル
フリフレッシュモードを指示する。これにより、第１列
目の各ダイナミック型ＲＡＭは、コントローラＣＮＴ１
により、図９に示すようにカラムアドレスストローブ信
号ＣＡＳＢをロウレベルにした後にロウアドレスストロ
ーブ信号ＲＡＳＢをロウレベルにしてリフレッシュモー
ドに入る。以後、一定の周期ｔＲＥＦによりリフレッシ
ュ動作が繰り返して行われる。
目から第ｍ列までに対応してタイマー回路ＲＦＴ１〜Ｒ
ＦＴｍ−１が設けられる。これらのタイマー回路ＲＦＴ
１〜ＲＦＴｍ−１は、それぞれ時間をずらしたタイミン
グで対応するコントローラＣＮＴ２〜ＣＮＴｍにセルフ
リフレッシュを指示するタイミング信号を供給する。セ
ルフリフレッシュコントローラＳＬＦは、電源遮断等を
検出するとセルフリフレッシュ動作を指示する信号を形
成し、第１列目のコントローラＣＮＴ１には直接にセル
フリフレッシュモードを指示する。これにより、第１列
目の各ダイナミック型ＲＡＭは、コントローラＣＮＴ１
により、図９に示すようにカラムアドレスストローブ信
号ＣＡＳＢをロウレベルにした後にロウアドレスストロ
ーブ信号ＲＡＳＢをロウレベルにしてリフレッシュモー
ドに入る。以後、一定の周期ｔＲＥＦによりリフレッシ
ュ動作が繰り返して行われる。
【００１４】第２列目から第ｍ列までのコントローラＣ
ＮＴ２〜ＣＮＴｍには、タイマー回路ＲＦＴ１〜ＲＦＴ
ｍ−１を通すことよって、セルフリフレッシュコントロ
ーラＳＬＦにより形成されたセルフリフレッシュ動作を
指示する信号が、それぞれに設定された時間差をもって
入力される。それ故、図４に示すようにタイマー回路Ｒ
ＦＴ１〜ＲＦＴｍ−１の設定時間に対応して第２列目以
降のロウアドレスストローブ信号ＲＡＳＢ２〜ＲＡＳＢ
ｍの立ち下がりに時間差を生じさせる。これにより、第
１列目から順に一定の時間差を持って分散されて各列の
ダイナミック型ＲＡＭのリフレッシュ動作を行わせるよ
うにできる。
ＮＴ２〜ＣＮＴｍには、タイマー回路ＲＦＴ１〜ＲＦＴ
ｍ−１を通すことよって、セルフリフレッシュコントロ
ーラＳＬＦにより形成されたセルフリフレッシュ動作を
指示する信号が、それぞれに設定された時間差をもって
入力される。それ故、図４に示すようにタイマー回路Ｒ
ＦＴ１〜ＲＦＴｍ−１の設定時間に対応して第２列目以
降のロウアドレスストローブ信号ＲＡＳＢ２〜ＲＡＳＢ
ｍの立ち下がりに時間差を生じさせる。これにより、第
１列目から順に一定の時間差を持って分散されて各列の
ダイナミック型ＲＡＭのリフレッシュ動作を行わせるよ
うにできる。
【００１５】図１には、ダイナミック型ＲＡＭの内部に
上記リフレッシュ動作の起動タイミングを設定可能にす
る（遅延させる）タイマー回路を設けた場合の時間設定
モードの一実施例を示すタイミング図が示されている。
この実施例では、ＣＢＲのタイミングでアドレス信号を
取り込み、そのアドレス信号により遅延時間を設定可能
にする。例えば、内部にダウンカウンタを設け、上記取
り込まれたアドレス信号をプリセットして内蔵の発振回
路により形成された時間パルスを計数して計数値が零に
なると、ＣＢＲリフレッシュ動作を開始させる。これに
より、取り込まれたアドレス信号により遅延時間ｔＡＲ
を設定でき、ＣＢＲのタイミングから設定時間ｔＡＲの
後にリフレッシュ動作を行わせるようにすることができ
る。
上記リフレッシュ動作の起動タイミングを設定可能にす
る（遅延させる）タイマー回路を設けた場合の時間設定
モードの一実施例を示すタイミング図が示されている。
この実施例では、ＣＢＲのタイミングでアドレス信号を
取り込み、そのアドレス信号により遅延時間を設定可能
にする。例えば、内部にダウンカウンタを設け、上記取
り込まれたアドレス信号をプリセットして内蔵の発振回
路により形成された時間パルスを計数して計数値が零に
なると、ＣＢＲリフレッシュ動作を開始させる。これに
より、取り込まれたアドレス信号により遅延時間ｔＡＲ
を設定でき、ＣＢＲのタイミングから設定時間ｔＡＲの
後にリフレッシュ動作を行わせるようにすることができ
る。
【００１６】上記のようなディジタル回路を用いること
の他、アナログ回路によりタイマー回路を構成してもよ
い。例えば、内部にディジタル／アナログ変換回路を設
けておいて、取り込まれたアドレス信号をアナログ電圧
に変換してキャパシタをチャージアップし、定電流によ
り放電させて遅延時間ｔＡＲを形成するようにすること
もできる。このようなキャパシタの充放電回路を用いた
場合には、比較的簡単な回路によりタイマー回路を実現
できる。
の他、アナログ回路によりタイマー回路を構成してもよ
い。例えば、内部にディジタル／アナログ変換回路を設
けておいて、取り込まれたアドレス信号をアナログ電圧
に変換してキャパシタをチャージアップし、定電流によ
り放電させて遅延時間ｔＡＲを形成するようにすること
もできる。このようなキャパシタの充放電回路を用いた
場合には、比較的簡単な回路によりタイマー回路を実現
できる。
【００１７】図１には、ダイナミック型ＲＡＭの内部に
上記リフレッシュ動作の起動タイミングを設定可能にす
る（遅延させる）タイマー回路を設けた場合の時間設定
モードの他の一実施例を示すタイミング図が示されてい
る。
上記リフレッシュ動作の起動タイミングを設定可能にす
る（遅延させる）タイマー回路を設けた場合の時間設定
モードの他の一実施例を示すタイミング図が示されてい
る。
【００１８】この実施例では、ライトイネーブル信号Ｗ
ＥＢ及びカラムアドレスストローブ信号ＣＡＳＢを先に
ロウレベルにした後に、ロウアドレスストローブ信号Ｒ
ＡＳＢをロウレベルにするという、ＷＣＢＲ（ＣＢＲ時
の書き込み動作、以下同じ）のタイミングでアドレス信
号Ａｉを取り込んでそれをタイマー回路にセットし、次
のＣＢＲのタイミングでタイマー回路を作動させて設定
された時間に対応した遅延時間ｔＡＲ後にリフレッシュ
動作を行わせるようにするものである。すなわち、この
実施例では、タイマー回路への時間設定を確実にするた
め、時間設定モードとリフレッシュモードの２つに分け
てそれぞれの制御が行われる。
ＥＢ及びカラムアドレスストローブ信号ＣＡＳＢを先に
ロウレベルにした後に、ロウアドレスストローブ信号Ｒ
ＡＳＢをロウレベルにするという、ＷＣＢＲ（ＣＢＲ時
の書き込み動作、以下同じ）のタイミングでアドレス信
号Ａｉを取り込んでそれをタイマー回路にセットし、次
のＣＢＲのタイミングでタイマー回路を作動させて設定
された時間に対応した遅延時間ｔＡＲ後にリフレッシュ
動作を行わせるようにするものである。すなわち、この
実施例では、タイマー回路への時間設定を確実にするた
め、時間設定モードとリフレッシュモードの２つに分け
てそれぞれの制御が行われる。
【００１９】図５には、この発明に係る半導体記憶シス
テムの他の一実施例のブロック図が示されている。同図
のダイナミック型ＲＡＭは、上記のようなタイマー回路
を内蔵し、外部からの設定時間によりリフレッシュ動作
タイミングが遅らされるようにされる。
テムの他の一実施例のブロック図が示されている。同図
のダイナミック型ＲＡＭは、上記のようなタイマー回路
を内蔵し、外部からの設定時間によりリフレッシュ動作
タイミングが遅らされるようにされる。
【００２０】この実施例の半導体記憶システムは、前記
同様に多数のダイナミック型ＲＡＭが縦方向にｎ個、横
方向にｍ個並んで構成される。この実施例では、各列に
対応してスイッチ回路ＳＷ１〜ＳＷｍが設けられる。こ
のスイッチ回路ＳＷ１〜ＳＷｍは、セルフリフレッシュ
コントローラＳＬＦからリフレッシュ動作が指示される
と、システムのアドレスバスＡｉに代えて予めプリセッ
トされているアドレス信号を出力させる。このプリセッ
トされているアドレス信号は、上記のような遅延時間ｔ
ＡＲに対応したものであり、各列毎に相互に異なるよう
にされる。言い換えるならば、各列相互の時間差がリフ
レッシュ周期ｔＲＥＦをｍ等分されるような時間設定が
行われる。
同様に多数のダイナミック型ＲＡＭが縦方向にｎ個、横
方向にｍ個並んで構成される。この実施例では、各列に
対応してスイッチ回路ＳＷ１〜ＳＷｍが設けられる。こ
のスイッチ回路ＳＷ１〜ＳＷｍは、セルフリフレッシュ
コントローラＳＬＦからリフレッシュ動作が指示される
と、システムのアドレスバスＡｉに代えて予めプリセッ
トされているアドレス信号を出力させる。このプリセッ
トされているアドレス信号は、上記のような遅延時間ｔ
ＡＲに対応したものであり、各列毎に相互に異なるよう
にされる。言い換えるならば、各列相互の時間差がリフ
レッシュ周期ｔＲＥＦをｍ等分されるような時間設定が
行われる。
【００２１】図６には、上記半導体記憶システムにおけ
るセルフリフレッシュ動作の一実施例を説明するための
タイミング図が示されている。セルフリフレッシュコン
トローラＳＬＦからセルフリフレッシュ動作が指示され
ると、各コントローラＣＮＴ１〜ＣＮＴｍはカラムアド
レスストローブ信号ＣＡＳＢをロウレベルにした後にロ
ウアドレスストローブ信号ＲＡＳＢをロウレベルにす
る。上記セルフリフレッシュコントローラＳＥＬからの
指示により、スイッチ回路ＳＷ１〜ＳＷｍは、上記シス
テムバスＡｉから切り離して予めプリセットされている
アドレス信号を各列のＤＲＡＭ１〜ＤＲＡＭｍに入力す
る。各列のダイナミック型ＲＡＭは、上記のようなＣＢ
Ｒのタイミングでスイッチ回路ＳＷ１〜ＳＷｍで発生さ
れたアドレス信号を取り込み、タイマー回路がそれに対
応してセルフリフレッシュ起動タイミングを遅らせるの
で、各列のＤＲＡＭ１〜ＤＲＡＭｎは一定の時間差を持
ったセルフリフレッシュ起動信号Ｒｅｆ１〜Ｒｅｆｍに
よりリフレッシュ動作を行うようにできる。
るセルフリフレッシュ動作の一実施例を説明するための
タイミング図が示されている。セルフリフレッシュコン
トローラＳＬＦからセルフリフレッシュ動作が指示され
ると、各コントローラＣＮＴ１〜ＣＮＴｍはカラムアド
レスストローブ信号ＣＡＳＢをロウレベルにした後にロ
ウアドレスストローブ信号ＲＡＳＢをロウレベルにす
る。上記セルフリフレッシュコントローラＳＥＬからの
指示により、スイッチ回路ＳＷ１〜ＳＷｍは、上記シス
テムバスＡｉから切り離して予めプリセットされている
アドレス信号を各列のＤＲＡＭ１〜ＤＲＡＭｍに入力す
る。各列のダイナミック型ＲＡＭは、上記のようなＣＢ
Ｒのタイミングでスイッチ回路ＳＷ１〜ＳＷｍで発生さ
れたアドレス信号を取り込み、タイマー回路がそれに対
応してセルフリフレッシュ起動タイミングを遅らせるの
で、各列のＤＲＡＭ１〜ＤＲＡＭｎは一定の時間差を持
ったセルフリフレッシュ起動信号Ｒｅｆ１〜Ｒｅｆｍに
よりリフレッシュ動作を行うようにできる。
【００２２】図７には、この発明に係る半導体記憶シス
テムの更に他の一実施例のブロック図が示されている。
同図のダイナミック型ＲＡＭは、上記のようなタイマー
回路を内蔵し、外部からの設定時間によりリフレッシュ
動作タイミングが遅らされるようにされる。
テムの更に他の一実施例のブロック図が示されている。
同図のダイナミック型ＲＡＭは、上記のようなタイマー
回路を内蔵し、外部からの設定時間によりリフレッシュ
動作タイミングが遅らされるようにされる。
【００２３】この実施例の半導体記憶システムは、前記
図３に示したようにＷＣＢＲとＣＢＲを用いてタイマー
設定とリフレッシュ動作が指示される多数のダイナミッ
ク型ＲＡＭが縦方向にｎ個、横方向にｍ個並んで構成さ
れる。この実施例では、各列に対応してプリデコーダＩ
ＰＤが設けられる。プリデコーダＩＰＤは、自己に割り
当てられた上位ビットのアドレスを解読すると、対応す
るコントローラＣＮＴをアクセスしてＷＣＢＲモードと
してそのときの下位ビットのアドレス信号Ａｉの取り込
みを指示する。このようにしてタイマー回路の時間設定
が行われる。
図３に示したようにＷＣＢＲとＣＢＲを用いてタイマー
設定とリフレッシュ動作が指示される多数のダイナミッ
ク型ＲＡＭが縦方向にｎ個、横方向にｍ個並んで構成さ
れる。この実施例では、各列に対応してプリデコーダＩ
ＰＤが設けられる。プリデコーダＩＰＤは、自己に割り
当てられた上位ビットのアドレスを解読すると、対応す
るコントローラＣＮＴをアクセスしてＷＣＢＲモードと
してそのときの下位ビットのアドレス信号Ａｉの取り込
みを指示する。このようにしてタイマー回路の時間設定
が行われる。
【００２４】図８には、上記半導体記憶システムにおけ
るセルフリフレッシュ動作の一実施例を説明するための
タイミング図が示されている。マイクロプロセッサＣＰ
Ｕは、タイマー回路の初期設定モードとして上位ビット
のアドレスにより列を選択し、下位のアドレス信号によ
りその列の設けられるダイナミック型ＲＡＭのタイマー
時間を指示する。このため、マイクロプロセッサＣＰＵ
は、１〜ｍの各列を１つず選択して、ＷＣＢＲによるタ
イマー時間の設定が行われる。このようなＷＣＢＲによ
る設定時間は、内蔵のレジスタ等により記憶されており
以後の設定は省略できる。
るセルフリフレッシュ動作の一実施例を説明するための
タイミング図が示されている。マイクロプロセッサＣＰ
Ｕは、タイマー回路の初期設定モードとして上位ビット
のアドレスにより列を選択し、下位のアドレス信号によ
りその列の設けられるダイナミック型ＲＡＭのタイマー
時間を指示する。このため、マイクロプロセッサＣＰＵ
は、１〜ｍの各列を１つず選択して、ＷＣＢＲによるタ
イマー時間の設定が行われる。このようなＷＣＢＲによ
る設定時間は、内蔵のレジスタ等により記憶されており
以後の設定は省略できる。
【００２５】セルフリフレッシュコントローラＳＬＦに
よりリフレッシュ動作の起動がかかると、各列のコント
ローラＣＮＴ１〜ＣＮＴｍはカラムアドレスストローブ
信号ＣＡＳＢをロウレベルにした後にロウアドレススト
ローブ信号ＲＡＳＢをロウレベルにする。これにより、
各列のダイナミック型ＲＡＭは一斉にリフレッシュ動作
に入るが、それぞれのタイマー回路に設定された遅延時
間だけ遅れてリフレッシュ動作が開始される。各列のダ
イナミック型ＲＡＭは、タイマー回路に設定された時間
に対応してセルフリフレッシュ起動タイミングが遅らさ
れて、一定の時間差を持ったセルフリフレッシュ起動信
号Ｒｅｆ１〜Ｒｅｆｍによりリフレッシュ動作を行うよ
うにできる。
よりリフレッシュ動作の起動がかかると、各列のコント
ローラＣＮＴ１〜ＣＮＴｍはカラムアドレスストローブ
信号ＣＡＳＢをロウレベルにした後にロウアドレススト
ローブ信号ＲＡＳＢをロウレベルにする。これにより、
各列のダイナミック型ＲＡＭは一斉にリフレッシュ動作
に入るが、それぞれのタイマー回路に設定された遅延時
間だけ遅れてリフレッシュ動作が開始される。各列のダ
イナミック型ＲＡＭは、タイマー回路に設定された時間
に対応してセルフリフレッシュ起動タイミングが遅らさ
れて、一定の時間差を持ったセルフリフレッシュ起動信
号Ｒｅｆ１〜Ｒｅｆｍによりリフレッシュ動作を行うよ
うにできる。
【００２６】自動リフレッシュ制御回路は、上記リフレ
ッシュ起動信号Ｒｅｆを受けてリフレッシュ動作に必要
なロウ系のアドレス信号を発生させるアドレスカウンタ
回路と、セルフリフレッシュモードの設定を受けてマル
チプレクサを制御して外部のアドレス信号に代えて上記
アドレスカウンタ回路で形成された自動リフレッシュ用
のアドレス信号をロウ系のアドレス選択回路に供給した
り、ロウ系の動作に必要なタイミングパルスを発生した
り、リフレッシュ周期ｔＲＥＦを決定するタイマー回路
（発振回路）を活性化させる等の制御動作を行うもので
あり、公知のセルフリフレッシュ制御回路そのものを利
用できるのでその説明を省略するものである。
ッシュ起動信号Ｒｅｆを受けてリフレッシュ動作に必要
なロウ系のアドレス信号を発生させるアドレスカウンタ
回路と、セルフリフレッシュモードの設定を受けてマル
チプレクサを制御して外部のアドレス信号に代えて上記
アドレスカウンタ回路で形成された自動リフレッシュ用
のアドレス信号をロウ系のアドレス選択回路に供給した
り、ロウ系の動作に必要なタイミングパルスを発生した
り、リフレッシュ周期ｔＲＥＦを決定するタイマー回路
（発振回路）を活性化させる等の制御動作を行うもので
あり、公知のセルフリフレッシュ制御回路そのものを利
用できるのでその説明を省略するものである。
【００２７】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 自動リフレッシュ制御回路を内蔵させ、これら
のダイナミック型ＲＡＭを多数個用いて大記憶容量のメ
モリシステムを構築するとともに、外部制御回路により
上記ダイナミック型ＲＡＭのリフレッシュ起動タイミン
グを相互にずらしてリフレッシュ動作を時間的に分散さ
せることにより、ピーク電流を低く抑えることができバ
ッテリーでのデータ保持動作を実現できるという効果が
得られる。
記の通りである。すなわち、 （１） 自動リフレッシュ制御回路を内蔵させ、これら
のダイナミック型ＲＡＭを多数個用いて大記憶容量のメ
モリシステムを構築するとともに、外部制御回路により
上記ダイナミック型ＲＡＭのリフレッシュ起動タイミン
グを相互にずらしてリフレッシュ動作を時間的に分散さ
せることにより、ピーク電流を低く抑えることができバ
ッテリーでのデータ保持動作を実現できるという効果が
得られる。
【００２８】（２） タイマー回路をダイナミック型Ｒ
ＡＭに内蔵させることにより、外部制御回路の簡素化を
図ることができるという効果が得られる。
ＡＭに内蔵させることにより、外部制御回路の簡素化を
図ることができるという効果が得られる。
【００２９】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、この
発明でいうダイナミック型ＲＡＭは、ダイナミック型メ
モリセルを用いつつ、入出力インターフェイスがスタテ
ィック型ＲＡＭと互換性を持つようにされたもの、言い
換えるならば、いわゆる擬似スタティック型ＲＡＭも含
むものであることはいうまでもない。セルフリフレッシ
ュの動作は、ＣＢＲを用いるもの他、他の制御信号の組
み合わせにより実現するもの、あるいは特定の制御端子
により起動がかかるようなものであってもよい。
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、この
発明でいうダイナミック型ＲＡＭは、ダイナミック型メ
モリセルを用いつつ、入出力インターフェイスがスタテ
ィック型ＲＡＭと互換性を持つようにされたもの、言い
換えるならば、いわゆる擬似スタティック型ＲＡＭも含
むものであることはいうまでもない。セルフリフレッシ
ュの動作は、ＣＢＲを用いるもの他、他の制御信号の組
み合わせにより実現するもの、あるいは特定の制御端子
により起動がかかるようなものであってもよい。
【００３０】タイマー回路に対する時間設定は、アドレ
ス信号を利用するものの他、データ端子を利用するもの
であってもよい。この場合、前記ＷＣＢＲと同様にデー
タバストランシーバーＢＴＲを選択して各列毎に時間設
定を行うようにするものであってもよい。このデータバ
スからのタイマー時間設定モードは、ＣＢＲ又はＷＣＢ
Ｒにより行うようにするものであってもよい。
ス信号を利用するものの他、データ端子を利用するもの
であってもよい。この場合、前記ＷＣＢＲと同様にデー
タバストランシーバーＢＴＲを選択して各列毎に時間設
定を行うようにするものであってもよい。このデータバ
スからのタイマー時間設定モードは、ＣＢＲ又はＷＣＢ
Ｒにより行うようにするものであってもよい。
【００３１】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、自動リフレッシュ制御回路
を内蔵させ、これらのダイナミック型ＲＡＭを多数個用
いて大記憶容量のメモリシステムを構築するとともに、
外部制御回路により上記ダイナミック型ＲＡＭのリフレ
ッシュ起動タイミングを相互にずらしてリフレッシュ動
作を時間的に分散させることにより、ピーク電流を低く
抑えることができバッテリーでのデータ保持動作を実現
できる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、自動リフレッシュ制御回路
を内蔵させ、これらのダイナミック型ＲＡＭを多数個用
いて大記憶容量のメモリシステムを構築するとともに、
外部制御回路により上記ダイナミック型ＲＡＭのリフレ
ッシュ起動タイミングを相互にずらしてリフレッシュ動
作を時間的に分散させることにより、ピーク電流を低く
抑えることができバッテリーでのデータ保持動作を実現
できる。
【図１】この発明に係る半導体記憶システムに用いられ
るダイナミック型ＲＡＭのタイマー設定動作の一実施例
を示すタイミング図である。
るダイナミック型ＲＡＭのタイマー設定動作の一実施例
を示すタイミング図である。
【図２】この発明に係る半導体記憶システムに用いられ
るダイナミック型ＲＡＭのタイマー設定動作の他の一実
施例を示すタイミング図である。
るダイナミック型ＲＡＭのタイマー設定動作の他の一実
施例を示すタイミング図である。
【図３】この発明に係る半導体記憶システムの一実施例
を示すブロック図である。
を示すブロック図である。
【図４】そのセルフリフレッシュ動作を説明するための
タイミング図である。
タイミング図である。
【図５】この発明に係る半導体記憶システムの他の一実
施例を示すブロック図である。
施例を示すブロック図である。
【図６】そのセルフリフレッシュ動作を説明するための
タイミング図である。
タイミング図である。
【図７】この発明に係る半導体記憶システムの更に他の
一実施例を示すブロック図である。
一実施例を示すブロック図である。
【図８】そのセルフリフレッシュ動作を説明するための
タイミング図である。
タイミング図である。
【図９】ダイナミック型ＲＡＭにおけるＣＢＲリフレッ
シュ動作を説明するためのタイミング図である。
シュ動作を説明するためのタイミング図である。
ＤＲＡＭ１〜ＤＲＡＭｎ…ダイナミック型ＲＡＭ、ＣＮ
Ｔ１〜ＣＮＴｍ…コントローラ、ＡＰＤ，ＩＰＤ…アド
レスプリデコーダ、ＲＦＴ１〜ＲＦＴｍ−１…タイマー
回路、ＳＷ１〜ＳＷｍ…スイッチ回路、ＢＴＲ１〜ＢＴ
Ｒｍ…データバストランシーバ、ＣＰＵ…マイクロプロ
セッサ、ＳＬＦ…セルフリフレッシュコントローラ。
Ｔ１〜ＣＮＴｍ…コントローラ、ＡＰＤ，ＩＰＤ…アド
レスプリデコーダ、ＲＦＴ１〜ＲＦＴｍ−１…タイマー
回路、ＳＷ１〜ＳＷｍ…スイッチ回路、ＢＴＲ１〜ＢＴ
Ｒｍ…データバストランシーバ、ＣＰＵ…マイクロプロ
セッサ、ＳＬＦ…セルフリフレッシュコントローラ。
Claims (5)
- 【請求項１】 自動リフレッシュ制御回路を内蔵した複
数からなるダイナミック型ＲＡＭと、上記ダイナミック
型ＲＡＭのリフレッシュ周期の起動タイミングをずらし
て設定する外部制御回路とを備えてなることを特徴とす
る半導体記憶システム。 - 【請求項２】 外部からリフレッシュ起動タイミングの
設定を可能にしてなる自動リフレッシュ制御回路を内蔵
した複数からなるダイナミック型ＲＡＭと、上記ダイナ
ミック型ＲＡＭのリフレッシュ起動タイミングを予め相
互にずらして設定する外部制御回路とを備えてなること
を特徴とする半導体記憶システム。 - 【請求項３】 上記リフレッシュ起動タイミングの制御
は、ＣＢＲ（ＣＡＳＢefor ＲＡＳ Ｒefresh）タイミ
ングにより入力されたアドレス信号を用いて行われるも
のであることを特徴とする請求項２の半導体記憶システ
ム。 - 【請求項４】 上記リフレッシュ起動タイミングの制御
は、ＷＣＢＲ（ＣＢＲ時の書き込み動作）タイミングで
入力されたアドレス信号を用いて行われるものであるこ
とを特徴とする請求項２の半導体記憶システム。 - 【請求項５】 上記複数からなるダイナミック型ＲＡＭ
は行と列に並べられて構成され、外部制御回路は各行又
は列単位で相互にリフレッシュ起動タイミングがずれる
ように設定するものであることを特徴とする請求項１又
は請求項２の半導体記憶システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4234273A JPH0660647A (ja) | 1992-08-10 | 1992-08-10 | 半導体記憶システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4234273A JPH0660647A (ja) | 1992-08-10 | 1992-08-10 | 半導体記憶システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0660647A true JPH0660647A (ja) | 1994-03-04 |
Family
ID=16968390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4234273A Pending JPH0660647A (ja) | 1992-08-10 | 1992-08-10 | 半導体記憶システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0660647A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7008169B1 (en) * | 1999-02-09 | 2006-03-07 | Yanmar Co., Ltd. | Hydraulically driven working machine |
| US7177222B2 (en) | 2005-03-04 | 2007-02-13 | Seagate Technology Llc | Reducing power consumption in a data storage system |
| JP2009151903A (ja) * | 2007-12-21 | 2009-07-09 | Elpida Memory Inc | 半導体記憶装置 |
| JP5146457B2 (ja) * | 2007-10-05 | 2013-02-20 | 富士通株式会社 | 情報処理装置、記憶部制御装置、記憶部制御方法 |
-
1992
- 1992-08-10 JP JP4234273A patent/JPH0660647A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7008169B1 (en) * | 1999-02-09 | 2006-03-07 | Yanmar Co., Ltd. | Hydraulically driven working machine |
| US7177222B2 (en) | 2005-03-04 | 2007-02-13 | Seagate Technology Llc | Reducing power consumption in a data storage system |
| JP5146457B2 (ja) * | 2007-10-05 | 2013-02-20 | 富士通株式会社 | 情報処理装置、記憶部制御装置、記憶部制御方法 |
| US8473674B2 (en) | 2007-10-05 | 2013-06-25 | Fujitsu Limited | Information processing device including a plurality of cells to store data, storage control device that controls a storage section including a plurality of cells to store data, and storage control method of controlling a refresh operation of a storage section including a plurality of cells to store data |
| JP2009151903A (ja) * | 2007-12-21 | 2009-07-09 | Elpida Memory Inc | 半導体記憶装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010424 |