KR100449401B1

KR100449401B1 - 반도체 기억 장치

Info

Publication number: KR100449401B1
Application number: KR10-2001-0079941A
Authority: KR
Inventors: 시노하라다카유키
Original assignee: 미쓰비시덴키 가부시키가이샤
Priority date: 2001-04-10
Filing date: 2001-12-17
Publication date: 2004-09-18
Also published as: DE10160089A1; KR20020080235A; US20020145920A1; JP2002312232A; US6523755B2

Abstract

본 발명은 소형 정보 단말용 대용량 메모리 시스템을 저렴하고 또한 용이하게 구성할 수 있는 반도체 기억 장치를 제공하는 것으로, CPU(70)로부터의 명령을 수신하여, 데이터를 판독, 기록하는 반도체 기억 장치(RAM)(10a)는 소정의 액세스 단위로 데이터를 판독, 기록하는 저장 플래시 메모리(60)에 접속된다. RAM(10a)은 CPU(70)로부터의 명령에 동기하여, 플래시 메모리(60)에 대한 데이터의 액세스에 필요한 제어 신호를 생성하는 플래시 인터페이스 회로(19)와, 랜덤 액세스 가능한 메모리 소자인 의사 SRAM(29)을 구비하여, CPU(70)로부터의 명령에 따라, 플래시 메모리(60) 또는 의사 SRAM(29)에 대해 데이터를 판독, 기록한다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}

본 발명은 휴대 전화 등의 소형 정보 단말에 사용되는 메모리 시스템에 관한것이다.

일반적으로, 휴대 전화기 등의 소형 정보 단말에 이용되는 메모리 시스템은 CPU의 명령 코드 및 각종 데이터 기억용으로서의 선형 플래시 메모리와, CPU의 작업 영역으로서 일시적으로 데이터를 기억하기 위한 SRAM으로 구성되어 있다. 특히 실장 면적의 제약이 엄격한 휴대 전화기에 있어서는, 이들 선형 플래시 메모리와 SRAM을 하나의 패키지에 내장한 MCP(Multi Chip Package)가 채용되어 있다.

최근의 정보 단말의 고기능화, 통신 서비스의 고속화에 따라, 이들 선형 플래시 메모리 및 SRAM에 대한 대용량화의 요구가 높아져, 선형 플래시 메모리 및 SRAM 소자 단체(單體)의 메모리 용량이 부족하게 되었다. 플래시 메모리에는, 대용량 스토리지 용도에 적합한 블록(섹터) 액세스 형태의 AND형/NAND형 등의 저장 플래시 메모리가 제품화되어 있지만, 이들은 그 사양 상의 특징때문에 CPU 버스로의 직접 연결이 곤란해서, 전용의 인터페이스 회로를 외부 장착하던가, 또는 CPU와의 포트 접속에 의한 저속 액세스를 할 수밖에 없다는 문제점이 있다. 또한, 이들 저장 플래시 메모리는 블록 단위로 액세스할 수밖에 없고, 랜덤 액세스가 불가능하기 때문에, 일단, 별도의 RAM 상에 데이터를 전송하고, RAM 상에 전송된 데이터에 대해 CPU에서 액세스해야 한다. 이 때문에, 대용량의 RAM이 필요하게 된다는 문제가 있다.

RAM의 대용량화에 대해서는, DRAM과 마찬가지로 하나의 트랜지스터형 다이나믹 메모리 셀을 채용하여, SRAM과 같은 인터페이스 사양을 갖는 의사 SRAM 소자의 채용이 고려되고, 이에 따라 RAM 용량을 증대시킬 수는 있지만, 여전히 플래시 메모리의 용량 부족 문제가 남는다.

본 발명은 이들 문제점의 해결을 위해 상기 종래의 메모리 시스템에서의 SRAM을 대신하는 반도체 기억 장치를 제공하는 것으로, 그 반도체 기억 장치 내에 상기 저장 플래시 메모리의 인터페이스 회로 또는 제어 기능을 내장하고, 또한 그 메모리 셀을 DRAM과 같은 구성으로 함으로써 소형 정보 단말용 대용량 메모리 시스템을 저렴하고 또한 용이하게 구성할 수 있게 하는 것을 목적으로 한다.

본 발명에 따른 제 1 반도체 기억 장치는 CPU로부터의 명령을 수신하여, 데이터를 판독, 기록하는 반도체 기억 장치로서, 이하의 구성을 갖는다. 반도체 기억 장치는 소정의 액세스 단위로 데이터를 판독, 기록하는 외부의 비휘발성 메모리에 접속되고, CPU로부터의 명령에 동기하여, 비휘발성 메모리에 대한 데이터의 액세스에 필요한 제어 신호를 생성하는 인터페이스 회로와, 랜덤 액세스가 가능한 메모리 소자를 구비한다. 제 1 반도체 기억 장치는 CPU로부터의 명령에 따라, 비휘발성 메모리 또는 메모리 소자에 대해 데이터를 판독, 기록한다.

제 1 반도체 기억 장치에 있어서, 메모리 소자를, 각 셀에서 하나의 트랜지스터와 하나의 콘덴서가 포함되는 DRAM 구성의 메모리 셀을 포함하고, 범용 비동기형의 SRAM과 호환 인터페이스 및 타이밍으로 액세스할 수 있는 것으로 구성해도 무방하다.

제 1 반도체 기억 장치에 있어서, 인터페이스 회로는 비휘발성 메모리의 액세스 단위인 섹터와 동일 용량을 갖는 버퍼 메모리를 가져도 좋고, CPU로부터의 명령에 따라, 비휘발성 메모리의 임의 섹터와 버퍼 메모리 사이에서 데이터를 전송할 수 있게 해도 무방하다.

제 1 반도체 기억 장치에 있어서, 버퍼 메모리를 바이트 단위로 랜덤 액세스가 가능하게 구성해도 관계없다.

또한, 제 1 반도체 기억 장치는 버퍼 메모리와 비휘발성 메모리 소자 사이에서 전송되는 데이터에 대해 오류 정정 부호의 생성, 오류 검출 및 오류 정정을 행하는 ECC 회로를 더 구비해도 무방하다.

본 발명에 따른 제 2 반도체 기억 장치는 CPU로부터의 명령을 수신하여, 데이터를 판독, 기록하는 반도체 기억 장치로서, 이하의 구성을 갖는다. 제 2 반도체 기억 장치는 소정의 액세스 단위로 데이터를 판독, 기록하는 외부의 비휘발성 메모리에 접속되어, CPU로부터의 명령과 비동기로, 비휘발성 메모리에 대한 데이터의 액세스에 필요한 타이밍 신호 및 제어 신호를 생성하는 메모리 제어 회로와, 랜덤 액세스가 가능한 메모리 소자를 구비한다. 제 2 반도체 기억 장치는 CPU로부터의 명령에 따라, 비휘발성 메모리 또는 메모리 소자에 대해 데이터를 판독, 기록한다.

제 2 반도체 기억 장치에 있어서, 메모리 소자를, 각 셀에서 하나의 트랜지스터와 하나의 콘덴서가 포함되는 DRAM 구성의 메모리 셀을 포함하고, 범용 비동기형의 SRAM과 호환 인터페이스 및 타이밍으로 액세스할 수 있는 것으로 구성해도 무방하다.

제 2 반도체 기억 장치에 있어서, 메모리 제어 회로는 비휘발성 메모리의 액세스 단위인 섹터와 동일 용량을 갖는 버퍼 메모리를 가져도 좋고, CPU로부터의 명령에 따라, 비휘발성 메모리의 임의의 섹터와 버퍼 메모리 사이에서 데이터를 전송할 수 있게 해도 무방하다.

제 2 반도체 기억 장치에 있어서, 버퍼 메모리를 바이트 단위로 랜덤 액세스가 가능하게 구성해도 무방하다.

또한, 제 2 반도체 기억 장치는 버퍼 메모리와 비휘발성 메모리 소자 사이에서 전송되는 데이터에 대해 오류 정정 부호의 생성, 오류 검출 및 오류 정정을 행하는 ECC 회로를 더 구비해도 관계없다.

본 발명에 따른 제 3 반도체 기억 장치는 제 1 또는 제 2 반도체 기억 장치와, 비휘발성 메모리를 하나의 패키지에 저장하여 구성된다.

도 1은 본 발명에 따른 반도체 기억 장치(RAM)의 구성도(실시예 1),

도 2는 실시예 1에 따른 RAM의 동작 모드에 대응한 제어 신호의 상태를 설명한 테이블,

도 3은 실시예 1에 따른 RAM의 판독 타이밍을 나타내는 타이밍 차트,

도 4는 실시예 1에 따른 RAM의 기록 타이밍을 나타내는 타이밍 차트,

도 5는 저장 플래시 메모리에 대한 판독 동작의 타이밍 차트(전반),

도 6은 저장 플래시 메모리에 대한 판독 동작의 타이밍 차트(후반),

도 7은 저장 플래시 메모리에 대한 기록 동작의 타이밍 차트(전반),

도 8은 저장 플래시 메모리에 대한 기록 동작의 타이밍 차트(후반),

도 9는 저장 플래시 메모리에 대한 소거 동작의 타이밍 차트(전반),

도 10은 저장 플래시 메모리에 대한 소거 동작의 타이밍 차트(후반),

도 11은 본 발명에 따른 반도체 기억 장치(RAM)의 구성도(실시예 2),

도 12는 실시예 1에 따른 RAM과 저장 플래시 메모리를 MCP화한 구성을 설명한 도면(실시예 3),

도 13은 실시예 2에 따른 RAM과 저장 플래시 메모리를 MCP화한 구성을 설명한 도면(실시예 3).

도면의 주요 부분에 대한 부호의 설명

10a, 10b : RAM 11 : IO 버퍼

13 : 모드 전환/타이밍 제어 회로 15 : 어드레스 제어 회로

17 : 버스 제어 회로 19 : 플래시 인터페이스(I/F) 회로

21 : R/W 제어 회로 23a : 어드레스 레지스터

23b, 45 : 명령 레지스터 25 : 섹터 버퍼

27, 41d : 상태 레지스터 29 : 의사 SRAM

41b : 섹터 어드레스 레지스터 41c : 의사 SRAM 어드레스 레지스터,

43 : 타이밍 생성기 45 : 클럭 생성 회로

47 : 플래시 메모리 인터페이스 49 : 의사 SRAM 제어기

55 : ECC 회로 60 : 저장 플래시 메모리

63 : 발진자 70 : CPU

100a, 100b : MCP

이하, 첨부한 도면을 참조하여, 본 발명에 따른 반도체 기억 장치의 실시예를 설명한다.

(실시예 1)

(1.1 RAM의 구성)

도 1에, 본 발명에 따른 RAM(랜덤 액세스 메모리)의 구성 및 그 RAM 주변의 접속을 나타낸다. 도 1에 도시하는 바와 같이, RAM(10a)은 저장 플래시 메모리(이하, 「플래시 메모리」라고 함)(60)와 CPU(70)에 접속되어 사용된다. RAM(10a)은 데이터 기억부로서 대용량 의사 SRAM(29)을 구비한다. 의사 SRAM(29)은 각 셀에서 하나의 트랜지스터와 하나의 콘덴서를 포함하는 일반적인 DRAM의 메모리 셀과 마찬가지의 구성을 갖는 하나의 트랜지스터형의 다이나믹 메모리 셀을 채용하고, 또한, SRAM과 같은 인터페이스 사양을 갖는 대용량 메모리이다. 그와 같은 의사 SRAM에는, 예컨대, 히타치 제작소 제품 중 HM658512A 시리즈 등이 있다. 또한, RAM(10a)은 플래시 메모리(60)와의 사이에서 데이터 전송을 제어하는 플래시 인터페이스 회로(이하, 「플래시 I/F 회로」라고 함)(19)를 구비하고 있다.

플래시 I/F 회로(19)는 R/W 제어 회로(21)와, 어드레스 레지스터(23a)와, 명령 레지스터(23b)와, 섹터 버퍼(25)와, 상태 레지스터(27)를 포함한다.

R/W 제어 회로(21)는 플래시 메모리(60)에 대한 판독/기록 동작에 필요한 제어 신호를 출력한다.

어드레스 레지스터(23a)는 CPU(70)로부터 수신한 어드레스를 저장한다. 명령 레지스터(23b)는 CPU(70)로부터 수신한 명령을 저장한다. 상태 레지스터(27)는 플래시 메모리(60)가 동작(busy) 상태인지 여부를 나타내는 상태 정보를 저장한다.

섹터 버퍼(25)는 플래시 메모리(60)에 대해 기록하는 데이터 또는 플래시 메모리(60)로부터 판독한 데이터를 일시적으로 저장하기 위한 버퍼이다. RAM(10a)은 이 섹터 버퍼(25)를 거쳐서 플래시 메모리(60)에 대한 데이터를 판독, 기록한다. 섹터 버퍼(25) 상의 데이터에 대해서는 CPU(70)로부터 바이트 단위로 랜덤 액세스할 수 있다.

RAM(10a)은 여러 가지 회로 블록을 더 갖는다. 즉, RAM(10a)은 CPU(70)와의 사이에서 데이터 입출력을 실행하기 위한 I/O 버퍼(11)와, RAM(10a) 내의 회로 블록의 동작 타이밍을 생성하는 모드 전환/타이밍 제어 회로(13)와, 어드레스 제어 회로(15)와, 버스 제어 회로(17)를 갖는다.

모드 전환/타이밍 제어 회로(13)는 CPU(70)의 지정 동작 모드에 따라서, 플래시 I/F 회로(19), 의사 SRAM(29) 등의 동작을 제어하기 위한 신호를 생성한다.

어드레스 제어 회로(15)는 CPU(70)로부터의 어드레스를 디코딩하여, 액세스 목적지가 플래시 메모리(60)인지 의사 SRAM(29)인지 판별한다.

버스 제어 회로(17)는 I/O 버퍼(11)에 대하여, 의사 SRAM(29) 또는 섹터 버퍼(25) 중 어느 하나를 선택하여 접속한다.

(1.2 RAM의 동작)

CPU(70)는 RAM(10a) 또는 플래시 메모리(60)에 대해 데이터를 판독, 기록하는 경우, CPU(70)는 RAM(10a)에 대하여 제어 정보, 어드레스 및 데이터를 출력한다. RAM(10a)은 CPU(70)로부터 송신된 어드레스 정보로부터, 의사 SRAM(29)에 대한 액세스인지, 플래시 메모리(60)에 대한 액세스인지를 판단해서, 어느 하나의 메모리를 선택하여 데이터를 판독, 기록한다.

RAM(10a)에서, CPU(70)로부터 제어 정보나 어드레스가 입력되면, 그들은 I/0 버퍼(11)를 경유하여 각각, 모드 전환/타이밍 제어 회로(13) 및 어드레스 제어 회로(15)에 입력된다. 어드레스 제어 회로(15)는 CPU(70)로부터의 어드레스를 디코딩하고, 그 디코딩 결과를 모드 전환/타이밍 제어 회로(13)에 출력한다. 모드 전환/타이밍 제어 회로(13)는 CPU(70)에 의해 지정되는 동작 모드 및 어드레스 제어 회로(15)로부터의 디코딩 결과에 따라, RAM(10a) 내의 플래시 I/F 회로(19) 또는 의사 SRAM(29) 중 어느 하나를 액티브로 하여, CPU(70)로부터의 입력 신호에 동기해서 플래시 I/F 회로(19) 또는 의사 SRAM(29)을 동작시키는 타이밍을 생성한다.

플래시 메모리(60)로의 액세스 시에는, 플래시 I/F 회로(19)는 R/W 제어 회로(21)에 의해 플래시 메모리(60)의 액세스에 필요한 제어 신호를 생성하고, CPU(70)로부터의 지정 어드레스 및 플래시 메모리(60)에 대한 명령을 어드레스 레지스터(23a), 명령 레지스터(23b)에 의해 각각 수취한다. 플래시 I/F 회로(19)는 R/W 제어 회로(21)에 의해 생성되는 제어 신호를 플래시 메모리(60)에 대하여 출력한다.

플래시 메모리(60)에 대한 데이터의 판독/기록은 섹터 버퍼(25)를 거쳐서 행해진다. RAM(10a) 내부의 의사 SRAM(29) 및 플래시 I/F 회로(19)의 버스 전환은 모드 전환/타이밍 제어 회로(13)의 출력에 따라, 버스 제어 회로(17)에 의해서 제어된다. 플래시 메모리(60)의 상태 정보는 플래시 I/F 회로(19) 내의 상태 레지스터(27)에 저장되고, 그 상태 레지스터(27)를 거쳐 판독할 수 있다.

도 2에, RAM(10a)의 여러 가지 동작 모드에 따른 각 제어 신호값을 나타낸다. 도 2에 도시한 바와 같이, 제어 신호(/CS1, /CS2, /Flash, /WE, /OE, /RFSH)의 조합에 따라 이하의 동작을 실현한다.

① 의사 SRAM(29)로의 판독/기록/리프레시 동작

② 선택기 버퍼(25)에 대한 판독/기록 동작

③ 플래시 메모리(60)에 대한 판독/기록/소거 동작

이하, 각 동작 ①∼③을 상세히 설명한다. 또, 각 제어 신호는 하기의 의미를 갖는다.

/CS1 : 데이터·액세스 대상으로서 의사 SRAM(29)을 선택.

/CS2 : 데이터·액세스 대상으로서 선택기 버퍼(25)를 선택.

/Flash : 데이터·액세스 대상으로서 플래시 메모리(60)를 선택.

/WE : 데이터의 기록 동작을 지정.

/OE : 데이터의 판독 동작을 지정.

/RFSH : 의사 SRAM(29)의 리프레시 동작을 지정.

여기서, 각 제어 신호명의 선두 표기「/」는 액티브·로우(active-low)로 동작하는 것을 의미한다.

① 의사 SRAM으로의 판독/기록/리프레시 동작

/CS1을 액티브(「L」)로 함으로써, 의사 SRAM(29)의 판독/기록 동작을 할 수 있게 된다. 즉, /CS1을「L」, /OE를「L」로 함으로써 판독 동작을 할 수 있게 된다. 한편, /CS1을「L」, /WE를「L」로 함으로써 기록 동작을 할 수 있게 된다. 이 때, 의사 SRAM(29)의 메모리 용량을 16Mb(2M워드×8비트)라고 하면, 어드레스 입력은 A0-A20까지 21개가 필요하게 된다. 이들은 일반적인 비동기형 SRAM과 마찬가지의 타이밍으로 판독/기록할 수 있다. 또한, /CS1을 비액티브(「H」) 상태로, /RFSH를「L」로 함으로써, 1 트랜지스터형 다이나믹 메모리 셀의 자동 리프레시가이루어진다.

도 3에 판독 타이밍의 타이밍 차트를 나타낸다. 어드레스 입력 A0-A20에 유효한 어드레스가 설정되고, /CS1이「L」로 되고, /OE가「L」(/WE는「H」)로 되면, 데이터 버스 DQ0-DQ7에 의사 SRAM(29)으로부터 유효한 데이터가 출력된다.

도 4에 기록 타이밍의 타이밍 차트를 나타낸다. 어드레스 입력 A0-A20에 유효한 어드레스가 설정되고, /CS1이「L」로 되고, /WE가「L」(/OE는「H」)로 되면, 데이터 버스 DQ0-DQ7 상의 유효한 데이터가 의사 SRAM(29)에 기록된다.

② 섹터 버퍼에 대한 판독/기록 동작

섹터 버퍼(25)로의 액세스는 /CS2에 의해 제어된다. 즉, /CS2가 「L」, /OE가「L」로 판독, /CS2가「L」, /WE가「L」로 되면 기록 동작을 할 수 있게 된다. 섹터 버퍼(25)의 용량은 플래시 메모리(60)의 섹터 크기와 동등하게 한다. 플래시 메모리(60)로서 256Mb(Megabit)의 AND형 플래시 메모리를 채용하면, 섹터 버퍼 크기는 2112B(Byte)로 되므로, 어드레스 입력에는 A0-A11까지 12개가 필요하게 된다.

③ 저장 플래시 메모리에 대한 판독/기록/소거 동작

본 실시예에서는, 플래시 메모리(60)로부터의 데이터 판독 및 플래시 메모리(60)로의 데이터 기록은 전부 섹터 버퍼(25)를 경유하여 실시된다. 플래시 메모리(60)의 액세스 시에는, /Flash가 액티브(「L」)로 설정된다.

여기서, CPU(70)가 플래시 메모리(60)에 대해 판독/기록 등의 액세스를 행할 때는, 논리적으로 설정된 레지스터인 데이터 레지스터로의 액세스에 의해 행한다. 데이터 레지스터에는 소정의 어드레스가 할당되어 있고, 그 어드레스에 의해 논리적으로 인식되는 것이다. CPU(70)는 플래시 메모리(60)에 대하여 데이터를 기록, 판독할 때는, 데이터 레지스터에 할당된 어드레스를 지정하여 데이터를 판독, 기록한다. 그 때의 CPU(70)로부터의 제어 신호 및 타이밍을 이용하여, 섹터 버퍼(25)와 플래시 메모리(60) 사이의 데이터 전송을 위한 제어가 행해진다.

최초에, 판독 동작에 대하여 도 5 및 도 6의 타이밍 차트를 이용하여 설명한다. 또, 도 5 및 도 6의 타이밍 차트는 공통의 시간축을 갖는다. 타이밍 차트 중, 최초에 “F-"가 붙은 신호는 플래시 메모리 I/F 회로(19)에 접속되는 플래시 메모리(60)의 신호명을 나타내고 있다.

플래시 메모리(6O)의 판독 동작 시, /Flash를 액티브(「L」)로 하여, 플래시 메모리(60)에 대한 판독 명령 CMD1 및 액세스하는 섹터 어드레스 Add를 각각 어드레스/명령 레지스터(23)에 기록한다. 256Mb의 AND형 플래시인 경우, 2KB의 섹터가 16,000개 존재하므로, 섹터 어드레스 A0-A13은 두번에 나누어 입력된다. 도 5의 예에서, 어드레스는 섹터 어드레스 SA1과 섹터 어드레스 SA2로 나누어 입력되어 있다.

그 후, CPU(70)로부터의 데이터 레지스터에 대한 2K회의 판독 주기(/OE 신호)에 동기하여, 플래시 I/F 회로(19)의 R/W 제어 회로(21)가 AND형 플래시 메모리에 대한 SC(직렬 클럭) 신호(도 6 중에서 F-SC로 표시되고, /OE 신호의 반전값을 취함)를 발생하고, 플래시 I/F 회로(19)의 데이터 버스 F-IO 상에 판독 데이터 D0, D1, …, D2111이 출력된다. 그리고 동시에, 이 버스 상의 데이터가 /OE 신호로부터 생성되는 섹터 버퍼(25)로의 기록 신호(/B-WE, 내부 신호)의 상승에 의해 섹터버퍼(25)에 기록된다. 이 CPU(70)로부터의 데이터 레지스터로의 액세스 중에는, CPU 데이터 버스 DQ0-DQ7은 하이 임피던스 상태로 되어, 데이터는 출력되지 않는다. 이상으로부터, 플래시 메모리(60)의 지정 섹터의 데이터가 RAM(10a)의 섹터로 전송된다.

다음으로, 플래시 메모리(60)로의 기록 동작에 대하여 도 7 및 도 8의 타이밍 차트를 이용하여 설명한다. 또, 도 7 및 도 8의 타이밍 차트는 공통 시간축을 갖는다.

기록 동작의 경우도, 판독 동작 시와 마찬가지로 기록 명령 CMD2 및 기록 목적지로 되는 섹터 어드레스를 입력 후, CPU(70)로부터의 데이터 레지스터에 대한 기록 주기, 즉, /WE 신호에 동기하여, 섹터 버퍼(25)의 판독 신호 /B-OE가 생성되고, 섹터 버퍼(25) 상의 데이터가 선두 어드레스로부터 순차적으로 플래시 I/F 회로(19)의 데이터 버스 F-IO 상에 출력된다. CPU(70)로부터의 /WE 신호로부터 생성되는 AND형 플래시의 SC 신호 F-SC에 따라, 상기 버스 F-IO 상의 데이터 D0, D1, …, D2111이 AND형 플래시의 지정된 섹터에 기록된다. AND형 플래시의 경우, SC 신호의 상승에 의해 기록 데이터가 래치되기 때문에, CPU(70)로부터의 /WE 신호로부터 SC 신호를 생성할 때는, /WE의 반전 신호를 섹터 버퍼(25)의 액세스 시간만큼 지연시켜 생성해야 한다.

또, CPU(70)로부터 데이터 레지스터로의 기록 시에 입력되는 1섹터 분량의 데이터는 실제로는 섹터 버퍼(25)에도 플래시 메모리(60)에도 기록되지 않는 더미 데이터이다. 또한, AND형 플래시 메모리로의 기록인 경우, 1섹터(2112B) 분량의데이터를 입력한 후, AND형 플래시 메모리에 대한 프로그램 개시를 지시하기 위한 명령(도 6 및 도 7 중 CMD3)이 필요하다.

다음으로, 플래시 메모리(60)로의 소거 동작에 대하여 도 9 및 도 10의 타이밍 차트를 이용하여 설명한다. 또, 도 9 및 도 10의 타이밍 차트는 공통 시간축을 갖는다.

소거 동작(도 9, 도 10에 나타냄)은 데이터의 입출력을 수반하지 않는다. AND형 플래시 메모리인 경우는, 판독/기록 동작과 마찬가지로, 소거 명령 CMD4을 명령 레지스터(23b)에, 소거 대상이 되는 섹터의 어드레스를 어드레스 레지스터(23a)에 기록한 후, 소거 개시를 지시하는 명령 CMD5를 명령 레지스터(23b)에 더 기록하면, 소거 동작이 시작된다.

또, 일반적으로 플래시 메모리의 기록/소거 동작은 ㎳ 차수의 시간이 필요하다. 256Mb의 AND형 플래시의 경우, 섹터당 기록 시간 및 소거 시간(표준값)은 각각 2.5㎳ 및 1㎳이다. 플래시 메모리의 상태 데이터를 폴링(polling)함으로써, 기록/소거 동작의 완료를 알 수 있다. 본 실시예에서는, 플래시 I/F 회로(19) 내의 상태 레지스터(27)를 참조하는 것으로, 플래시 메모리(60)의 상태 정보를 판독할 수 있다.

이상과 같이, 본 실시예에서는, RAM(10a) 내에 플래시 I/F 회로(19)를 내장하고, 그 플래시 I/F 회로(19)에 의해, CPU(70)로부터 RAM(10a)에 대한 메모리 액세스의 신호 입력으로부터 저장 플래시 메모리(60)로의 액세스에 필요한 신호를 생성하여, 저장 플래시 메모리(60)로의 액세스를 가능하게 했다. 이에 따라,CPU(70)로부터 저장 플래시 메모리(60)로의 액세스가 용이하게 된다.

또한, CPU(70)와 저장 플래시 메모리(60) 사이의 데이터 입출력을, RAM(10a) 내에 마련한 저장 플래시 메모리(60)의 섹터 크기와 같은 섹터 버퍼(25)를 거쳐서 실시하고, 또한, 이 섹터 버퍼(25)에 대한 CPU(70)으로부터의 랜덤 액세스를 가능하게 했기 때문에, 섹터 버퍼(25)를 CPU(70)의 작업 영역으로서 사용할 수 있다.

또한, RAM(10a)의 주기억 영역을 하나의 트랜지스터 다이나믹 메모리 셀로 이루어지는 의사 SRAM으로 구성했으므로, 대용량의 RAM을 저렴하게 실현할 수 있다.

(실시예 2)

상술한 실시예에서는, CPU(70)로부터 RAM(10a)으로의 액세스 타이밍을 이용하여, 즉, CPU(70)의 클럭 타이밍에 동기하여, RAM(10a) 내에 마련한 플래시 I/F 회로(19)에 의해 RAM(10a)에 접속된 플래시 메모리(60)로의 액세스에 필요한 신호 및 그들의 타이밍을 생성하는 예를 나타내었다. 이에 비해, 본 실시예의 RAM은 CPU(70)로부터 플래시 메모리(60)에 대한 섹터 어드레스와 동작 명령만을 수신하여, 플래시 메모리(60)에 대한 입력 신호나 타이밍을 스스로 생성한다. 즉, 본 실시예의 RAM은 CPU(70)로부터의 액세스 명령과 비동기로 플래시 메모리(60)로의 데이터 액세스를 실행한다.

(2.1 RAM의 구성)

도 11에 본 실시예에 따른 RAM의 기능 블록도를 나타낸다. 도 11에 도시하는 바와 같이, RAM(10b)은 플래시 메모리(60) 및 의사 SRAM(29)의 동작에 필요한 제어 신호 및 타이밍을 생성하는 플래시 제어기(31)를 구비한다.

플래시 제어기(31)는 버스 제어 회로(17)와, 섹터 버퍼(25)와, 레지스터군(41)과, 타이밍 생성기(43)와, 클럭 생성 회로(45)와, 플래시 메모리 인터페이스(I/F)(47)와, PSRAM 제어기(49)와, ECC 회로(55)로 이루어진다. 플래시 제어기(31)는 클럭에 동기하여 각종 신호를 생성하는 순서 회로(하드웨어)만으로 구성된다.

또한, RAM(10b)은 의사 SRAM(29)에 대하여 입력하는 어드레스와 제어 정보를 바꾸기 위한 선택기(51, 53)를 구비한다. 선택기(51, 53)는 의사 SRAM(29)과 플래시 메모리(60) 간의 데이터 전송 시와, 그 이외의 데이터 전송 시에, 의사 SRAM(29)에 입력하는 어드레스 및 제어 정보를 전환한다.

레지스터군(41)은 CPU(70)로부터의 명령을 저장하는 명령 레지스터(41a), 플래시 메모리(60)의 섹터 어드레스를 저장하는 섹터 어드레스 레지스터(41b), 의사 SRAM(29)의 어드레스를 저장하는 의사 SRAM 어드레스 레지스터(41c) 및 상태 정보를 저장하는 상태 레지스터(41d)로 이루어진다.

클럭 생성 회로(45)는 외부 발진자(63)로부터의 출력을 이용하여 기본 내부 클럭을 생성한다.

ECC 회로(55)는 플래시 메모리(60)와 섹터 버퍼(25) 사이에서 전송되는 데이터에 대해, 플래시 메모리(60)로의 데이터 기록 시에는 체크 코드의 생성(ECC 부호화 처리)을 실시하고, 플래시 메모리(60)로부터의 데이터 판독 시에는 오류 검출/정정(ECC 복호화 처리)을 실시한다.

타이밍 생성기(43)는 플래시 제어기(31) 내의 각 블록의 타이밍을 생성한다. 즉, 타이밍 생성기(43)는 CPU(70)의 클럭과는 비동기로, 클럭 생성 회로(45)에 의해 생성되는 기본 내부 클럭으로부터 플래시 메모리(60) 및 의사 SRAM(29)의 동작에 필요한 모든 타이밍을 생성한다.

플래시 제어기(31)는 CPU(70)로부터 레지스터군(41)의 각 레지스터(41a∼41d)에 기록된 각종 파라미터 및 명령에 의해, 그 동작 순차가 결정된다. 플래시 메모리(60)와 CPU(70) 사이의 데이터 전송은, 실시예 1의 경우와 마찬가지로, 섹터 버퍼(25)를 거쳐서 실시된다. 본 실시예에서는, 새롭게 PSRAM 제어기(49)를 더 탑재하여, 타이밍 생성기(43)의 제어에 따라 섹터 버퍼(25)와 의사 SRAM(29) 사이의 데이터 전송도 가능하게 하고 있다. 이에 따라 외부 CPU(70)의 부하가 경감된다.

(2.2 RAM의 동작)

이하에, ① 저장 플래시 메모리(60)로부터의 판독 동작, ② 섹터 버퍼(25)로부터 의사 SRAM의 지정 어드레스로의 섹터 데이터 전송 동작에 대하여 설명한다.

① 저장 플래시 메모리로부터의 판독 동작

CPU(70)는 판독해야 할 저장 플래시 메모리(60)의 섹터 어드레스 및 판독 명령을 레지스터군(41) 내의 섹터 어드레스 레지스터(41b) 및 명령 레지스터(41a)에 기록한다. 기록 순서는 섹터 어드레스 1 SA1, 섹터 어드레스 2 SA2, 마지막으로 명령 CMD의 순서로 기록한다. 명령 레지스터(41a)로의 기록을 어드레스 제어 회로(15) 및 모드 전환/타이밍 제어 회로(13)에 의해 검출하여, 플래시 제어기(31)로 트리거 신호를 입력한다. 이 트리거 신호에 따라, 플래시 제어기(31)의 제어에 의한 내부 동작으로 이행한다. 즉, 명령 레지스터(41a)로의 기록이 검출되면, 상태 레지스터(41d)의 동작 비트가 설정되어, CPU(70)로부터 RAM(10b)으로 액세스할 수 없게 된다. 그 후, 타이밍 생성기(43)는 명령 레지스터(41a)에 기록된 명령 코드에 따라서, 클럭 생성 회로(45)의 기준 클럭으로부터 플래시 메모리(60)의 판독에 필요한 신호 및 타이밍을 생성한다. 그 타이밍에 따라, 플래시 메모리(60)로부터 섹터 어드레스 레지스터(41b)에 설정된 섹터로부터 1섹터 분량의 데이터가 판독되고, 플래시 메모리 I/F(47)를 거쳐 데이터 버퍼(50)로 전송된다.

본 실시예에서는, 플래시 메모리(60)와 섹터 버퍼(25) 사이에 ECC 회로(55)를 구비하여, 섹터 데이터의 전송 중에 전송 데이터의 오류 검출 및 정정을 가능하게 하고 있다. 타이밍 생성기(43)를 탑재하지 않고, 제 1 실시예의 구성에 ECC 회로(55)를 부가할 수도 있지만, 그 경우, 오류 정정을 위한 추가 주기(클럭)를 외부 CPU(70)로부터의 가상 주기로 실행할 필요가 발생하기 때문에, 외부 CPU(70)의 부하가 증가한다는 결점이 발생한다. 그에 비해, 본 실시예에서는, 내부 동작에 필요한 클럭은 모두 타이밍 생성기(43)에 의해 생성되기 때문에, 이러한 문제는 발생하지 않는다.

섹터 버퍼(25)로의 전송 처리가 완료된 시점에서, 플래시 제어기(31)는 상태 레지스터(41d)의 동작 비트를 소거한다. 전송 처리 완료를 CPU(70)에 통지하기 위해서, 상태 레지스터(41d)의 동작 비트의 소거와 연동하여 발생하는 인터럽트 출력 또는 준비/동작(ready/busy) 출력을 마련해도 무방하다.

② 섹터 버퍼로부터 의사 SRAM의 지정 어드레스로의 섹터 데이터 전송

CPU(70)는 의사 SRAM(29)에서의 기록 어드레스를 의사 SRAM 어드레스 레지스터(41c)에 설정한 후, 명령 코드를 명령 레지스터(41a)에 기록한다. 명령 레지스터(41a)로의 명령 기록에 따라, 상태 레지스터(41d)의 동작 비트가 동작 상태로 설정되어, 플래시 제어기(31)가 내부 동작의 제어를 개시한다. 버스 제어 회로(17)에 의해, 섹터 버퍼(25)와 의사 SRAM(29) 사이의 버스가 접속되고, 타이밍 생성기(43)의 제어에 의해 섹터 버퍼(25) 내의 선두 데이터로부터 순차적으로 내부 버스 상에 판독되며, 또한, 의사 SRAM(29)에 대해, 지정 어드레스로부터 순차적으로 기록이 행해진다. 섹터 버퍼(25)로부터 의사 SRAM(29)으로의 데이터 전송이 완료되면, 상태 레지스터(41c)의 동작 비트가 소거된다.

이상과 같이, 본 실시예에서는, RAM(10b) 내에 저장 플래시 메모리를 제어하는 제어기(31)를 탑재하여, 저장 플래시 메모리(60), 섹터 버퍼(25) 및 의사 SRAM(29)으로의 액세스에 필요한 신호, 타이밍을 스스로 생성하도록 했다. 이에 따라, 외부 CPU(70)는 단지 전송원(轉送元) 또는 전송 목적지의 어드레스 정보와 동작 명령만을 보통의 메모리 주기로 각각의 레지스터(14b, 41a)에 기록하는 것만으로, 섹터 데이터의 전송이 RAM(10b) 내부에서 자동적으로 행해진다. 따라서, 실시예 1에 따른 효과에 부가하여, 외부 CPU(70)의 부하 경감 및 데이터의 고속 전송을 실현할 수 있다.

또한, 본 실시예에서는, 플래시 메모리(60)와 섹터 버퍼(25) 사이에 ECC 회로(55)를 마련하여, 플래시 메모리(60)와 섹터 버퍼(25) 사이의 전송 데이터에 대해 ECC 부호화/ECC 복호화 처리를 실시하도록 하고 있기 때문에, 데이터 신뢰성이 높은 메모리 시스템을 실현할 수 있다. 또, 그와 같은 ECC 회로를, 실시예 1에 따른 RAM(10a)에서도, 플래시 메모리(60)와 섹터 버퍼(25) 사이의 데이터에 대해 ECC 부호화/ECC 복호화 처리를 실시하도록 마련해도 무방하다.

또한, 본 실시예에서의 플래시 제어기(31)는 클럭에 동기하여 각종 신호를 생성하는 순서 회로(하드웨어)만으로 구성하고 있지만, 조립형 CPU 코어와 그 명령 코드를 저장한 메모리를 내장하고, 이에 의해 하드웨어를 제어하도록 해도 무방하다. 그와 같이 구성함으로써, 보다 유연하고 향상된 제어가 가능해진다.

또한, 본 실시예에서는, 클럭원(源)을 외부 발진자(63)에 의해 공급하고 있지만, 발진 회로를 RAM(10b)의 칩 상에 실장할 수도 있다.

(실시예 3)

도 12 및 도 13에, 실시예 1 및 2에서 설명한 RAM과, 저장 플래시 메모리(60)를 하나의 패키지에 저장한 MCP(Multi Chip Package)의 예를 나타낸다. 이와 같이, MCP(100a, 100b)로 함으로써, 저장 플래시 메모리(60)의 모든 신호가 CPU(70) 측의 버스로 출력되지 않고 모두 RAM(10a) 또는 RAM(10b) 내의 플래시 I/F회로(19) 또는 플래시 제어기(31)에 접속되기 때문에, 집적 회로의 핀수를 감소시킬 수 있다. 이것은 기판의 실장 면적이나 배선 패턴의 배치에 유리해지고, 휴대 전화 등의 기기의 소형화, 고밀도 실장화에 유용하다.

본 발명에 따른 제 1 반도체 기억 장치에 따르면, 외부 접속하는 비휘발성 메모리에 대한 데이터의 액세스에 필요한 제어 신호를 생성하는 인터페이스 회로를 내장하기 때문에, 랜덤 액세스 메모리와 비휘발성 메모리로 이루어지는 메모리 시스템에 있어서, 비휘발성 메모리에 대한 인터페이스 회로를 별도로 마련할 필요가 없어져, 소형, 대용량의 메모리 시스템을 실현할 수 있다.

또한, 제 1 반도체 기억 장치에 있어서, 메모리 소자를 DRAM 구성인 메모리 셀을 포함하고, 범용 비동기형의 SRAM과 호환 인터페이스 및 타이밍에 의해 액세스 가능하게 구성함으로써, 대용량 메모리 시스템을 저렴하게 실현할 수 있다.

또한, 제 1 반도체 기억 장치의 인터페이스 회로에 있어서, 비휘발성 메모리의 액세스 단위인 섹터와 동일 용량을 갖는 버퍼 메모리를 마련해도 무방하고, 이에 따라, 버퍼 메모리를 CPU의 작업 영역으로 사용할 수 있다.

또한, 버퍼 메모리를 바이트 단위로 랜덤 액세스할 수 있는 것으로 구성해도 무방하고, 이에 따라, CPU로부터의 비휘발성 메모리에 대한 랜덤 액세스가 가능해진다.

또한, 제 1 반도체 기억 장치에 있어서, 버퍼 메모리와 메모리 소자 사이에서 전송되는 데이터에 대해 오류 정정 부호의 생성, 오류 검출 및 오류 정정을 행하는 ECC 회로를 더 구비해도 관계없고, 이에 따라, 데이터의 신뢰성이 높은 메모리 시스템을 실현할 수 있다.

본 발명의 제 2 반도체 기억 장치는 CPU로부터의 명령과 비동기로, 외부 접속된 비휘발성 메모리에 대한 데이터의 액세스에 필요한 타이밍 신호 및 제어 신호를 생성하는 메모리 제어 회로를 구비한다. 이 때문에, 외부 CPU는 단지 전송원 또는 전송 목적지의 어드레스 정보와 동작 명령만을, 보통의 메모리 주기로 반도체 기억 장치에 송신하는 것만으로, 반도체 기억 장치와 외부 비휘발성 메모리간의 데이터 전송이 자동적으로 행해진다. 따라서, 제 1 반도체 기억 장치에 의한 효과에 부가하여, 외부 CPU의 부하 경감 및 데이터의 고속 전송을 더 실현할 수 있다.

제 2 반도체 기억 장치에 있어서, 메모리 소자를 DRAM 구성인 메모리 셀을 포함하고, 범용 비동기형의 SRAM과 호환 인터페이스 및 타이밍에 의해 액세스 가능하게 구성해도 무방하고, 이에 따라, 대용량 메모리 시스템을 저렴하게 실현할 수 있다.

또한, 제 2 반도체 기억 장치의 인터페이스 회로에 있어서, 비휘발성 메모리의 액세스 단위인 섹터와 동일 용량을 갖는 버퍼 메모리를 마련해도 무방하고, 이에 따라, 버퍼 메모리를 CPU의 작업 영역으로 사용할 수 있다.

또한, 버퍼 메모리를 바이트 단위로 랜덤 액세스가 가능하게 구성해도 관계없고, 이에 따라, CPU로부터의 비휘발성 메모리에 대한 랜덤 액세스가 가능해진다.

또한, 제 2 반도체 기억 장치에 있어서, 버퍼 메모리와 메모리 소자 사이에서 전송되는 데이터에 대해 오류 정정 부호의 생성, 오류 검출 및 오류 정정을 행하는 ECC 회로를 더 구비해도 무방하고, 이에 따라, 데이터의 신뢰성이 높은 메모리 시스템을 실현할 수 있다.

본 발명에 따른 제 3 반도체 기억 장치에 따르면, 반도체 기억 장치와 비휘발성 메모리를 하나의 패키지에 저장함으로써, 회로 전체의 핀수를 감소시킬 수 있어, 기판의 실장 면적이나 배선 패턴의 배치에 유리해진다. 이와 같은 반도체 기억 장치를 이용한 휴대 전화 등의 정보 기기의 소형화, 고밀도 실장화를 실현할 수 있다.

Claims

CPU로부터의 명령을 수신하여 데이터의 판독, 기록을 행하는 반도체 기억 장치로서,

소정의 액세스 단위로 데이터의 판독, 기록을 행하는 외부의 비휘발성 메모리에 접속되고, CPU로부터의 명령에 동기하여, 상기 비휘발성 메모리에 대한 데이터의 액세스에 필요한 제어 신호를 생성하는 인터페이스 회로와,

랜덤 액세스가 가능한 메모리 소자를 구비하고,

상기 CPU로부터의 명령에 따라, 상기 비휘발성 메모리 또는 상기 메모리 소자에 대해 데이터의 판독, 기록을 행하되,

상기 인터페이스 회로는, 상기 비휘발성 메모리의 액세스 단위인 섹터와 동일 용량을 갖는 버퍼 메모리를 가지며, CPU로부터의 명령에 따라, 비휘발성 메모리의 임의의 섹터와 버퍼 메모리 사이에서 데이터 전송을 가능하게 한

것을 특징으로 하는 반도체 기억 장치.
CPU로부터의 명령을 수신하여 데이터의 판독, 기록을 행하는 반도체 기억 장치로서,

소정의 액세스 단위로 데이터의 판독, 기록을 행하는 외부의 비휘발성 메모리에 접속되고, 상기 CPU로부터의 명령과 비동기로, 상기 비휘발성 메모리에 대한 데이터의 액세스에 필요한 타이밍 신호 및 제어 신호를 생성하는 메모리 제어 회로와,

랜덤 액세스가 가능한 메모리 소자를 구비하고,

상기 CPU로부터의 명령에 따라, 상기 비휘발성 메모리 또는 상기 메모리 소자에 대해 데이터의 판독, 기록을 행하되

상기 메모리 제어 회로는, 상기 비휘발성 메모리의 액세스 단위인 섹터와 동일 용량을 갖는 버퍼 메모리를 가지며, CPU로부터의 명령에 따라, 비휘발성 메모리의 임의의 섹터와 버퍼 메모리 사이에서 데이터 전송을 가능하게 한

것을 특징으로 하는 반도체 기억 장치.