DE10160089A1 - Halbleiterspeichervorrichtung - Google Patents

Abstract

Die vorliegende Erfindung schafft eine Halbleiterspeichervorrichtung, welche einfach ein Speichersystem einer großen Kapazität für ein kompaktes Informationsendgerät mit niedrigen Kosten bilden kann. Die Halbleiterspeichervorrichtung, welche eine Anweisung von einer CPU (70), Daten zu lesen und zu schreiben, empfängt, ist mit einem Flash-Speicher zum Lesen und Schreiben von Daten in vorbestimmten Zugriffseinheiten verbunden. Die Halbleiterspeichervorrichtung beinhaltet eine Flash-Schnittstellenschaltung (19) zum Erzeugen eines Steuersignals, das für einen Datenzugriff auf den Flash-Speicher (60) erforderlich ist, synchronisiert zu einer Anweisung aus der CPU (70) und einen Pseudo-SRAM (29), der als ein Speicherelement dient, auf welches beliebig zugegriffen werden kann. In Übereinstimmung mit den Anweisungen aus der CPU (70) liest die Halbleiterspeichervorrichtung Daten aus entweder dem Flash-Speicher (60) oder dem Pseudo-SRAM (29) oder schreibt Daten in diesen.

Description

Die vorliegende Erfindung betrifft ein Speichersy­ stem, das in einem kleinen Datenendgerät, wie zum Bei­ spiel einem tragbaren Telefon, verwendet wird.

Im allgemeinen weist ein Speichersystem, das in einem kleinen Datenendgerät, wie zum Beispiel einem tragbaren Telefon, verwendet wird, einen linearen Flash-Speicher zum Speichern von Anweisungscodes einer CPU und von ver­ schiedenen Daten und einen SRAM zum vorübergehenden Spei­ chern von Daten auf, die als ein Arbeitsbereich der CPU verwendet werden. Insbesondere wird in dem tragbaren Te­ lefon, dessen Fläche zum Montieren von Schaltungen stark eingeschränkt ist, ein MCP bzw. Mehrchipgehäuse verwen­ det, in welchem der lineare Flash-Speicher und der SRAM in einem Gehäuse enthalten sind.

Mit einer Erhöhung der Anzahl von Funktionen des Da­ tenendgeräts und einer Erhöhung der Geschwindigkeit eines Kommunikationsdienstes in den letzten Jahren sind Erhö­ hungen einer Kapazität des linearen Flash-Speichers und des SRAM unbedingt erforderlich und die Speicherkapazitä­ ten des linearen Flash-Speichers und des SRAM, die als Einzelelemente dienen, werden klein. Ein Flash-Speicher eines UND/NICHT-UND, welcher ein Block-(Sektor)-Zugriffs­ typ ist, der für eine Speicheranwendung einer großen Ka­ pazität geeignet ist, wird als der Flash-Speicher herge­ stellt. Jedoch gibt es, da diese Flash-Speicher aufgrund der Charakteristiken der Flash-Speicher kaum mit einem CPU-Bus verbunden werden können, Probleme, bei welchen eine spezielle Schnittstellenschaltung zusätzlich verbun­ den werden muß oder lediglich ein Zugriff mit einer nied­ rigen Geschwindigkeit durch eine Anschlußverbindung mit einer CPU erzielt werden kann. Weiterhin kann auf diese Flash-Speicher lediglich in Einheiten von Blöcken zuge­ griffen werden und auf sie kann nicht beliebig zugegrif­ fen werden. Deshalb werden Daten auf einen anderen RAM übertragen und die CPU sollte auf die Daten zugreifen, die in dem RAM gespeichert sind. Aus diesem Grund ist un­ vorteilhaft ein RAM einer großen Kapazität erforderlich.

Zum Erhöhen einer Kapazität des RAM kann ein Pseudo- SRAM, welcher sowohl eine dynamische Speicherzelle mit einem Transistor als auch einen DRAM verwendet und die gleichen Schnittstellenspezifikationen wie diejenigen ei­ nes SRAM aufweist, verwendet werden. Obgleich der Pseudo- SRAM die Kapazität erhöhen kann, bleibt das Problem einer Knappheit einer Kapazität eines Flash-Speichers immer noch.

Die vorliegende Erfindung schafft eine Halbleiter­ speichervorrichtung anstelle eines SRAM in dem Speicher­ system im Stand der Technik, um die vorhergehenden Pro­ bleme zu lösen, und ihre Aufgabe besteht darin, einfach ein Speichersystem mit einer großen Kapazität für ein kleines Informationsendgerät mit niedrigen Kosten durch Einschließen der Schnittstellenschaltung des Flash-Spei­ chers oder einer Steuerfunktion in die Halbleiterspei­ chervorrichtung und Hinzufügen der gleichen Konfiguration wie derjenigen eines DRAM zu einer Speicherzelle zu schaffen.

Eine erste Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung empfängt Anweisungen von einer CPU, Daten zu lesen oder zu schreiben. Die Halbleiter­ speichervorrichtung ist mit einem externen nichtflüchti­ gen Speicher zum Lesen oder Schreiben von Daten in einer Einheit (Zugriffseinheit) einer vorbestimmten Menge von Daten, auf die zuzugreifen ist, verbunden. Die Halblei­ terspeichervorrichtung weist eine Schnittstellenschaltung zum Erzeugen von Steuersignalen, die für einen Datenzu­ griff auf den nichtflüchtigen Speicher erforderlich sind, synchronisiert zu den Anweisungen aus der CPU und ein Speicherelement auf, auf welches beliebig zugegriffen werden kann. Daten werden in Übereinstimmung mit den An­ weisungen aus der CPU aus entweder dem nichtflüchtigen Speicher oder dem Speicherelement gelesen oder in diesen bzw. dieses geschrieben.

Da die erste Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung eine Schnittstellenschaltung zum Erzeugen eines Steuersignals enthält, das für einen Da­ tenzugriff auf einen nichtflüchtigen Speicher erforder­ lich ist, der mit einer externen Schaltung verbunden ist, muß keine andere Schnittstellenschaltung für den nicht­ flüchtigen Speicher in einem Speichersystem angeordnet sein, das durch einen Direktzugriffsspeicher und einen nichtflüchtigen Speicher gebildet ist, und kann ein kom­ paktes Speichersystem mit einer großen Kapazität reali­ siert werden.

Eine zweite Halbleiterspeichervorrichtung gemäß der Erfindung empfängt Anweisungen von einer CPU, Daten zu lesen oder zu schreiben. Die Halbleiterspeichervorrich­ tung ist mit einem externen nichtflüchtigen Speicher zum Lesen oder Schreiben von Daten in einer Einheit (Zu­ griffseinheit) einer vorbestimmten Menge von Daten, auf die zuzugreifen ist, verbunden. Die Halbleiterspeicher­ vorrichtung weist eine Speichersteuerschaltung zum Erzeu­ gen von Taktsignalen und Steuersignalen, die für einen Datenzugriff auf den nichtflüchtigen Speicher erforder­ lich sind, asynchron zu den Anweisungen aus der CPU und ein Speicherelement auf, auf welches beliebig zugegriffen werden kann. Daten werden in Übereinstimmung mit den An­ weisungen aus der CPU entweder aus dem nichtflüchtigen Speicher oder dem Speicherelement gelesen oder in diesen bzw. dieses geschrieben.

Daher kann, wenn eine externe CPU in einem normalen Speicherzyklus einfach lediglich Adressendaten und eine Betriebsanweisung einer Übertragungsquelle oder eines Übertragungsziels zu der Halbleiterspeichervorrichtung überträgt, eine Datenübertragung zwischen der Halbleiter­ speichervorrichtung und dem externen nichtflüchtigen Speicher automatisch durchgeführt werden. Deshalb können der Effekt, der durch die erste Halbleiterspeichervor­ richtung erzielt wird, und eine Verringerung einer Last der externen CPU und eine schnelle Datenübertragung rea­ lisiert werden.

In der Halbleiterspeichervorrichtung kann das Spei­ cherelement Speicherzellen mit einem DRAM-Aufbau beinhal­ ten, bei dem jede Speicherzelle einen Transistor und ei­ nen Kondensator beinhaltet. Über eine Schnittstelle, die kompatibel zu einem universellem asynchronen SRAM ist, und mit einem Takt, der an dem universellen asynchronen SRAM verfügbar ist, kann auf das Speicherelement zuge­ griffen werden. Daher kann ein Speichersystem mit einer großen Kapazität mit niedrigen Kosten realisiert werden.

In der Halbleiterspeichervorrichtung kann die Schnittstellenschaltung einen Pufferspeicher aufweisen, der eine Kapazität aufweist, die gleich einer Datengröße eines Sektors als die Zugriffseinheit des nichtflüchtigen Speichers ist, um durch eine Anweisung aus der CPU zuzu­ lassen, daß Daten zwischen einem beliebigen Sektor des nichtflüchtigen Speichers und dem Pufferspeicher übertra­ gen werden. Daher kann der Pufferspeicher als ein Ar­ beitsbereich der CPU verwendet werden.

Auf den Pufferspeicher kann in Einheiten von Bytes beliebig zugegriffen werden. Daher kann von der CPU be­ liebig auf den nichtflüchtigen Speicher zugegriffen wer­ den.

Die Halbleiterspeichervorrichtung kann weiterhin eine ECC-Schaltung zum Durchführen eines Erzeugens eines Feh­ lerkorrekturcodes, eines Fehlererfassens und einer Feh­ lerkorrektur bezüglich Daten, die zwischen dem Puffer­ speicher und dem nichtflüchtigen Speicher übertragen wer­ den, aufweisen. Daher kann ein Speichersystem realisiert werden, das eine hohe Datenzuverlässigkeit aufweist.

Die Halbleiterspeichervorrichtung kann zusammen mit dem nichtflüchtigen Speicher in einem Gehäuse unterge­ bracht sein. Daher kann die Anzahl von Anschlußstiften der gesamten Schaltung verringert werden und kann die Halbleiterspeichervorrichtung vorteilhaft an der Montage­ fläche eines Substrats oder an Verdrahtungsmustern mon­ tiert werden. Deshalb kann eine Verringerung einer Abmes­ sung einer Informationsvorrichtung, wie zum Beispiel ei­ nes tragbaren Telefons, die die Halbleiterspeichervor­ richtung verwendet, realisiert werden und kann eine Mon­ tagedichte von Schaltungen erhöht werden.

Die vorliegende Erfindung wird nachstehend anhand von Ausführungsbeispielen unter Bezugnahme auf die beilie­ gende Zeichnung näher erläutert.

Es zeigt:

Fig. 1 ein Blockschaltbild einer Halbleiterspeichervor­ richtung bzw. eines RAM gemäß einem ersten Aus­ führungsbeispiel der vorliegenden Erfindung;

Fig. 2 eine Tabelle zum Erläutern der Zustände von Be­ triebsarten des RAM entsprechenden Steuersignalen gemäß dem ersten Ausführungsbeispiel der vorlie­ genden Erfindung;

Fig. 3 ein Zeitablaufsdiagramm von Lesetakten bzw. -zeitpunkten des RAM gemäß dem ersten Ausfüh­ rungsbeispiel der vorliegenden Erfindung;

Fig. 4 ein Zeitablaufsdiagramm von Schreibtakten bzw. -zeitpunkten des RAM gemäß dem ersten Ausfüh­ rungsbeispiel der vorliegenden Erfindung;

Fig. 5 ein Zeitablaufsdiagramm der ersten Hälfte eines Lesevorgangs für einen Flash-Speicher;

Fig. 6 ein Zeitablaufsdiagramm der zweiten Hälfte des Lesevorgangs für den Flash-Speicher;

Fig. 7 ein Zeitablaufsdiagramm der ersten Hälfte eines Schreibvorgangs für den Flash-Speicher;

Fig. 8 ein Zeitablaufsdiagramm der zweiten Hälfte des Schreibvorgangs für den Flash-Speicher;

Fig. 9 ein Zeitablaufsdiagramm der ersten Hälfte eines Löschvorgangs für den Flash-Speicher;

Fig. 10 ein Zeitablaufsdiagramm der zweiten Hälfte des Löschvorgangs für den Flash-Speicher;

Fig. 11 ein Blockschaltbild einer Halbleiterspeichervor­ richtung bzw. RAM gemäß einem zweiten Ausfüh­ rungsbeispiel der vorliegenden Erfindung;

Fig. 12 ein Blockschaltbild zum Erläutern eines Aufbaus, bei welchem der RAM und der Flash-Speicher gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung in einem Mehrchipgehäuse bzw. MCP ent­ halten sind, gemäß einem dritten Ausführungsbei­ spiel der vorliegenden Erfindung; und

Fig. 13 ein Blockschaltbild zum Erläutern eines Aufbaus, bei welchem der RAM und der Flash-Speicher gemäß dem zweiten Ausführungsbeispiel der vorliegenden Erfindung in einem Mehrchipgehäuse bzw. MCP ent­ halten sind, gemäß dem dritten Ausführungsbei­ spiel der vorliegenden Erfindung.

Nachstehend erfolgt die Beschreibung eines ersten Ausführungsbeispiels der vorliegenden Erfindung.

Es folgt die Beschreibung eines Aufbaus eines RAM.

Fig. 1 zeigt den Aufbau eines RAM bzw. Direktzu­ griffspeichers gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung und Verbindungen um den RAM. Wie es in Fig. 1 gezeigt ist, wird ein RAM 10a mit einer Ver­ bindung zu einem Flash-Speicher 60 und einer CPU bzw. zentralen Verarbeitungseinheit 70 verwendet. Der RAM 10a weist einen Pseudo-SRAM 29 mit einer großen Kapazität als eine Datenspeichereinrichtung auf. Der Pseudo-SRAM 29 ist ein Speicher mit einer großen Kapazität, welcher dynami­ sche Speicherzellen mit einem Transistor mit dem gleichen Aufbau wie dem der Speicherzellen eines üblichen DRAM verwendet, der Speicherzellen aufweist, die jeweils einen Transistor und einen Kondensator beinhalten, und welcher die gleichen Schnittstellenspezifikationen wie diejenigen eines SRAM aufweist. Als ein derartiger Pseudo-SRAM ist zum Beispiel die Serie HM658512A, die von Hitachi Ltd. hergestellt wird, oder dergleichen verfügbar. Der RAM 10a weist eine Flash-Schnittstellenschaltung bzw. Flash-I/F- Schaltung 19 zum Steuern einer Datenübertragung zwischen dem RAM 10a und dem Flash-Speicher 60 auf.

Die Flash-Schnittstellenschaltung 19 beinhaltet eine Schreib/Lesesteuerschaltung bzw. R/W-Steuerschaltung 21, ein Adressenregister 23a, ein Anweisungsregister 23b, ei­ nen Sektorpuffer 25 und ein Statusregister 27.

Die R/W-Steuerschaltung 21 gibt Steuersignale aus, die für Lese- oder Schreibvorgänge für den Flash-Speicher 60 erforderlich sind.

Das Adressenregister 23a speichert eine Adresse, die von der CPU 70 empfangen wird. Das Anweisungsregister 23b speichert eine Anweisung, die von der CPU 70 empfangen wird. Das Statusregister 27 speichert eine Statusinforma­ tion, die darstellt, ob der Flash-Speicher 60 in einen Beschäftigungszustand versetzt ist oder nicht.

Der Sektorpuffer 25 ist ein Puffer zum vorübergehen­ den Speichern von Daten, die in den Flash-Speicher 60 ge­ schrieben werden, oder von Daten, die aus dem Flash-Spei­ cher 60 gelesen werden. Der RAM 10a liest oder schreibt Daten über den Sektorpuffer 25 aus dem oder in den Flash- Speicher 60. Auf Daten auf dem Sektorpuffer 25 kann von der CPU in Einheiten von Bytes beliebig zugegriffen wer­ den.

Der RAM 10a weist weiterhin verschiedene Schaltungs­ blöcke auf. Genauer gesagt weist der RAM 10a einen Ein­ gabe/Ausgabepuffer bzw. I/O-Puffer 11 zum Eingeben und Ausgeben von Daten zwischen dem I/O-Puffer 11 und der CPU 70, eine Betriebsartenumschalte/Taktsteuerschaltung 13 zum Erzeugen eines Betriebstakts eines Schaltungsblocks in dem RAM 10a, eine Adressensteuerschaltung 15 und eine Bussteuerschaltung 17 auf.

Die Betriebsartenumschalte/Taktsteuerschaltung 13 er­ zeugt Signale zum Steuern der Betriebe der Flash-I/F- Schaltung 19, des Pseudo-SRAM 29 und dergleichen in Über­ einstimmung mit einer Betriebsart, die von der CPU 70 be­ stimmt wird.

Die Adressensteuerschaltung 15 decodiert eine Adresse von der CPU 70, um zu entscheiden, ob ein Ziel, auf das zuzugreifen ist, der Flash-Speicher 60 oder der Pseudo- SRAM 29 ist.

Die Bussteuerschaltung 17 wählt entweder den Pseudo- SRAM 29 oder den Sektorpuffer 25 aus, um den ausgewählten mit dem I/O-Puffer 11 zu verbinden.

Es folgt die Beschreibung einer Funktionsweise des RAM.

Wenn Daten aus dem RAM 10a oder dem Flash-Speicher 60 gelesen oder in diesen geschrieben werden, gibt die CPU 70 Steuerdaten, eine Adresse und Daten zu dem RAM 10a aus. Der RAM 10a bestimmt aus der Adresse, die von der CPU 70 gesendet wird, ob ein Zugriff auf den Pseudo-SRAM 29 oder auf den Flash-Speicher 60 gerichtet ist, und wählt einen dieser Speicher aus, um Daten zu lesen oder zu schreiben.

In dem RAM 10a werden die Steuerinformation und die Adresse, wenn sie von der CPU 70 eingegeben werden, über den I/O-Puffer 11 zu der Betriebsartenum­ schalte/Taktsteuerschaltung 13 und der Adressensteuer­ schaltung 15 geleitet. Die Adressensteuerschaltung 15 de­ codiert die Adresse aus der CPU 70 und gibt das Decodie­ rungsergebnis zu der Betriebsartenumschalte/Taktsteuer­ schaltung 13 aus. Die Betriebsartenumschalte/Taktsteuer­ schaltung 13 betätigt irgendeines der Flash-I/F-Schaltung 19 und des Pseudo-SRAM 29 in dem RAM 10a in Übereinstim­ mung mit der Betriebsart, die von der CPU 70 bestimmt wird, und dem Decodierungsergebnis aus der Adressensteu­ erschaltung 15 und erzeugt synchronisiert zu einem Ein­ gangssignal aus der CPU 70 Taktsignale, mit welchen die Flash-I/F-Schaltung 19 oder der Pseudo-SRAM 29 arbeiten.

Bei einem Zugriff auf den Flash-Speicher 60 erzeugt die Flash-I/F-Schaltung 19 Steuersignale, die für den Zu­ griff auf den Flash-Speicher 60 erforderlich sind, in der R/W-Steuerschaltung 21. Die bestimmte Adresse von der CPU 70 und eine Anweisung an den Flash-Speicher 60 werden von dem Adressenregister 23a bzw. dem Anweisungsregister 23b empfangen. Die Flash-I/F-Schaltung 19 gibt die Steuersig­ nale, die von der R/W-Steuerschaltung 21 erzeugt werden, zu dem Flash-Speicher 60 aus.

Ein Schreib/Lesevorgang bezüglich des Flash-Speichers 60 wird über den Sektorpuffer 25 durchgeführt. Ein Um­ schalten des Busses des Pseudo-SRAM 29 und der Flash-I/F- Schaltung 19 in dem RAM 10a wird von der Bussteuerschal­ tung 17 in Übereinstimmung mit einem Ausgangssignal aus der Betriebsartenumschalte/Taktsteuerschaltung 13 gesteu­ ert. Die Statusinformation des Flash-Speichers 60 wird in dem Statusregister 27 in der Flash-I/F-Schaltung 19 ge­ speichert und kann über das Statusregister 27 gelesen werden.

Fig. 2 zeigt die Werte von Steuersignalen in ver­ schiedenen Betriebsarten des RAM 10a. Wie es in Fig. 2 gezeigt ist, werden die folgenden Vorgänge durch eine Kombination von Steuersignalen (/CS1, /CS2, /Flash, /WE, /OE, /RFSH) realisiert.

• 1. Ein Lese/Schreib/Auffrischungsvorgang für den Pseudo-SRAM 29.
• 2. Ein Lese/Schreibvorgang für den Sektorpuffer 25.
• 3. Ein Lese/Schreib/Auffrischungsvorgang für den Flash-Speicher 60.

Die Vorgänge (1) bis (3) werden nachstehend beschrie­ ben. Die jeweiligen Steuersignale weisen die folgenden Bedeutungen auf:
/CS1: Auswählen des Pseudo-SRAM 29 als ein Objekt, auf das zuzugreifen ist.
/CS2: Auswählen des Sektorpuffers 25 als ein Ob­ jekt, auf das zuzugreifen ist.
/Flash: Auswählen des Flash-Speichers 60 als ein Ob­ jekt, auf das zuzugreifen ist.
/WE: Bestimmen eines Datenschreibvorgangs.
/OE: Bestimmen eines Datenlesevorgangs.
/RFSH: Bestimmen eines Auffrischungsvorgangs des Pseudo-SRAM 29.

In diesem Fall bedeutet das Symbol "/" der jeweiligen Steuersignale, daß die Vorgänge in einem aktiv niedrigen Zustand durchgeführt werden.

(1) Lese/Schreib/Auffrischungsvorgang für den Pseudo- SRAM

Wenn das Steuersignal /CS1 aktiv ("L") gemacht wird, kann der Lese/Schreibvorgang für den Pseudo-SRAM 29 durchgeführt werden. Genauer gesagt wird das Steuersignal /CS1 auf "L" gesetzt und wird das Steuersignal /OE auf "L" gesetzt, so daß ein Lesevorgang durchgeführt werden kann. Zu diesem Zeitpunkt sind in einem Fall, in dem die Speicherkapazität des Pseudo-SRAM 29 auf 16 Mb bzw. Mega­ bit (2M Wort × 8 Bit) festgelegt ist, 21 Adresseneingänge A0 bis A20 erforderlich. Diese Adresseneingänge können mit einem Takt gelesen/geschrieben werden, der gleich zu dem eines üblichen asynchronen SRAM ist. Wenn das Steuer­ signal /RFSH in einem Zustand, in welchem das Steuersig­ nal /CS1 inaktiv ("H") ist, auf "L" gesetzt wird, wird automatisch eine dynamische Speicherzelle mit einem Tran­ sistor aufgefrischt.

Fig. 3 zeigt ein Zeitablaufsdiagramm von Lesetakten. Gültige Daten werden aus dem Pseudo-SRAM 29 zu Datenbus­ sen DQ0 zu DQ7 ausgegeben, wenn gültige Adressen an den Adresseneingängen A0 bis A20 gesetzt sind, das Steuersig­ nal /CS1 zu "L" geht und das Steuersignal /OE zu "L" geht (/WE geht zu "H").

Fig. 4 zeigt ein Zeitablaufsdiagramm von Schreibtak­ ten. Gültige Daten auf den Datenbussen DQ0 bis DQ7 werden in den Pseudo-SRAM 29 geschrieben, wenn gültige Adressen an den Adresseneingängen A0 bis A20 gesetzt sind, das Steuersignal /CS1 zu "L" geht und das Steuersignal /wE zu "L" geht (/OE geht zu "H").

(2) Lese/Schreibvorgang für den Sektorpuffer

Ein Zugriff auf den Sektorpuffer 25 wird durch das Steuersignal /CS2 gesteuert. Genauer gesagt kann, wenn das Steuersignal /CS2 auf "L" gesetzt wird und das Steu­ ersignal /OE auf "L" gesetzt wird, ein Lesevorgang durch­ geführt werden. Wenn das Steuersignal /CS2 auf "L" ge­ setzt wird und das Steuersignal /WE auf "L" gesetzt wird, kann ein Schreibvorgang durchgeführt werden. Die Kapazi­ tät des Sektorpuffers 25 ist gleich der Sektorgröße des Flash-Speichers 60. Wenn ein Flash-Speicher eines UND- Typs, der 256 Mb bzw. Megabit aufweist, als der Flash- Speicher 60 verwendet wird, beträgt die Sektorpuffergröße 2112 B (Bytes). Aus diesem Grund sind 12 Adresseneingänge A0 bis A11 erforderlich.

(3) Lese/Schreib/Löschvorgang für den Flash-Speicher

In diesem Ausführungsbeispiel werden alle Vorgänge eines Datenlesens aus dem und eines Datenschreibens in den Flash-Speicher 60 über den Sektorpuffer 25 durchge­ führt. Um auf den Flash-Speicher 60 zuzugreifen, wird das Steuersignal /Flash auf einen aktiven Zustand ("L") ge­ setzt.

In diesem Fall wird, wenn die CPU 70 für einen Lese/Schreibvorgang usw. auf den Flash-Speicher 60 zu­ greift, der Zugriff durch einen Zugriff auf ein Datenre­ gister durchgeführt, welches ein logisch vorgesehenes Re­ gister ist. Dem Datenregister ist eine vorbestimmte Adresse zugewiesen, durch welche das Datenregister lo­ gisch erkannt werden kann. Wenn Daten in den Flash-Spei­ cher 60 geschrieben oder aus diesem gelesen werden, be­ stimmt die CPU 70 eine Adresse, die dem Datenregister zu­ gewiesen ist, um ein Datenlesen und Datenschreiben durch­ zuführen. Unter Verwendung eines Steuersignals und eines Takts aus der CPU 70 zu diesem Zeitpunkt wird ein Steuern für eine Datenübertragung zwischen dem Sektorpuffer 25 und dem Flash-Speicher 60 durchgeführt.

Als nächstes wird nachstehend ein Lesevorgang unter Verwendung der Zeitablaufsdiagramme beschrieben, die in den Fig. 5 und 6 gezeigt sind. Die Zeitablaufsdia­ gramme in den Fig. 5 und 6 verwenden gemeinsam eine Zeitachse. In jedem der Zeitablaufsdiagramme stellt ein Signal mit einer Notation von "F-" den Signalnamen des Flash-Speichers 60 dar, welcher mit der Flash-I/F-Schal­ tung 19 verbunden ist.

Bei einem Lesevorgang des Flash-Speichers 60 wird das Steuersignal /Flash aktiv ("L") gemacht und werden eine Leseanweisung (CMD1) für den Flash-Speicher 60 und eine Sektoradresse (Add) zum Zugreifen auf den Flash-Speicher 60 in ein Adressen/Anweisungsregister 23 geschrieben. Da 16k Sektoren von 2 kB in einem Flash-Speicher eines UND- Typs von 256 Mb vorhanden sind, sind Sektoradressen (A0 bis A13) geteilt, um in zwei Stufen eingegeben zu werden. In dem Beispiel in Fig. 5 ist die Adresse in eine Sekto­ renadresse SA1 und eine Sektorenadresse SA2 geteilt, die einzugeben sind.

Danach erzeugt die R/W-Steuerschaltung 21 der Flash- I/F-Schaltung 19 synchronisiert zu einem Lesezyklus (/OE- Signal) von 2 k-mal für ein Datenregister aus der CPU 70 ein SC-(serielles Takt)-Signal (das in Fig. 6 durch F-SC dargestellt ist und den invertierten Wert des Steuersig­ nals /OE aufweist) an dem Flash-Speicher des UND-Typs, und Lesedaten (D0, D1, . . ., D2111) werden auf einen Da­ tenbus (F-IO) der Flash-I/F-Schaltung 19 ausgegeben. Gleichzeitig werden die Daten auf diesem Bus bei der an­ steigenden Flanke eines Schreibsignals (/B-WE, internes Signal) an dem Sektorpuffer 25, das durch das Steuersig­ nal /OE erzeugt wird, in den Sektorpuffer 25 geschrieben. Während des Zugriffs von der CPU 70 auf das Datenregister wird ein CPU-Datenbus (DQ0 bis DQ7) in einen Zustand ei­ ner hohen Impedanz versetzt, wobei keine Daten ausgegeben werden. Auf diese Weise werden die Daten eines be­ stimmten Sektors des Flash-Speichers 60 zu dem Sektor­ puffer 25 des RAM 10a übertragen.

Ein Schreibvorgang in den Flash-Speicher 60 wird nachstehend unter Verwendung der Zeitablaufsdiagramme, die in den Fig. 7 und 8 gezeigt sind, beschrieben. Die Zeitablaufsdiagramme in den Fig. 7 und 8 verwenden ge­ meinsam eine Zeitachse.

In dem Fall eines Schreibvorgangs werden wie bei dem Lesevorgang eine Schreibanweisung (CMD2) und eine Sektor­ adresse, die als ein Schreibziel dient, eingegeben, wird ein Lesesignal (/B-OE) des Sektorpuffers 25 synchroni­ siert zu einem Schreibzyklus von der CPU 70 in ein Daten­ register, das heißt das Steuersignal /WE, erzeugt und werden die Daten auf dem Sektorpuffer 25 aufeinanderfol­ gend von der Startadresse zu dem Datenbus (F-IO) der Flash-I/F-Schaltung 19 ausgegeben. Durch ein SC-Signal (F-SC) des Flash-Speichers des UND-Typs, das aus dem Steuersignal /WE von der CPU 70 erzeugt wird, werden Da­ ten (D0, D1, . . ., D2111) auf dem Bus (F-IO) in einen be­ stimmten Sektor des Flash-Speichers des UND-Typs ge­ schrieben. In dem Flash-Speicher des UND-Typs werden zu schreibende Daten an der ansteigenden Flanke des SC-Sig­ nals verriegelt. Aus diesem Grund muß, wenn das SC-Signal aus dem Steuersignal /WE von der CPU 70 erzeugt wird, das invertierte Signal des Steuersignals /WE derart erzeugt werden, daß das invertierte Signal um eine Zugriffszeit des Sektorpuffers 25 verzögert ist.

Ein Sektor von Daten, welche bei einem Datenschreiben von Daten von der CPU 70 in das Datenregister eingegeben werden, sind Scheindaten welche nicht tatsächlich in ent­ weder den Sektorpuffer 25 oder den Flash-Speicher 60 ge­ schrieben werden. Bei dem Schreibvorgang in den Flash- Speicher des UND-Typs ist eine Anweisung (CMD3 in den Fig. 6 und 7) zum Bestimmen eines Starts eines Programms an dem Flash-Speicher des UND-Typs erforderlich, nachdem ein Sektor von Daten (2112 B) eingegeben worden ist.

Ein Löschvorgang an dem Flash-Speicher 60 wird unter Verwendung der Zeitablaufsdiagramme beschrieben, die in den Fig. 9 und 10 gezeigt sind. Die Zeitablaufsdia­ gramme in den Fig. 9 und 10 verwenden gemeinsam eine Zeitachse.

Der Löschvorgang (in den Fig. 9 und 10 gezeigt) wird nicht von einer Dateneingabe oder Datenausgabe be­ gleitet. In einem Flash-Speicher eines UND-Typs wird der Löschvorgang gestartet, wenn wie bei einem Lese/Schreibvorgang eine Löschanweisung (CMD4) in das An­ weisungsregister 23b geschrieben wird, die Adresse eines zu löschenden Sektors in das Adressenregister 23a ge­ schrieben wird und dann eine Anweisung (CMD5) zum Bestim­ men des Starts des Löschvorgangs in das Anweisungsregi­ ster 23b geschrieben wird.

Der allgemeine Schreib/Löschvorgang des Flash-Spei­ chers erfordert eine Zeit in der Größenordnung einer ms (Millisekunde). In einem Flash-Speicher eines UND-Typs von 256 Mb sind eine Schreibzeit und eine Löschzeit (Standardzeit) pro Sektor 2,5 ms bzw. 1 ms. Wenn die Sta­ tusdaten des Flash-Speichers abgerufen werden, ist die Beendigung des Schreib/Löschvorgangs bekannt. In diesem Ausführungsbeispiel kann unter Bezugnahme auf das Status­ register 27 in der Flash-I/F-Schaltung 19 die Statusin­ formation des Flash-Speichers 60 gelesen werden.

Wie es zuvor beschrieben worden ist, ist in diesem Ausführungsbeispiel die Flash-I/F-Schaltung 19 in dem RAM 10a enthalten und wird ein Signal, das zum Zugreifen auf den Flash-Speicher 60 erforderlich ist, von der Flash- I/F-Schaltung 19 aus einem Signal erzeugt, das bei einem Speicherzugriff von der CPU 70 in den RAM 10a eingegeben wird, so daß auf den Flash-Speicher 60 zugegriffen werden kann. Daher kann von der CPU 70 einfach auf den Flash- Speicher 60 zugegriffen werden.

Ein Dateneingabe/Ausgabevorgang zwischen der CPU und dem Flash-Speicher 60 wird über den Sektorpuffer 25 durchgeführt, der die gleiche Größe wie die Sektorgröße des Flash-Speichers 60 aufweist, der in dem RAM 10a ange­ ordnet ist, und auf den Sektorpuffer 25 kann von der CPU 70 beliebig zugegriffen werden. Dies läßt zu, daß der Sektorpuffer 25 als ein Arbeitsbereich der CPU 70 verwen­ det wird.

Weiterhin kann, da ein Hauptspeicherbereich des RAM 10a durch einen Pseudo-SRAM gebildet ist, der eine dyna­ mische Speicherzelle mit einem Transistor aufweist, ein RAM einer großen Kapazität mit niedrigen Kosten reali­ siert werden.

Nachstehend erfolgt die Beschreibung eines zweiten Ausführungsbeispiels der vorliegenden Erfindung.

In dem vorhergehenden ersten Ausführungsbeispiel der vorliegenden Erfindung wird ein Beispiel beschrieben, bei welchem die Flash-I/F-Schaltung 19, die in dem RAM 10a angordnet ist, Signale, die erforderlich sind, um auf den Flash-Speicher 60 zuzugreifen, der mit dem RAM 10a ver­ bunden ist, und die Takte der Zugriffe unter Verwendung des Takts eines Zugriffs von der CPU 70 auf den RAM 10a, das heißt synchronisiert zu dem Zeitpunkt eines Takts der CPU 70, erzeugt. Im Gegensatz dazu empfängt der RAM des zweiten Ausführungsbeispiels der vorliegenden Erfindung lediglich eine Sektoradresse und eine Betriebsanweisung von der CPU 70 an dem Flash-Speicher 60, um ein Eingangs­ signal und einen Takt des Flash-Speichers 60 selbst zu erzeugen. Genauer gesagt führt der RAM dieses zweiten Ausführungsbeispiels der vorliegenden Erfindung einen Da­ tenzugriff auf den Flash-Speicher 60 asynchron zu einer Zugriffsanweisung von der CPU 70 durch.

Es folgt die Beschreibung eines Aufbaus eines RAM.

Fig. 11 zeigt ein funktionales Blockschaltbild des RAM gemäß diesem zweiten Ausführungsbeispiel der vorlie­ genden Erfindung. Wie es in Fig. 11 gezeigt ist, weist ein RAM 10b eine Flash-Steuereinrichtung 31 zum Erzeugen von Steuersignalen und eines Takts auf, die für Betriebe eines Flash-Speichers 60 und eines Pseudo-SRAM 29 erfor­ derlich sind.

Die Flash-Steuereinrichtung 31 weist eine Bussteuer­ schaltung 17, einen Sektorpuffer 25, eine Gruppe von Re­ gistern 41, einen Taktgenerator 43, eine Takterzeugungs­ schaltung 45, eine Flash-Speicherschnittstelle bzw. Flash-Speicher-I/F 47, eine Pseudo-SRAM-Steuereinrichtung 49 und eine ECC-Schaltung 55 auf. Die Flash-Steuerein­ richtung 31 ist durch lediglich eine sequentielle Schal­ tung (Hardware) zum Erzeugen von verschiedenen Signalen synchronisiert zu dem Takt gebildet.

Der RAM 10b weist Auswahleinrichtungen 51 und 53 zum Umschalten von Adressen- und Steuerdaten auf, welche in den Pseudo-SRAM 29 eingegeben werden. Die Auswahleinrich­ tungen 51 und 53 schalten die Adressen- und Steuerdaten, welche in den Pseudo-SRAM 29 eingegeben werden, in einem Datenübertragungsvorgang zwischen dem Pseudo-SRAM 29 und dem Flash-Speicher 60 und in den anderen Datenübertra­ gungsvorgängen um.

Die Gruppe von Registern 41 beinhaltet ein Anwei­ sungsregister 41a, das eine Anweisung von einer CPU 70 speichert, ein Sektoradressenregister 41b, das eine Sek­ toradresse des Flash-Speichers 60 speichert, ein Pseudo- SRAM-Adressenregister 41c, das eine Adresse des Pseudo- SRAM 29 speichert, und ein Statusregister 41d, das eine Statusinformation speichert.

Die Takterzeugungsschaltung 45 erzeugt einen internen Grundtakt auf der Grundlage eines Ausgangssignals aus ei­ nem externen Oszillator 63.

Die ECC-Schaltung 55 führt ein Erzeugen eines Über­ prüfungscodes bei einem Datenschreiben in den Flash-Spei­ cher 60 (ein ECC-Codierungsverfahren) durch und führt eine Fehlererfassung/korrektur bei einem Datenlesen (ein ECC-Decodierverfahren) für die Daten durch, die zwischen dem Flash-Speicher und dem Sektorpuffer 25 übertragen werden.

Der Taktgenerator 43 erzeugt Takte der jeweiligen Blöcke in der Flash-Steuereinrichtung 31. Genauer gesagt erzeugt der Taktgenerator 43 alle Takte, die für Betriebe des Flash-Speichers 60 und des Pseudo-SRAM 29 erforder­ lich sind, aus den internen Grundtakten, die von der Takterzeugungsschaltung 45 erzeugt werden, asynchron zu dem Takt der CPU 70.

Die Flash-Steuereinrichtung 31 bestimmt ihre Be­ triebsfolge auf der Grundlage von verschiedenen Parame­ tern und verschiedenen Anweisungen, welche von der CPU 70 in Register 41a bis 41d der Registergruppe 41 geschrieben werden. Eine Datenübertragung zwischen dem Flash-Speicher 60 und der CPU wird wie in dem ersten Ausführungsbeispiel der vorliegenden Erfindung über den Sektorpuffer 25 durchgeführt. Weiterhin ist in diesem zweiten Ausfüh­ rungsbeispiel der vorliegenden Erfindung die Pseudo-SRAM- Steuereinrichtung 49 neu angeordnet, um eine Datenüber­ tragung zwischen dem Sektorpuffer 25 und dem Pseudo-SRAM 29 unter dem Steuern des Taktgenerators 43 zuzulassen. Daher kann eine Last bezüglich der CPU 70 verringert wer­ den.

Es folgt die Beschreibung einer Funktionsweise eines RAM.

Es wird nachstehend eine Beschreibung (1) eines Lese­ vorgangs aus dem Flash-Speicher 60 und (2) eines Sektor­ datenübertragungsvorgangs von dem Sektorpuffer 25 zu ei­ ner bestimmten Adresse des Pseudo-SRAM gegeben.

(1) Lesevorgang aus dem Flash-Speicher

Die CPU 70 schreibt Sektoradressen und Leseanweisun­ gen des Flash-Speichers 60, die zu lesen sind, in das Sektoradressenregister 41b und das Anweisungsregister 41a in der Registergruppe 41. Bezüglich der Schreibabfolge werden eine Sektoradresse 1 (SA1), eine Sektoradresse 2 (SA2) und schließlich eine Anweisung (CMD) in dieser Ab­ folge geschrieben. Die Adressensteuerschaltung 15 und die Betriebsartenumschalte/Taktsteuerschaltung 13 erfaßt ei­ nen Schreibvorgang in das Anweisungsregister 41a, um der Flash-Steuereinrichtung 31 ein Auslösesignal zuzuführen. Dieses Auslösesignal startet einen internen Betrieb, der von der Flash-Steuereinrichtung 31 gesteuert wird. Ge­ nauer gesagt wird, wenn der Schreibvorgang in dem Anwei­ sungsregister 41a erfaßt wird, das Beschäftigungsbit des Statusregisters 41d gesetzt und wird ein Zugriff von der CPU 70 auf den RAM 10b unmöglich. Danach erzeugt der Taktgenerator 43 Signale und Takte, die für einen Lese­ vorgang des Flash-Speichers 60 erforderlich sind, aus ei­ nem Referenztakt der Takterzeugungsschaltung 45 in Über­ einstimmung mit einer Anweisung, die in das Anweisungsre­ gister 41a geschrieben wird. Gemäß den Takten wird ein Sektor von Daten aus einem Sektorsatz in dem Sektoradres­ senregister 41b aus dem Flash-Speicher 60 gelesen und werden die gelesenen Daten über die Flash-Speicher-I/F 47 zu dem Sektorpuffer 25 übertragen.

In diesem zweiten Ausführungsbeispiel der vorliegen­ den Erfindung ist die ECC-Schaltung 55 zwischen dem Flash-Speicher 60 und dem Sektorpuffer 25 vorgesehen, welche eine Fehlererfassung und -korrektur von Übertra­ gungsdaten während eines Übertragens der Sektordaten zu­ läßt. Die ECC-Schaltung 55 kann zu dem Aufbau des ersten Ausführungsbeispiels der vorliegenden Erfindung hinzuge­ fügt werden, bei welchem der Taktgenerator 43 nicht vor­ gesehen ist. In diesem Fall muß ein zusätzlicher Zyklus (Takt) für eine Fehlerkorrektur in einem Scheinzyklus ausgeführt werden, der von der externen CPU 70 zugeführt wird. Deshalb erhöht sich unvorteilhaft eine Last bezüg­ lich der externen CPU 70. Im Gegensatz dazu tritt in die­ sem zweiten Ausführungsbeispiel der vorliegenden Erfin­ dung, da alle Takte, die für einen internen Betrieb er­ forderlich sind, von dem Taktgenerator 43 erzeugt werden, kein derartiges Problem auf.

Nach einer Beendigung des Übertragungsverfahrens zu dem Sektorpuffer 25 löscht die Flash-Steuereinrichtung 31 das Beschäftigungsbit des Statusregisters 41d. Um die CPU 70 über die Beendigung des Übertragungsverfahrens zu un­ terrichten, kann eine Unterbrechungsausgabe oder eine Lese/Beschäftigungsausgabe, die in Verbindung mit einem Löschen des Beschäftigungsbits des Statusregisters 41b erzeugt wird, vorgesehen sein.

(2) Übertragung von Sektordaten von dem Sektorpuffer zu einer bestimmten Adresse des Pseudo-SRAM

Die CPU 70 setzt eine Schreibadresse in den Pseudo- SRAM 29 in dem Pseudo-SRAM-Adressenregister 41c und schreibt dann einen Anweisungscode in das Anweisungsregi­ ster 41a. Die Anweisung, die in das Anweisungsregister 41a geschrieben wird, setzt das Beschäftigungsbit des Statusregisters 41d auf einen Beschäftigungszustand und nachfolgend startet die Flash-Steuereinrichtung 31 das Steuern eines internen Betriebs. Die Bussteuerschaltung 17 verbindet einen Bus zwischen dem Sektorpuffer 25 und dem Pseudo-SRAM 29. Startdaten in dem Sektorpuffer 25 werden aufeinanderfolgend unter dem Steuern des Taktgene­ rators 43 auf dem internen Bus gelesen. Gleichzeitig wer­ den Daten aufeinanderfolgend von einer bestimmten Adresse in den Pseudo-SRAM 29 geschrieben. Nach einer Beendigung der Datenübertragung von dem Sektorpuffer 25 zu dem Pseudo-SRAM 29 wird das Beschäftigungsbit des Statusregi­ sters 41c gelöscht.

Wie es zuvor beschrieben worden ist, ist in diesem zweiten Ausführungsbeispiel der vorliegenden Erfindung die Flash-Steuereinrichtung 31 zum Steuern des Flash- Speichers in dem RAM 10b vorgesehen, so daß der RAM 10b Signale und Takte, die zum Zugreifen auf den Flash-Spei­ cher 60, den Sektorpuffer 25 und den Pseudo-SRAM 29 er­ forderlich sind, selbst erzeugt. Daher kann die CPU 70 einfach lediglich Adressendaten einer Übertragungsquelle oder eines Übertragungsziels und eine Betriebsanweisung in die jeweiligen Register 41b und 41a synchronisiert zu einem normalen Speicherzyklus schreiben, um dadurch zuzu­ lassen, daß Sektordaten automatisch zu dem RAM 10b über­ tragen werden. Deshalb können zusätzlich zu dem Effekt, der von dem ersten Ausführungsbeispiel der vorliegenden Erfindung erzielt wird, eine Verringerung einer Last der externen CPU 70 und eine schnellere Datenübertragung er­ zielt werden.

Weiterhin ist in diesem zweiten Ausführungsbeispiel der vorliegenden Erfindung die ECC-Schaltung 55 zwischen dem Flash-Speicher 60 und dem Sektorpuffer 25 angeordnet und werden daher Übertragungsdaten zwischen dem Flash- Speicher 60 und dem Sektorpuffer 25 einem ECC-Codier/ECC- Decodierverfahren unterzogen. Dies läßt zu, daß das Spei­ chersystem eine hohe Datenzuverlässigkeit aufweist. Eine derartige ECC-Schaltung kann derart in dem RAM 10a ange­ ordnet sein, daß ein ECC-Codier/ECC-Decodierverfahren be­ züglich Daten durchgeführt wird, die zwischen dem Flash- Speicher 60 und dem Sektorpuffer 25 übertragen werden.

Die Flash-Steuereinrichtung 31 ist in diesem zweiten Ausführungsbeispiel der vorliegenden Erfindung durch le­ diglich sequentielle Schaltungen (Hardware) zum Erzeugen von verschiedenen Signalen synchronisiert zu Takten ge­ bildet. Jedoch kann die Flash-Steuereinrichtung 31 in ei­ nem eingebauten CPU-Kern und einem Speicher enthalten sein, der die Anweisungscode des CPU-Kerns speichert, um die Hardware zu steuern. Bei diesem Aufbau kann ein flexibleres und fortschrittlicheres Steuern durchgeführt werden.

In diesem zweiten Ausführungsbeispiel der vorliegen­ den Erfindung kann, obgleich eine Taktquelle durch den externen Oszillator 63 vorgesehen wird, eine Oszillati­ onsschaltung auf den Chip des RAM 10b montiert sein.

Nachstehend erfolgt die Beschreibung eines dritten Ausführungsbeispiels der vorliegenden Erfindung.

Die Fig. 12 und 13 zeigen Beispiele von MCPs (Mehrchipgehäusen), in welchem jeder RAM, der in dem er­ sten oder zweiten Ausführungsbeispiel der vorliegenden Erfindung beschrieben ist, und die Flash-Speicher 60 in einem Gehäuse bzw. dem gleichen Gehäuse untergebracht sind. Ein Verwenden von derartigen MCPs 100a und 100b läßt zu, daß alle Signale des Flash-Speichers 60 der Flash-I/F-Schaltung 19 oder der Flash-Steuereinrichtung 31 in dem RAM 10a oder 10b zugeführt werden, ohne zu dem Bus der CPU 70 ausgegeben zu werden. Deshalb kann die An­ zahl von Anschlußstiften der integrierten Schaltung ver­ ringert werden. Diese Aufbauten weisen Vorteile bezüglich Montagebereichen von Substraten oder bezüglich Verdrah­ tungsmustern auf. Deshalb sind diese Aufbauten nützlich, um die Abmessungen von elektrischen Vorrichtungen, wie zum Beispiel tragbaren Telefonen, zu verringern und um Komponenten mit einer hohen Dichte auf die Vorrichtungen zu montieren.

Wie es zuvor beschrieben worden ist, schafft die vor­ liegende Erfindung eine Halbleiterspeichervorrichtung, welche einfach ein Speichersystem einer großen Kapazität für ein kompaktes Informationsendgerät mit niedrigen Ko­ sten bilden kann. Die Halbleiterspeichervorrichtung, wel­ che eine Anweisung von einer CPU, Daten zu lesen und zu schreiben, empfängt, ist mit einem Flash-Speicher zum Le­ sen und Schreiben von Daten in vorbestimmten Zugriffsein­ heiten verbunden. Die Halbleiterspeichervorrichtung bein­ haltet eine Flash-Schnittstellenschaltung zum Erzeugen eines Steuersignals, das für einen Datenzugriff auf den Flash-Speicher erforderlich ist, synchronisiert zu einer Anweisung aus der CPU und einen Pseudo-SRAM, der als ein Speicherelement dient, auf welches beliebig zugegriffen werden kann. In Übereinstimmung mit den Anweisungen aus der CPU liest die Halbleiterspeichervorrichtung Daten aus entweder dem Flash-Speicher oder dem Pseudo-SRAM oder schreibt Daten in diesen.

Claims (11)

1. Halbleiterspeichervorrichtung (10a), welche An­ weisungen von einer CPU (70), Daten zu lesen oder zu schreiben, empfängt, wobei die Halbleiterspeichervorrich­ tung (10a) mit einem externen nichtflüchtigen Speicher (60) zum Lesen oder Schreiben von Daten in einer Einheit einer vorbestimmten Menge von Daten, auf die zuzugreifen ist, verbunden ist, dadurch gekennzeichnet, daß:
die Halbleiterspeichervorrichtung (10a) eine Schnitt­ stellenschaltung (19) zum Erzeugen von Steuersignalen, die für einen Datenzugriff auf den nichtflüchtigen Spei­ cher (60) erforderlich sind, synchronisiert zu den Anwei­ sungen aus der CPU (70) und ein Speicherelement (29) auf­ weist, auf welches beliebig zugegriffen werden kann; und
die Daten in Übereinstimmung mit den Anweisungen aus der CPU (70) aus entweder dem nichtflüchtigen Speicher (60) oder dem Speicherelement (29) gelesen oder in diesen bzw. dieses geschrieben werden.

2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das Speicherelement (29) Speicherzellen mit einem DRAM-Aufbau beinhaltet, bei dem jede Speicherzelle einen Transistor und einen Kondensator beinhaltet, und über eine Schnittstelle, die kompatibel zu einem universellen asynchronen SRAM ist, und mit einem Takt, der an dem universellen asynchronen SRAM verfügbar ist, auf das Speicherelement zugegriffen werden kann.

3. Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Schnittstellen­ schaltung (19) einen Pufferspeicher (25) aufweist, der eine Kapazität aufweist, die gleich einer Datengröße ei­ nes Sektors ist, welche die Einheit einer vorbestimmten Menge von Daten, auf die zuzugreifen ist, des nichtflüch­ tigen Speichers (60) ist, um durch eine Anweisung aus der CPU (70) zuzulassen, daß Daten zwischen einem beliebigen Sektor des nichtflüchtigen Speichers (60) und dem Puffer­ speicher (25) übertragen werden.

4. Halbleiterspeichervorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß in Einheiten von Bytes belie­ big auf den Pufferspeicher (25) zugegriffen werden kann.

5. Halbleiterspeichervorrichtung nach Anspruch 3, gekennzeichnet durch eine ECC-Schaltung (55) zum Durch­ führen eines Erzeugens eines Fehlerkorrekturcodes, einer Fehlererfassung und einer Fehlerkorrektur bezüglich Da­ ten, die zwischen dem Pufferspeicher (25) und dem nicht­ flüchtigen Speicher (26) übertragen werden.

6. Halbleiterspeichervorrichtung (10b), welche An­ weisungen von einer CPU (70), Daten zu lesen oder zu schreiben, empfängt, wobei die Halbleiterspeichervorrich­ tung (10b) mit einem externen nichtflüchtigen Speicher (60) zum Lesen oder Schreiben von Daten in einer Einheit einer vorbestimmten Menge von Daten, auf die zuzugreifen ist, verbunden ist, dadurch gekennzeichnet, daß:
die Halbleiterspeichervorrichtung (10b) eine Spei­ chersteuerschaltung (31) zum Erzeugen von Taktsignalen und Steuersignalen, die für einen Datenzugriff auf den nichtflüchtigen Speicher erforderlich sind, asynchron zu den Anweisungen aus der CPU und ein Speicherelement (29) aufweist, auf welches beliebig zugegriffen werden kann; und
die Daten in Übereinstimmung mit den Anweisungen aus der CPU (70) aus entweder dem nichtflüchtigen Speicher (60) oder dem Speicherelement (29) gelesen oder in diesen bzw. dieses geschrieben werden.

7. Halbleiterspeichervorrichtung nach Anspruch 6, dadurch gekennzeichnet, daß das Speicherelement (29) Speicherzellen mit einem DRAM-Aufbau beinhaltet, bei dem jede Speicherzelle einen Transistor und einen Kondensator beinhaltet, und über eine Schnittstelle, die kompatibel zu einem universellen asynchronen SRAM ist, und mit einem Takt, der an dem universellen SRAM verfügbar ist, auf das Speicherelement zugegriffen werden kann.

8. Halbleiterspeichervorrichtung nach Anspruch 6 oder 7, dadurch gekennzeichnet, daß die Speichersteuer­ schaltung (31) einen Pufferspeichel (50) aufweist, der eine Kapazität aufweist, die gleich einer Datengröße ei­ nes Sektors ist, welche die Einheit einer vorbestimmten Menge von Daten, auf die zuzugreifen ist, des nichtflüch­ tigen Speichers (60) ist, um durch eine Anweisung aus der CPU (70) zuzulassen, daß Daten zwischen einem beliebigen Sektor des nichtflüchtigen Speichers (60) und dem Puffer­ speicher (50) übertragen werden.

9. Halbleiterspeichervorrichtung nach Anspruch 8, dadurch gekennzeichnet, daß in Einheiten von Bytes belie­ big auf den Pufferspeicher zugegriffen werden kann.

10. Halbleiterspeichervorrichtung nach Anspruch 8, gekennzeichnet durch eine ECC-Schaltung (55) zum Durchführen eines Erzeugens eines Fehlerkorrekturcodes, einer Fehlererfassung und einer Fehlerkorrektur bezüglich Daten, die zwischen dem Pufferspeicher (50) und dem nichtflüchtigen Speicher (60) übertragen werden.

11. Halbleiterspeichervorrichtung nach einem der An­ sprüche 1 bis 10, die zusammen mit dem nichtflüchtigen Speicher (60) in einem Gehäuse (100a, 100b) untergebracht ist.